JP2005109438A - 固体撮像装置 - Google Patents
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Abstract
【課題】変調トランジスタ以外のトランジスタにおいては、オン時及びオフ時のチャネル領域のポテンシャルが十分に低下及び上昇させることができるので、電荷の転送を確実に行うようにすることができる固体撮像装置を提供する。
【解決手段】固体撮像装置は、入射した光に応じた光発生電荷を発生させる光電変換素子と、光発生電荷を蓄積する蓄積ウェルと、蓄積ウェルから転送された光発生電荷を保持する変調用ウェルと、変調用ウェルに保持された光発生電荷によってチャネルの閾値電圧が制御されて、光発生電荷に応じた画素信号を出力する変調トランジスタと、光発生電荷の転送を制御する電荷転送用トランジスタとを具備する。変調トランジスタのゲート絶縁膜の膜厚は、電荷転送用トランジスタのゲート絶縁膜の膜厚より、厚い。
【選択図】図3
【解決手段】固体撮像装置は、入射した光に応じた光発生電荷を発生させる光電変換素子と、光発生電荷を蓄積する蓄積ウェルと、蓄積ウェルから転送された光発生電荷を保持する変調用ウェルと、変調用ウェルに保持された光発生電荷によってチャネルの閾値電圧が制御されて、光発生電荷に応じた画素信号を出力する変調トランジスタと、光発生電荷の転送を制御する電荷転送用トランジスタとを具備する。変調トランジスタのゲート絶縁膜の膜厚は、電荷転送用トランジスタのゲート絶縁膜の膜厚より、厚い。
【選択図】図3
Description
本発明は、固体撮像装置に関する。
従来より、撮像装置等においては、各種半導体イメージセンサが採用されるようにようになってきた。一般的には、CCD(電荷結合素子)型のイメージセンサは高画質特性に優れている。一方、CMOS型のイメージセンサは低消費電力特性に優れている。そして、近年、半導体イメージセンサにおいても、これらの高画質特性及び低消費電力特性を兼ね備え、充分な画質を得ながら高密度化及び低コスト化を実現する閾値電圧変調方式のMOS型固体撮像素子が開発されている(例えば、特許文献1参照)。
イメージセンサは、センサセルをマトリクス状に配列し、初期化、蓄積、読み出しの3つの状態を繰り返すことで、画像出力を得ている。上述した閾値電圧変調方式のMOS型固体撮像素子のイメージセンサは、各単位画素が、蓄積を行うためのフォトダイオードと、読み出しを行うための変調トランジスタと、初期化を行うためのオーバーフロードレインゲートとを有している。基板上において、各単位画素毎に、フォトダイオードと変調トランジスタとが隣接配置され、変調トランジスタのゲートはリング状に形成されている。
フォトダイオードの開口領域から入射した光によって発生した電荷(光発生電荷)は、リングゲート下方のP型ウェルの領域に転送されて、この部分に形成されたキャリアポケットに蓄積される。キャリアポケットに蓄積された光発生電荷によって変調トランジスタの閾値電圧が変化する。これにより、変調トランジスタのソース領域に接続された端子から入射光に対応した信号(画素信号)が得られるようになっている。
特開2002−134729号公報
イメージセンサは、センサセルをマトリクス状に配列し、初期化、蓄積、読み出しの3つの状態を繰り返すことで、画像出力を得ている。上述した閾値電圧変調方式のMOS型固体撮像素子のイメージセンサは、各単位画素が、蓄積を行うためのフォトダイオードと、読み出しを行うための変調トランジスタと、初期化を行うためのオーバーフロードレインゲートとを有している。基板上において、各単位画素毎に、フォトダイオードと変調トランジスタとが隣接配置され、変調トランジスタのゲートはリング状に形成されている。
フォトダイオードの開口領域から入射した光によって発生した電荷(光発生電荷)は、リングゲート下方のP型ウェルの領域に転送されて、この部分に形成されたキャリアポケットに蓄積される。キャリアポケットに蓄積された光発生電荷によって変調トランジスタの閾値電圧が変化する。これにより、変調トランジスタのソース領域に接続された端子から入射光に対応した信号(画素信号)が得られるようになっている。
しかし、上述した特許文献1には、変調トランジスタのゲート酸化膜、及びその他のトランジスタのゲート酸化膜の膜厚についてはなんら記載はない。従って、上述したような固体撮像素子において、各トランジスタの機能に適したゲート絶縁膜の膜厚については考慮されていなかった。
そこで、本発明は、変調トランジスタ以外の他のトランジスタのオン時及びオフ時のチャネル領域のポテンシャルが十分に低下及び上昇させて、残留電荷をクリアするクリア能力の低下、フォトダイオード領域に蓄積された電荷のリークの発生等が生じないようにした固体撮像装置を提供することを目的とする。
本発明の固体撮像装置は、入射した光に応じた光発生電荷を発生させる光電変換素子と、前記光発生電荷を蓄積する蓄積ウェルと、前記蓄積ウェルから転送された前記光発生電荷を保持する変調用ウェルと、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタと、前記光発生電荷の転送を制御する電荷転送用トランジスタとを具備し、前記変調トランジスタのゲート絶縁膜の膜厚は、前記電荷転送用トランジスタのゲート絶縁膜の膜厚より、厚い。
このような構成によれば、変調トランジスタ以外のトランジスタにおいては、オン時及びオフ時のチャネル領域のポテンシャルが十分に低下及び上昇させることができるので、電荷の転送を確実に行うようにすることができる。
本発明の固体撮像装置は、入射した光に応じた光発生電荷を発生させる光電変換素子と、前記光発生電荷を蓄積する蓄積ウェルと、前記蓄積ウェルから転送された前記光発生電荷を保持する変調用ウェルと、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタと、前記蓄積ウェルと変調用ウェルとの間の転送経路の電位障壁を変化させて前記光発生電荷の転送を制御する転送トランジスタと、前記蓄積ウェルに接続された不要電荷排出経路の電位障壁を制御するものであって、前記転送トランジスタによる前記蓄積ウェルから前記変調用ウェルへの前記光発生電荷の転送期間以外の期間に、前記蓄積ウェルからオーバーフローした電荷を不要電荷排出経路を介して排出させる不要電荷排出トランジスタと、前記変調用ウェルに接続された残留電荷排出経路の電位障壁を制御するものであって、前記変調用ウェル内の残留電荷を前記残留電荷排出経路を介して排出させる残留電荷排出トランジスタとを具備し、前記変調トランジスタのゲート絶縁膜は、前記転送トランジスタ、前記不要電荷排出トランジスタ及び前記残留電荷排出トランジスタのうちの少なくとも1つのゲート絶縁膜の膜厚より、厚い。
このような構成によれば、変調トランジスタ以外の他のトランジスタのオン時及びオフ時のチャネル領域のポテンシャルが十分に低下及び上昇させて、残留電荷をクリアするクリア能力の低下、フォトダイオード領域に蓄積された電荷のリークの発生等が生じないようにした固体撮像装置を実現することができる。
また、本発明の固体撮像装置において、前記電荷転送用トランジスタは、前記蓄積ウェルと前記変調用ウェルとの間の転送経路の電位障壁を変化させて前記光発生電荷の転送を制御する転送トランジスタであることが望ましい。
このような構成によれば、蓄積ウェルから変調用ウェルへの電荷の転送を確実に行うことができる。
また、本発明の固体撮像装置において、前記電荷転送用トランジスタは、前記蓄積ウェルに接続された不要電荷排出経路の電位障壁を制御するものであって、前記蓄積ウェルからオーバーフローした電荷を前記不要電荷排出経路を介して排出させる不要電荷排出トランジスタであることが望ましい。
このような構成によれば、蓄積ウェルからオーバーフローした電荷を不要電荷排出経路を介して確実に排出させることができる。
また、本発明の固体撮像装置において、前記電荷転送用トランジスタは、前記変調用ウェルに接続された残留電荷排出経路の電位障壁を制御するものであって、前記変調用ウェル内の残留電荷を前記残留電荷排出経路を介して排出させる残留電荷排出トランジスタであることが望ましい。
このような構成によれば、変調用ウェル内の残留電荷を残留電荷排出経路を介して確実に排出させることができる。
また、本発明の固体撮像装置において、前記残留電荷排出経路は、基板ラテラル方向に形成されることが望ましい。
このような構成によれば、変調用ウェルに残留した残留電荷は、基板ラテラル方向に形成された残留電荷排出経路を介して排出されので、変調トランジスタ形成領域において、基板深さ方向には残留電荷の排出経路を形成する必要がなく、変調トランジスタ形成領域における不純物設計上の自由度を向上させることができる。
以下、図面を参照して本発明の実施の形態について詳細に説明する。図1乃至図13は本発明の実施の形態に係り、図1は本実施の形態に係る固体撮像装置の平面形状を示す平面図、図2は図1の1セルの平面形状を示す平面図、図3は図2のA−A’線で切断して断面を示す断面図である。図4は素子の全体構造を示すブロック図であり、図5はセンサセルの等価回路図である。図6は本実施の形態における各駆動期間の概略を説明するためのタイミングチャートである。図7は各区同期間毎のポテンシャルの関係を示す説明図であり、図8は駆動シーケンス中の各期間における駆動電圧の変化を示す説明図である。図9及び図10は駆動シーケンスを示すタイミングチャートである。図11乃至図13は素子の製造方法を説明するための工程図である。
まず、本実施の形態に係る固体撮像装置の基本的な構造から説明する。
本実施の形態の固体撮像装置は、光電変換素子と、蓄積ウェルと、変調用ウェルと、変調トランジスタと、を含む。光電変換素子は、本実施の形態の場合、フォトダイオードである。蓄積ウェルは、光電変換素子形成領域に設けられ、光電変換素子によって発生した電荷(以下、光発生電荷という)を蓄積する。変調用ウェルは、変調トランジスタ形成領域に設けられ、蓄積ウェルから転送された光発生電荷を保持する。変調トランジスタは、変調用ウェルに保持された光発生電荷により閾値が変調され、それに基づく画素信号を出力する。
本実施の形態の固体撮像装置は、光電変換素子と、蓄積ウェルと、変調用ウェルと、変調トランジスタと、を含む。光電変換素子は、本実施の形態の場合、フォトダイオードである。蓄積ウェルは、光電変換素子形成領域に設けられ、光電変換素子によって発生した電荷(以下、光発生電荷という)を蓄積する。変調用ウェルは、変調トランジスタ形成領域に設けられ、蓄積ウェルから転送された光発生電荷を保持する。変調トランジスタは、変調用ウェルに保持された光発生電荷により閾値が変調され、それに基づく画素信号を出力する。
また、本実施の形態の固体撮像装置は、光発生電荷転送経路と、転送制御素子と、を含む。光発生電荷転送経路は、蓄積ウェルと変調用ウェルとの間に設けられる。光発生電荷は、光発生電荷転送経路を通って、蓄積ウェルから変調用ウェルに転送される。転送制御素子は、光発生電荷転送経路の電位障壁を制御し、光発生電荷を蓄積ウェルから変調用ウェルへと移動させる。転送制御素子は、本実施の形態の場合、転送トランジスタである。
重要なことは、蓄積ウェルと変調用ウェルとは転送制御素子によってポテンシャル上分離独立されていることである。これにより、蓄積期間と読み出し期間(以下、ブランキング期間ともいう)とを同一期間内に設定することができ、その結果、フレームレートの高速化が図れる。
重要なことは、蓄積ウェルと変調用ウェルとは転送制御素子によってポテンシャル上分離独立されていることである。これにより、蓄積期間と読み出し期間(以下、ブランキング期間ともいう)とを同一期間内に設定することができ、その結果、フレームレートの高速化が図れる。
また、本実施の形態の固体撮像装置は、残留電荷排出経路と、残留電荷排出用のコンタクト領域と、残留電荷排出制御素子と、を含む。残留電荷排出経路は、変調用ウェルと残留電荷排出用のコンタクト領域との間であって、かつ、基板表面に沿ってほぼ水平に設けられる。残留電荷排出経路は、残留電荷排出用のコンタクト領域を介して、基板上に設けられた配線層に電気的に接続されている。変調用ウェルに残留した電荷(以下、残留電荷という)は、残留電荷排出経路を通って、変調用ウェルから残留電荷排出用のコンタクト領域に転送される。残留電荷排出用のコンタクト領域は、残留電荷排出経路の内に形成される。残留電荷排出制御素子は、残留電荷排出経路の電位障壁を制御し、残留電荷を変調用ウェルから配線層へと排出させる。残留電荷排出制御素子は、本実施の形態の場合、クリアトランジスタである。重要なことは、残留電荷が変調用ウェルから、直接、基板垂直下方に排出されないことである。すなわち、残留電荷は基表面に沿ってほぼ水平に、すなわち基板ラテラル方向に移動させられ、その後、基板上に形成された配線層へと排出される。これにより、変調トランジスタ形成領域においてポテンシャルの設計の自由度を向上することができる。
さらに、本実施の形態の固体撮像装置は、不要電荷排出経路と、不要電荷排出用のコンタクト領域と、不要電荷排出制御素子と、を含む。不要電荷排出経路は、蓄積ウェルと不要電荷排出用のコンタクト領域との間であって、かつ、基板表面に沿ってほぼ水平に設けられる。不要電荷排出経路は、不要電荷排出用のコンタクト領域を介して、基板上に設けられた配線層に電気的に接続されている。蓄積ウェルに蓄積されずに該蓄積ウェルからオーバーフローし、かつ、画像信号に寄与しない不要な電荷(以下、不要電荷という)は、不要電荷排出経路を通って、蓄積ウェルから不要電荷排出用のコンタクト領域に転送される。不要電荷排出用のコンタクト領域は、不要電荷排出経路の内に形成される。不要電荷排出制御素子は、不要電荷排出経路の電位障壁を制御し、不要電荷を蓄積ウェルから配線層へと排出させる。不要電荷排出制御素子は、本実施の形態の場合、ラテラルオーバーフロードレイン(以下、LODという)トランジスタである。重要なことは、不要電荷が蓄積ウェルおよび不要電荷排出用のコンタクト領域のいずれか一方から、直接、基板垂直下方に排出されないことである。すなわち、不要電荷は基板表面に沿ってほぼ水平に、すなわち基板ラテラル方向に移動させられ、その後、基板上に形成された配線層へと排出される。これにより、光電変換素子形成領域における不純物層の深さを深くして高画質化を図った場合でも、微細化を可能にすることができる。
そして、転送トランジスタ、クリアトランジスタ及びLODトランジスタは、いずれも電荷の転送を制御する電荷転送用トランジスタである。
そして、転送トランジスタ、クリアトランジスタ及びLODトランジスタは、いずれも電荷の転送を制御する電荷転送用トランジスタである。
<センサセルの構造>
本実施の形態における固体撮像装置は、後述するように、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで1画面の画像信号が得られる。
本実施の形態における固体撮像装置は、後述するように、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで1画面の画像信号が得られる。
先ず、図1乃至図3を参照して各センサセルの構造について説明する。図1は水平3画素×垂直3画素のセンサセルを示し、図2は1つのセンサセルを示している。なお、1つのセンサセルは図2の破線にて示す範囲である。なお、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。また、図3は図2のA−A'線で切断したセルの断面構造を示している。
図1及び図2の平面図に示すように、単位画素であるセンサセル3内に、フォトダイオードPDと変調トランジスタTMとが隣接して設けられている。変調トランジスタTMとしては、例えば、NチャネルディプレッションMOSトランジスタが用いられる。単位画素はほぼ長方形状を有し、その各辺は、センサセルアレイの列又は行方向に対して斜めに傾斜している。
フォトダイオードPD形成領域(図3のPD)においては、基板1の表面に開口領域2が形成され、基板1表面の比較的浅い位置に開口領域2よりも広い領域のP型のウェルである蓄積ウェル4が形成されている。この蓄積ウェル4に所定の距離だけ離間して、変調トランジスタTM形成領域(図3のFPW)にP型のウェルである変調用ウェル5が形成されている。
変調用ウェル5上には、基板1表面にリング状のゲート(リングゲート)6が形成されており、リングゲート6の中央の開口部分の基板1表面近傍領域には、高濃度N型領域であるソース領域7が形成されている。リングゲート6の周囲にはN型のドレイン領域8が形成されている。ドレイン領域8の所定位置には、基板1表面近傍にN+層のドレインコンタクト領域9が形成される。
変調用ウェル5は変調トランジスタTMのチャネルの閾値電圧を制御するものである。
変調用ウェル5内には、リングゲート6の下方にP型の高濃度領域であるキャリアポケット10(図3)が形成されている。変調トランジスタTMは、変調用ウェル5、リングゲート6、ソース領域7及びドレイン領域8によって構成されて、変調用ウェル5(キャリアポケット10)に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。
変調用ウェル5内には、リングゲート6の下方にP型の高濃度領域であるキャリアポケット10(図3)が形成されている。変調トランジスタTMは、変調用ウェル5、リングゲート6、ソース領域7及びドレイン領域8によって構成されて、変調用ウェル5(キャリアポケット10)に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。
フォトダイオードPDの開口領域2下方の基板1上に形成された後述するN型ウェル21とP型の蓄積ウェル4との境界領域には空乏領域(図示せず)が形成され、この空乏領域において、開口領域2を介して入射した光による光発生電荷が生じる。本実施の形態においては発生した光発生電荷は蓄積ウェル4に蓄積されるようになっている。
蓄積ウェル4に蓄積された電荷は、変調用ウェル5に転送されてキャリアポケット10に保持される。これにより、変調トランジスタTMのソース電位は、変調用ウェル5に転送された電荷の量、即ち、フォトダイオードPDへの入射光に応じたものとなる。
蓄積ウェル4近傍の基板1表面には、高濃度P型拡散層によってオーバーフロー電荷を含む不要電荷排出用のコンタクト領域(以下、ODコンタクト領域という)11が形成されている。このODコンタクト領域11と蓄積ウェル4領域との間の基板1表面上には、ODコンタクト領域11と蓄積ウェル4領域との間にオーバーフローした電荷を含む不要電荷の経路(以下、不要電荷排出経路という)RLを形成し、かつ電荷の転送を制御するための電荷転送用トランジスタである、LODトランジスタTLのLODゲート12が形成されている。なお、LODゲートは平面的には一端が蓄積ウェル4の領域上に掛かっている。
本実施の形態においては、蓄積ウェル4と変調用ウェル5との間には転送トランジスタTTが形成されている。転送トランジスタTTの転送ゲート13は、蓄積ウェル4と変調用ウェル5との間の経路(以下、単に転送経路という)RTの基板1表面上に形成される。転送トランジスタTTによって、転送経路RTの電位障壁を制御して、蓄積ウェル4から変調用ウェル5への電荷の転送を制御することができるようになっている。
更に、本実施の形態においては、変調用ウェル5近傍の基板表面には、高濃度P型拡散層による排出用のコンタクト領域(以下、排出コンタクト領域という)15が形成されている。この排出コンタクト領域15と変調用ウェル5領域との間の基板1表面上には、排出コンタクト領域15と変調用ウェル5領域との間の経路(以下、残留電荷排出経路という)RCの電位障壁を制御し、電荷の転送を制御するための電荷転送用トランジスタである、クリアトランジスタTCのクリアゲート14が形成されている。なお、クリアゲート14は平面的には一端が変調用ウェル5の領域上に掛かっている。
そして、後述するように、変調トランジスタTM以外のトランジスタ(LODトランジスタTL、転送トランジスタTT及びクリアトランジスタTC)のそれぞれのゲート酸化膜の厚さは、変調トランジスタTMのゲート酸化膜の厚さよりも薄く形成されている。
<センサセルの断面>
更に、図3を参照して、センサセル3の断面構造を詳細に説明する。なお、図3中、N,Pの添え字の−,+はその数によって不純物濃度のより薄い部分(添え字−−−)からより濃い部分(添え字+++)の状態を示している。
更に、図3を参照して、センサセル3の断面構造を詳細に説明する。なお、図3中、N,Pの添え字の−,+はその数によって不純物濃度のより薄い部分(添え字−−−)からより濃い部分(添え字+++)の状態を示している。
図3は1単位画素(セル)とこのセルに隣接する画素のフォトダイオードPD形成領域(PD)とを示している。1セルは、フォトダイオードPD形成領域(PD)と変調トランジスタTM形成領域(FPW)とを有する。セル内及び隣接するセル同士のフォトダイオードPD形成領域と変調トランジスタTM形成領域との間にアイソレーション領域(ISO)が設けられている。
基板1の比較的深い位置には、P型基板1aの全域にN-のN型ウェル21が形成されている。このN型ウェル21上にN-層による素子分離用のアイソレーション領域22が形成されている。N型ウェル21上には、アイソレーション領域22を除く素子全体にP--層23が形成されている。
フォトダイオードPD形成領域におけるP--層23が蓄積ウェル4として機能する。変調トランジスタTM形成領域におけるP--層23は変調用ウェル5として機能し、この変調用ウェル5内には、P-拡散によるキャリアポケット10が形成されている。
セル内のフォトダイオードPD形成領域と変調トランジスタTM形成領域との間のアイソレーション領域22には、基板表面側において、転送トランジスタTTが形成される。
転送トランジスタTTは、基板表面にチャネルを構成するP---拡散層24が形成され、基板表面にゲート絶縁膜25を介して転送ゲート13が形成されて構成される。このP---拡散層24は蓄積ウェル4と変調用ウェル5とに接続されて転送経路RTを構成し、転送ゲート13の印加電圧に応じてこの転送経路RTの電位障壁が制御される。
転送トランジスタTTは、基板表面にチャネルを構成するP---拡散層24が形成され、基板表面にゲート絶縁膜25を介して転送ゲート13が形成されて構成される。このP---拡散層24は蓄積ウェル4と変調用ウェル5とに接続されて転送経路RTを構成し、転送ゲート13の印加電圧に応じてこの転送経路RTの電位障壁が制御される。
変調トランジスタTM形成領域においては、基板表面にゲート絶縁膜26を介してリングゲート6が形成され、リングゲート6下の基板表面にはチャネルを構成するN--拡散層27が形成される。リングゲート6の中央の基板表面にはN++拡散層が形成されてソース領域7を構成する。また、リングゲート6の周囲の基板表面にはN+拡散層が形成されてドレイン領域8を構成する。チャネルを構成するN--拡散層27はソース領域7とドレイン領域8とに接続される。
隣接するセル同士のフォトダイオードPD形成領域と変調トランジスタTM形成領域との間のアイソレーション領域22には、基板表面側において、排出コンタクト領域15及びODコンタクト領域11が形成されている。本実施の形態においては、これらの排出コンタクト領域15とODコンタクト領域11とを兼用しているが、別体で構成してもよい。排出及びODコンタクト領域15,11は、基板表面にP++拡散層を形成することで得られる。
そして、変調トランジスタTM形成領域と排出及びODコンタクト領域15,11との間の基板表面側において、クリアトランジスタTCが形成されている。クリアトランジスタTCは、変調トランジスタTM形成領域と排出及びODコンタクト領域15,11との間の基板表面に、チャネルを構成するP---拡散層28が形成され、基板表面にゲート絶縁膜29を介してクリアゲート14が形成されて構成される。このP---拡散層28は変調用ウェル5と排出及びODコンタクト領域15,11とに接続されて残留電荷排出経路RCを構成し、クリアゲート14の印加電圧に応じてこの残留電荷排出経路RCの電位障壁が制御される。
フォトダイオードPD形成領域と排出及びODコンタクト領域15,11との間の基板表面側において、LODトランジスタTLが形成されている。LODトランジスタTLは、フォトダイオードPD形成領域と排出及びODコンタクト領域15,11との間の基板表面に、チャネルを構成するP---拡散層30が形成され、基板表面にゲート絶縁膜31を介してLODゲート12が形成されて構成される。このP---拡散層30は蓄積ウェル4と排出及びODコンタクト領域15,11とに接続されて不要電荷排出経路RLを構成し、LODゲート12の印加電圧に応じてこの不要電荷排出経路RLの電位障壁が制御される。
なお、フォトダイオードPD形成領域の基板表面側にはN+拡散層32が形成されている。
基板表面には層間絶縁膜41を介して下層配線層45が形成され、下層配線層45上には層間絶縁膜42を介して上層配線層46が形成される。更に、上層配線層46上には層間絶縁膜43を介して遮光層47が形成され、遮光層47上にはパシベーション膜44が形成される。クリアゲート14、LODゲート12、転送ゲート13、排出及びODコンタクト領域15,11並びにソース領域7は、層間絶縁膜41に開孔したコンタクトホール51によって下層配線層45の各配線52に電気的に接続される。なお、下層及び上層配線層45,46の各配線52,53は例えばアルミニウム等の金属材料で形成される。
更に、下層配線層45の各配線52と上層配線層46の各配線53とは、層間絶縁膜42に形成したコンタクトホール54を介して電気的に接続されている。また、層間絶縁膜43には遮光層47に形成された遮光膜56と上層配線層46の1配線とを接続するためのコンタクトホール55が開孔されており、排出及びODコンタクト領域15,11は、下層及び上層配線層45,46を介して遮光膜56に接続されるようになっている。
本実施の形態においては、転送トランジスタTT、クリアトランジスタTC及びLODトランジスタTLを独立して制御して、転送経路RT、残留電荷排出経路RC及び不要電荷排出経路RLの電位障壁を制御するようになっている。正孔のポテンシャルを基準にこれらの経路RT,RC,RLのポテンシャルの高低を説明すると、蓄積期間においては、転送経路RT、残留電荷排出経路RC及び不要電荷排出経路RLのポテンシャルを光発生電荷(ホールの場合)の蓄積が可能なように、充分に高いポテンシャルに設定すると共に、残留電荷排出経路RC及び不要電荷排出経路RLのポテンシャルを転送経路RTのポテンシャルよりも低く設定するようになっている。なお、以後、通常の電子を基準にしたポテンシャルの高低の説明ではなく、ポテンシャルの高低については正孔のポテンシャルを基準にして説明する。
<作用>
このように構成されたセンサセルを用いることで、蓄積期間とブランキング期間とを同一の期間に実施することが可能である。
このように構成されたセンサセルを用いることで、蓄積期間とブランキング期間とを同一の期間に実施することが可能である。
本実施の形態においては、蓄積期間と読み出し期間とは共通の時間に設定される。即ち、転送トランジスタTT、クリアトランジスタTC及びLODトランジスタTLを独立して制御することで、蓄積期間には、転送経路RT、残留電荷排出経路RC及び不要電荷排出経路RLの電位障壁を充分に高いポテンシャルに設定する。また、後述する転送期間以外の期間、例えば蓄積期間には、残留電荷排出経路RC及び不要電荷排出経路RLのポテンシャルを転送経路RTのポテンシャルよりも低く設定する。これにより、蓄積期間において、変調用ウェル5と蓄積ウェル4との間の電荷の転送を阻止して光発生電荷を蓄積ウェル4に蓄積させることができる。また、画素信号の読み出し前には、変調用ウェル5と排出コンタクト領域15との間での電荷の移動を阻止して、蓄積ウェル4から転送された光発生電荷を変調用ウェル5内に保持させておくことができる。
このように、変調用ウェル5に転送されて保持された光発生電荷に基づく読み出しが終了するまでの期間は、蓄積期間内であっても、保持している光発生電荷の量を一定にすることができる。従って、蓄積期間においても、変調用ウェル5に保持された電荷に基づく画素信号の読み出しが可能である。
また、蓄積期間には、蓄積ウェル4は、転送トランジスタTT及びLODトランジスタTLによる充分に高い電位障壁によってポテンシャル的には囲まれており、変調用ウェル5の読み出し期間であっても、蓄積動作が可能である。しかも、極めて強い光が入射した場合等のように、光発生電荷によるポテンシャルが著しく高くなった場合でも、光発生電荷は変調用ウェル5側ではなく、ODコンタクト領域11側に流れ、読み出しに悪影響を与えることはない。
また、仮に、変調用ウェル5の電荷がオーバーフローしてしまう場合でも、転送経路RT側ではなく残留電荷排出経路RC側にオーバーフロー電荷を流すことができ、電荷の逆流によって蓄積電荷が増えてしまうことを防止することができる。
さらに、本実施の形態においては、基板1表面近傍に、クリアゲート14による残留電荷排出経路RCを形成して、変調用ウェルの残留電荷を基板のラテラル方向に排出している。従って、変調トランジスタTMの形成領域における不純物プロファイル上の設計の自由度は極めて高い。
さらにまた、本実施の形態においては、蓄積ウェル4のオーバーフロー電荷を含む不要電荷は、水平方向に転送された後、ODコンタクト領域11から基板1上の配線を介して排出される。また、変調用ウェル5からの残留電荷は、水平方向に転送された後、排出コンタクト領域15から基板1上の配線を介して排出される。従って、基板1aから基板1表面にまで至る深いオーバードレイン領域を形成する必要はなく、高画質化及び微細化の両方を満足させることができる。
そして、本実施の形態においては、リングゲート6下のゲート絶縁膜25の膜厚は、転送ゲート13下のゲート絶縁膜25、クリアゲート14下のゲート絶縁膜29、LODゲート12下のゲート絶縁膜31のそれぞれの膜厚よりも厚い。逆にいえば、転送ゲート13下のゲート絶縁膜25、クリアゲート14下のゲート絶縁膜29、LODゲート12下のゲート絶縁膜31のそれぞれの膜厚は、リングゲート6下のゲート絶縁膜25の膜厚よりも薄い。このように構成することよって、変調トランジスタTMは、キャリアポケット10に保持されている電荷に応じて、感度の良い閾値電圧の変化を得ることができる一方で、他のトランジスタのオン時及びオフ時のチャネル領域のポテンシャルを十分に低下及び上昇させるようにすることができる。
より具体的に説明すれば、変調トランジスタTMのゲート酸化膜25は、入射光に対応した信号に対する感度を良くするために、できるだけ厚く形成した方がよいが、変調トランジスタTM以外の他のトランジスタのゲート酸化膜も厚く形成してしまうと、トランジスタがオンする閾値電圧(Vth)が高くなり、また、各トランジスタのチャネルはゲート電極に係る電圧の影響を受け難くなる。
そこで、変調トランジスタTM以外の他のトランジスタのゲート絶縁膜、すなわち、転送トランジスタTTの転送ゲート13下のゲート絶縁膜25、クリアトランジスタTCのクリアゲート14下のゲート絶縁膜29、LODトランジスタTLのLODゲート12下のゲート絶縁膜31のオン時及びオフ時のチャネル領域のポテンシャルが十分に低下及び上昇するように構成する。その結果、変調トランジスタTM以外の他のトランジスタにおける、残留電荷をクリアするクリア能力の低下、フォトダイオード領域に蓄積された電荷のリークの発生等を防ぐことができる。変調トランジスタTM以外の他のトランジスタ全てのゲート絶縁膜の膜厚を、変調トランジスタTMのゲート絶縁膜26の膜厚より、薄くしなくてもよい。転送トランジスタTTの転送ゲート13下のゲート絶縁膜25を薄くすれば、蓄積ウェル4からの変調用ウェル5への電荷転送能力が向上し、クリアトランジスタTCのクリアゲート14下のゲート絶縁膜29を薄くすれば、残留電荷をクリアするクリア能力が向上し、LODトランジスタTLのLODゲート12下のゲート絶縁膜31を薄くすれば、電荷のリークの発生を抑制することができる。
そこで、変調トランジスタTM以外の他のトランジスタのゲート絶縁膜、すなわち、転送トランジスタTTの転送ゲート13下のゲート絶縁膜25、クリアトランジスタTCのクリアゲート14下のゲート絶縁膜29、LODトランジスタTLのLODゲート12下のゲート絶縁膜31のオン時及びオフ時のチャネル領域のポテンシャルが十分に低下及び上昇するように構成する。その結果、変調トランジスタTM以外の他のトランジスタにおける、残留電荷をクリアするクリア能力の低下、フォトダイオード領域に蓄積された電荷のリークの発生等を防ぐことができる。変調トランジスタTM以外の他のトランジスタ全てのゲート絶縁膜の膜厚を、変調トランジスタTMのゲート絶縁膜26の膜厚より、薄くしなくてもよい。転送トランジスタTTの転送ゲート13下のゲート絶縁膜25を薄くすれば、蓄積ウェル4からの変調用ウェル5への電荷転送能力が向上し、クリアトランジスタTCのクリアゲート14下のゲート絶縁膜29を薄くすれば、残留電荷をクリアするクリア能力が向上し、LODトランジスタTLのLODゲート12下のゲート絶縁膜31を薄くすれば、電荷のリークの発生を抑制することができる。
<装置全体の回路構成>
次に、図4を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。
次に、図4を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。
固体撮像装置61は図1乃至ず3のセンサセル3を含むセンサセルアレイ62とセンサセルアレイ62中の各センサセル3を駆動する回路64〜70とを有している。センサセルアレイ62は、セル3をマトリクス状に配置して構成されている。センサセルアレイ62は、例えば、640×480のセル3と、オプティカルブラック(OB)のための領域(OB領域)を含む。OB領域を含めると、センサセルアレイ62は例えば712×500のセル3で構成される。
<センサセルの等価回路>
図5は図4中の各センサセルの具体的な回路構成を示している。図5(A)はセンサセルの等価回路を示し、図5(B)はセンサセルと各信号線との接続を示している。
図5は図4中の各センサセルの具体的な回路構成を示している。図5(A)はセンサセルの等価回路を示し、図5(B)はセンサセルと各信号線との接続を示している。
各センサセル3は、光電変換を行うフォトダイオードPDと、光信号を検出して読み出すための変調トランジスタTM並びに光発生電荷の転送を制御する転送トランジスタTTとを含む。フォトダイオードPDは入射光に応じた電荷(光発生電荷)を生じさせ、生じた電荷を蓄積ウェル4(図5では接続点PDWに相当)内に蓄積する。転送トランジスタTTは、蓄積期間において蓄積ウェル4に蓄積された光発生電荷を、転送期間において変調トランジスタTMの閾値変調用の変調用ウェル5(図5では接続点TMWに相当)内のキャリアポケット10に転送させて保持させる。
変調トランジスタTMは、キャリアポケット10に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット10内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタTMのソース電圧は、キャリアポケット10内の電荷に応じたもの、即ち、フォトダイオードPDの入射光の明るさに対応したものとなる。
変調用ウェル5と端子との間には残留電荷排出制御素子であるクリアトランジスタTCが配置されている。クリアトランジスタTCは変調用ウェル5と端子との間の電位障壁を制御して、画素信号の読み出し終了後にセル3の変調用ウェル5に残留した電荷を端子に排出させる。一方、蓄積ウェル4と端子との間には不要電荷排出制御素子としてのLODトランジスタTLが配置されている。LODトランジスタTLは蓄積ウェル4と端子との間の電位障壁を制御して、蓄積ウェル4内の不要電荷を端子に排出させる。
このように各セル3は、変調トランジスタTMのリングゲート6、ソース及びドレイン、転送トランジスタTTの転送ゲート13、クリアトランジスタTCのクリアゲート14並びにLODトランジスタTLのLODゲート12に駆動信号が印加されることで、上述した蓄積、転送、読み出し及び排出等の動作を呈する。セル3の各部には図4に示すように、垂直駆動走査回路64〜66、ドレイン駆動回路67及び転送駆動回路68から信号が供給されるようになっている。
図5(B)はマトリクス状に配列されたセル3のうちの1つのセルについて、各走査回路64〜66、各駆動回路67,68及び信号出力回路69との接続を示している。他のセルの接続状態も同様である。各セル3は、センサセルアレイ62に水平方向に配列された複数のソース線と垂直方向に配列された複数のゲート線との交点に対応して設けられている。水平方向に配列された各ラインの各セル3は、変調トランジスタTMのリングゲート6が共通のゲート線に接続され、垂直方向に配列された各列の各セル3は、変調トランジスタTMのソースが共通のソース線に接続される。
複数のゲート線の1つにオン信号を供給することで、オン信号が供給されたゲート線に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線を介して画素信号が出力される。垂直駆動走査回路64は1フレーム期間においてゲート線にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が1ライン分同時にソース線から読み出されて信号出力回路69に供給される。1ライン分の画素信号は水平駆動走査回路70によって、信号出力回路69から画素毎に順次出力(ライン出力)される。
本実施の形態においては、上述したように、蓄積ウェル4と変調用ウェル5とはポテンシャル上分離独立して形成され、蓄積ウェル4と変調用ウェル5との間の電位障壁を制御する転送トランジスタTTが設けられており、フォトダイオードPDによる光発生電荷の蓄積と、変調トランジスタTMによる画素信号の読出しとが同時に実行される。転送トランジスタTTの制御は、転送駆動回路68からゲート信号を各転送トランジスタTTの転送ゲート13に供給することで行われる。
また、本実施の形態においては、上述したように、隣接配置される蓄積ウェル4の不要電荷排出経路RLと変調用ウェル5からの残留電荷排出経路RCとを相互に異なる経路に設定し、これらの2つの経路の電位障壁を夫々制御するLODトランジスタTL及びクリアトランジスタTCを設けることで、蓄積ウェル4からの不要電荷の排出及び変調用ウェル5からの残留電荷の排出をポテンシャル上確実に行うことができるようになっている。
LODトランジスタTL及びクリアトランジスタTCの制御は、垂直駆動走査回路65,66から夫々ゲート信号を各LODゲート12又はクリアゲート14に供給することで行われる。なお、ドレイン駆動回路67は、各変調トランジスタTMのドレインに、ドレイン電圧を供給する。
LODトランジスタTL及びクリアトランジスタTCの制御は、垂直駆動走査回路65,66から夫々ゲート信号を各LODゲート12又はクリアゲート14に供給することで行われる。なお、ドレイン駆動回路67は、各変調トランジスタTMのドレインに、ドレイン電圧を供給する。
さらに、上述したように、LODトランジスタTL、転送トランジスタTT及びクリアトランジスタTCのそれぞれのゲート酸化膜の厚さは、変調トランジスタTMのゲート酸化膜の厚さよりも薄く形成されている。よって、変調トランジスタTMは、キャリアポケット10に保持されている電荷に応じて、感度の良い閾値電圧の変化を得ることができる一方で、他のトランジスタのオン時及びオフ時のチャネル領域のポテンシャルを十分に低下及び上昇させて電荷の排出等を確実に行うことができる。
<蓄積期間と読み出し期間との関係>
図6は本実施の形態における各駆動期間を説明するためのタイミングチャートである。
なお、図6は後述するノーマルモード時の駆動シーケンスを示している。図6において、L1 ,L2 ,…は、センサセルアレイ62の各ラインに対応している。
図6は本実施の形態における各駆動期間を説明するためのタイミングチャートである。
なお、図6は後述するノーマルモード時の駆動シーケンスを示している。図6において、L1 ,L2 ,…は、センサセルアレイ62の各ラインに対応している。
後述するように、蓄積期間は全セルで共通の期間に設定される。しかし、読み出しは、ライン毎に行われる。ライン毎に読み出しを行うタイミングが異なり、図6では各ラインの読み出し期間(ブランキング期間)をパルス形状によって示している。以下、読み出しを行うラインを読み出しラインといい、読み出しラインの各セルを読み出しセルという。
また、読み出しライン以外のラインを非読み出しラインといい、非読み出しラインの各セルを非読み出しセルという。
また、読み出しライン以外のラインを非読み出しラインといい、非読み出しラインの各セルを非読み出しセルという。
[読み出し期間]
本実施の形態においては、読み出し期間(ブランキング期間)は、S(シグナル)変調期間、クリア期間及びN(ノイズ)変調期間によって構成される。セル3同士のばらつきや、各種ノイズの除去のために、同一セルから信号成分とノイズ成分とを読み出すサンプリングを実施する。S変調期間には、変調用ウェル5に蓄積された光発生電荷に基づく画素信号を読み出すS変調動作が行われる。クリア期間には、ノイズ成分を読み出すために、変調用ウェル5に残留する光発生電荷を残留電荷排出経路RCを介して排出するクリア動作が行われる。N変調期間には、変調用ウェル5からノイズ成分を読み出すために、クリア後の画素信号を読み出すN変調動作を行う。
本実施の形態においては、読み出し期間(ブランキング期間)は、S(シグナル)変調期間、クリア期間及びN(ノイズ)変調期間によって構成される。セル3同士のばらつきや、各種ノイズの除去のために、同一セルから信号成分とノイズ成分とを読み出すサンプリングを実施する。S変調期間には、変調用ウェル5に蓄積された光発生電荷に基づく画素信号を読み出すS変調動作が行われる。クリア期間には、ノイズ成分を読み出すために、変調用ウェル5に残留する光発生電荷を残留電荷排出経路RCを介して排出するクリア動作が行われる。N変調期間には、変調用ウェル5からノイズ成分を読み出すために、クリア後の画素信号を読み出すN変調動作を行う。
[蓄積期間]
本実施の形態においては、ブランキング期間においても、蓄積ウェル4に対しては蓄積動作(並行蓄積動作)を行うようになっている。即ち、ブランキング期間のS変調期間、クリア期間及びN変調期間は、夫々、蓄積の点から言えば、S変調時の並行蓄積期間Ss、クリア時の並行蓄積期間Sc及びN変調時の並行蓄積期間Snとなる。
本実施の形態においては、ブランキング期間においても、蓄積ウェル4に対しては蓄積動作(並行蓄積動作)を行うようになっている。即ち、ブランキング期間のS変調期間、クリア期間及びN変調期間は、夫々、蓄積の点から言えば、S変調時の並行蓄積期間Ss、クリア時の並行蓄積期間Sc及びN変調時の並行蓄積期間Snとなる。
本実施の形態の蓄積期間は、ブランキング期間と同一期間の並行蓄積期間の他に、単独の蓄積動作を行う単独蓄積期間Saを含む。ブランキング期間において読み出された画素信号は、ラインメモリ(図4の信号出力回路69に相当)に保持される。このラインメモリから1ライン分の画素信号が画素単位で順次出力されて、ラインメモリの出力が終了した後に次のラインの各セルからの読み出しが行われる。従って、ラインメモリから出力が終了するまでは、次ラインのセルからの読み出しを行うことができず、単独蓄積期間Saは、このようなラインメモリからの画素信号の転送出力(ライン出力)に必要な期間に設定される。
[フレーム内のシーケンス]
本実施の形態においては、例えば図6に示すように、1フレーム期間は、後述する転送期間及びPDクリア期間の後に、単独蓄積期間Saと並行蓄積期間Ss,Sc,Snとが巡回的に繰り返されて構成される。センサセルアレイ62の全てのセル3は、単独蓄積期間Sa及び並行蓄積期間Ss,Sc,Snの動作を巡回的に繰り返し、並行蓄積期間Ss,Sc,Snのうち図6のパルス形状で示す期間だけ、ライン毎にブランキング期間に設定されて(読み出しセルとなって)読み出し動作が行われる。単独蓄積期間Saとブランキング期間とは、1フレーム期間において、ライン数分だけ繰り返えされる。
本実施の形態においては、例えば図6に示すように、1フレーム期間は、後述する転送期間及びPDクリア期間の後に、単独蓄積期間Saと並行蓄積期間Ss,Sc,Snとが巡回的に繰り返されて構成される。センサセルアレイ62の全てのセル3は、単独蓄積期間Sa及び並行蓄積期間Ss,Sc,Snの動作を巡回的に繰り返し、並行蓄積期間Ss,Sc,Snのうち図6のパルス形状で示す期間だけ、ライン毎にブランキング期間に設定されて(読み出しセルとなって)読み出し動作が行われる。単独蓄積期間Saとブランキング期間とは、1フレーム期間において、ライン数分だけ繰り返えされる。
後述するように、単独蓄積期間Sa及び並行蓄積期間Ss,Sc,Snにおいては、蓄積ウェル4に光発生電荷が逐次蓄積される。図6に示すように、PDクリア期間終了時からフレーム期間の終了時までの間が蓄積期間であり、この期間に蓄積ウェル4に蓄積された光発生電荷は、次のフレームの先頭期間である図6に示す転送期間において、蓄積ウェル4から変調用ウェル5に転送されて保持される。後述するように、転送期間には、全セルが転送動作を行う。
次に、僅かな期間であるが、転送期間終了から蓄積期間の開始までの間に生じた光発生電荷を排出させるために、PDクリア期間が設定される。PDクリア期間においては、全セルの蓄積ウェル4から不要電荷が排出される。なお、PDクリア期間は、蓄積期間の長さを設定するためのものであり、ノーマルモードではPDクリア期間は省略可能である。
所定のラインについてみれば、例えば、ラインL1の各セルは、図6に示すブランキング期間に、読み出しセルとして、変調トランジスタTM側では、S変調動作、クリア動作及びN変調動作が行われ、同時に、蓄積ウェル4側では、S変調時の並行蓄積動作Ss、クリア時の並行蓄積動作Sc及びN変調時の並行蓄積動作Snが行われる。このブランキング期間以外の期間は非読み出しセルとして、単独蓄積動作Sa、S変調時の並行蓄積動作Ss、クリア時の並行蓄積動作Sc及びN変調時の並行蓄積動作Snが巡回的に繰り返される。
即ち、いずれのセルも、転送期間及びPDクリア期間を除く期間は、全て、単独又は並行蓄積期間に設定され、特に、読み出しセルのブランキング期間についても、並行蓄積動作が行われる。そして、蓄積された光発生電荷は、次のフレームの先頭の転送期間において、変調用ウェル5に転送される。即ち、前フレームのPDクリア期間の終了(PDクリア期間が省略された場合には転送期間の終了)から転送期間の開始時までが各セルの蓄積期間であり、ブランキングに用いられる画素信号は前フレームの蓄積期間に蓄積された光発生電荷に基づくものとなる。
<ポテンシャル>
次に、図7及び図8を参照して単独蓄積期間Sa、転送期間、S変調期間(並行蓄積期間Ss)、クリア期間(並行蓄積期間Sc)、N変調期間(並行蓄積期間Sn)及びPDクリア期間における動作について、ポテンシャルの関係に基づいて説明する。図7は各期間におけるポテンシャルの関係を正孔のポテンシャルが高くなる向きを正側にとって示す説明図である。図7(A)は単独蓄積時の状態を示し、図7(B)は転送時の状態を示し、図7(C)はS変調又はN変調(S/N変調)時の状態を示し、図7(D)はクリア時の状態を示し、図7(E)は高速シャッターモードにおける蓄積ウェル4のクリア(PDクリア)時の状態を示している。図7の左側の欄は読み出しセルの状態を示し、右側の欄は非読み出しセルの状態を示している。なお、図7は梨地模様によって電荷によるポテンシャルの変化を示している。また、上述したように、各セルが読み出しセル又は非読み出しセルのいずれになるかは、図6のパルスによって示される。
次に、図7及び図8を参照して単独蓄積期間Sa、転送期間、S変調期間(並行蓄積期間Ss)、クリア期間(並行蓄積期間Sc)、N変調期間(並行蓄積期間Sn)及びPDクリア期間における動作について、ポテンシャルの関係に基づいて説明する。図7は各期間におけるポテンシャルの関係を正孔のポテンシャルが高くなる向きを正側にとって示す説明図である。図7(A)は単独蓄積時の状態を示し、図7(B)は転送時の状態を示し、図7(C)はS変調又はN変調(S/N変調)時の状態を示し、図7(D)はクリア時の状態を示し、図7(E)は高速シャッターモードにおける蓄積ウェル4のクリア(PDクリア)時の状態を示している。図7の左側の欄は読み出しセルの状態を示し、右側の欄は非読み出しセルの状態を示している。なお、図7は梨地模様によって電荷によるポテンシャルの変化を示している。また、上述したように、各セルが読み出しセル又は非読み出しセルのいずれになるかは、図6のパルスによって示される。
図7は横軸に図2の各セルの切断線に対応した位置をとり縦軸にホールを基準にしたポテンシャルをとって、各位置のポテンシャルの関係を示している。図7の左側から右側に向かって、排出コンタクト領域(Sub)、クリアゲート(CG)14(残留電荷排出経路部分)、キャリアポケット(PKT)10の一端側、ソース(S)、キャリアポケット(PKT)10の他端側、転送ゲート(TX)13(転送経路RT部分)、蓄積ウェル領域(PD)、LODゲート(LOD)12(不要電荷排出経路RL部分)及びODコンタクト領域(Sub)の位置の基板内のポテンシャルを示している。
また、図8は各期間における駆動電圧の変化を示している。図8において破線は選択ラインの駆動電圧の変化を示している。図8は各期間における駆動電圧の変化を示すものであり、実際の駆動シーケンスと設定する期間の順は異なる。図8は図7に示した駆動電圧の設定を時間順に表示したものである。なお、図8は、ブランキング期間については、読み出しセルの駆動電圧を破線で示し、非読み出しセルの駆動電圧を実線にて示している。
各部のポテンシャルは駆動電圧によって変化する。例えば、ソース電圧及びドレイン電圧等を高く又は低くすると、その周囲のポテンシャルも同様に高くなったり低くなったりする。例えば、蓄積ウェル4のポテンシャルは、主に、変調トランジスタTMのソースとドレインの印加電圧の両方の影響を受ける。また、変調用ウェル5についても、主に、変調トランジスタTMのゲート電圧の高低に応じて高くなったり低くなったりする。
本実施の形態においては、図7(A)に示す単独蓄積期間Saには、全セルに対して同一の駆動が行われる。図8にも示すように、図7(A)に示す単独蓄積期間Saにおいては、リングゲート(RG)6に0.0Vを印加し、転送ゲート(TX)13に2.5Vを印加し、クリアゲート14に2.5Vを印加し、LODゲート12に2.0Vを印加し、ドレインDに1.0Vを印加し、ソースに1.0Vを印加する。ドレイン電圧は比較的低い値に設定される。
単独蓄積時には、転送トランジスタTTによって蓄積ウェル4と変調用ウェル5との間の転送経路RTの電位障壁を充分に高くする。また、LODトランジスタTLによって蓄積ウェル4とODコンタクト領域11との間の不要電荷排出経路RLの電位障壁を充分に高くする。更に、転送経路RTの電位障壁のポテンシャルを不要電荷排出経路RLの電位障壁のポテンシャルよりも高くする。蓄積ウェル4は比較的高い濃度に設定されて、電荷の蓄積前のポテンシャルは比較的低い。蓄積が開始されると、フォトダイオードPDの開口領域2から入射した光によって電荷が発生し、蓄積ウェル4内に蓄積される。図7(A)は梨地模様によって電荷の蓄積によるポテンシャルの増加を示している。
本実施の形態においては、不要電荷排出経路RLの電位障壁及び転送経路RTの電位障壁は充分に高く(ポテンシャルが高く)、光入射によって発生した電荷は変調用ウェル5に転送されることなく蓄積ウェル4内に蓄積される。仮に、極めて強い光が入射した場合でも、転送経路RTの電位障壁の方が不要電荷排出経路RLの電位障壁よりも高いので、蓄積ウェル4から溢れた電荷は不要電荷排出経路RLを介してODコンタクト領域11に排出され、変調用ウェル5内に流れ込むことはない。
図7(B)に示す転送期間においては、リングゲート(RG)6に0.0Vを印加し、転送ゲート(TX)13に0.0Vを印加し、クリアゲート14に2.5Vを印加し、LODゲート12に2.0Vを印加し、ドレインDに4.0Vを印加し、ソースに0.0Vを印加する。
転送ゲート13に0Vを印加しており、転送経路RTの電位障壁は充分に低くなる。これにより、上述した単独蓄積期間Sa及び後述する並行蓄積期間Sa,Sc,Snにおいて蓄積ウェル4内に蓄積された電荷は、転送経路RTを介して変調用ウェル5内に流れ込む。なお、ドレイン電圧を比較的高い電圧に設定することで、ポテンシャルの傾斜を大きくして、電荷の転送を容易にしている。
なお、クリアゲート14による排出経路の電位障壁も充分な高さに設定されており、変調用ウェル5に保持された電荷が排出経路側に流れ出すことはない。また、図7(B)に示す転送期間においても、全セルが読み出しセルとなって同一の駆動が行われる。
読み出し期間には、主に信号成分(S)を読み出すシグナル変調(S変調)期間と、主にノイズ成分(N)を読み出すノイズ変調(N変調)期間と、ノイズ成分を読み出すために残留電荷をクリアするクリア(clear)期間とを有する。信号成分とノイズ成分とを読み出してサンプリングを実施することで、セルのばらつきや各種ノイズを除去した画像信号を得るのである。即ち、読み出し期間においては、S変調期間、クリア期間及びN変調期間がこの順で実施される。
S変調期間とN変調期間の制御は同一である。図7(C)に示すS/N変調期間においては、読み出しセルに対して、図8の破線に示すように、リングゲート(RG)6に2.5Vを印加し、転送ゲート(TX)13に2.5Vを印加し、クリアゲート14に2.5Vを印加し、LODゲート12に2.0Vを印加し、ドレインDに2.5Vを印加する。
ソースにはVg−Vths(=2.5−Vths)が生じる(Vgはゲート電圧、VthsはS変調時のチャネルの閾値電圧)。
ソースにはVg−Vths(=2.5−Vths)が生じる(Vgはゲート電圧、VthsはS変調時のチャネルの閾値電圧)。
読み出しはライン毎に行われる。全ライン中の1ライン(読み出しライン)の各セルのみが読み出しセルとなり、他のライン(非読み出しライン)の各セルは非読み出しセルである。そして、読み出しラインからの各読み出しセルの読み出しが終了すると、読み出しラインがシフトして次のラインの各セルが読み出しセルとなり、他のセルは非読み出しセルとなる。同様にして、読み出しラインをシフトしながら、信号成分の読み出し(S変調)又はノイズ成分の読み出し(N変調)が行われる。
読み出しセルについては、変調用ウェル5に保持された電荷が蓄積ウェル4に流れ出さないように、転送トランジスタTTによる転送経路RTの電位障壁を高くする。リングゲート6の電圧を高くしているので、これに伴ってソース電位は上昇する。変調トランジスタTMのチャネルの閾値電圧は、キャリアポケット10に保持される電荷によって変化する。即ち、フォトダイオードPDの蓄積ウェル4に蓄積された光発生電荷がキャリアポケット10に転送されることで、変調トランジスタTMのソース電位は、光発生電荷の発生量、即ち、入射光に応じたものとなる。
なお、非読み出しセルについては、図8の実線に示すように、リングゲート(RG)6に0.0Vを印加し、転送ゲート(TX)13に2.5Vを印加し、クリアゲート14に2.5Vを印加し、LODゲート12に2.0Vを印加し、ドレインDに2.5Vを印加する。この場合にも、ソースにはVg−Vths(=0−Vths)が生じるが、リングゲート6の電圧が低いので、非読み出しセルの出力は読み出しセルの出力よりも充分に低いレベルとなる。従って、ソース線には読み出しセルの出力画素信号のみが現れる。
なお、読み出しセルと非読み出しセルとでリングゲート6に印加する電位差を充分に大きくしているので、例えば、画像が暗い場合等であっても、確実に読み出しセルの出力画素信号をソース線から取り出すことが可能である。
図7(D)に示すクリア期間においては、読み出しセルについては、図8の破線に示すように、リングゲート(RG)6に1.5Vを印加し、転送ゲート(TX)13に2.5Vを印加し、クリアゲート14に0.0Vを印加し、LODゲート12に2.0Vを印加し、ドレインDに2.5Vを印加し、ソースに5.0Vを印加する。
これにより、クリアゲート14による排出経路の電位障壁を充分に低下させて、変調用ウェル5に残留している電荷を排出経路から排出コンタクト領域15に流す。これにより、変調用ウェル5内の光発生電荷を除去して、ノイズ成分の読み出し(ノイズ変調)を可能にする。
一方、非読み出しセルについては、図8の実線に示すように、リングゲート(RG)6に1.5Vを印加し、転送ゲート(TX)13に2.5Vを印加し、クリアゲート14に2.5Vを印加し、LODゲート12に2.0Vを印加し、ドレインDに2.5Vを印加し、ソースに5.0Vを印加する。これにより、クリアゲート14による残留電荷排出経路の電位障壁は高いままである。
各ラインのセルのうち図6のブランキング期間経過後の非読み出しセルは既に読み出しが終了しているが、ブランキング期間経過前のラインの非読み出しセルについては、まだ読み出しが行われていない。そこで、非読み出しセルについてはクリアゲート14による排出経路の電位障壁を高いままにしておき、変調用ウェル5から電荷が排出されることを防止する。非読み出しセルについての図7(C),(D)の梨地模様部は、変調用ウェル5に読み出しが行われていない電荷が保持されていることを示している。
本実施の形態においては、上述したようにS/N変調期間及びクリア期間においては、並行蓄積動作を行う。図7(C),(D)はこの並行蓄積動作を示している。即ち、読み出し期間(S/N変調及びクリア期間)においては、転送経路RT及び不要電荷排出経路RLの電位障壁を高くすることによって、蓄積ウェル4に光発生電荷を蓄積する。これにより、変調トランジスタTMの読み出し期間(変調、クリア期間)は、フォトダイオードPD側では光発生電荷の蓄積を行う蓄積期間(並行蓄積期間Ss,Sn,Sc)となる。
なお、図7(C)の並行蓄積期間Ss,Sn及び図7(D)の並行蓄積期間Scにおいては、単独蓄積期間Saに比べて、ドレイン電圧が高く、光発生電荷の蓄積の条件は異なる。また、図7(C),(D)に示すように、読み出しセルと非読み出しセルとでも若干光発生電荷の蓄積の条件は異なる。
なお、図7(C)の並行蓄積期間Ss,Sn及び図7(D)の並行蓄積期間Scにおいては、単独蓄積期間Saに比べて、ドレイン電圧が高く、光発生電荷の蓄積の条件は異なる。また、図7(C),(D)に示すように、読み出しセルと非読み出しセルとでも若干光発生電荷の蓄積の条件は異なる。
このように、単独蓄積期間Sa、S/N変調期間及びクリア期間においては、全てのセルで光発生電荷の蓄積が行われ、各セルの蓄積時間は図6にすように、1フレーム期間近傍の時間となる。このように、フォトダイオードPD側に構成する電荷蓄積用の蓄積ウェル4と変調トランジスタTM側に構成する変調用ウェル5とを別々に構成し、両者間の転送経路RTの電位障壁を転送トランジスタTTによって制御するようにしたことから、蓄積ウェル4と変調用ウェル5とを同一期間において読み出し期間と並行蓄積期間とに設定することができ、フレームレートを高速化することができる。
図7(E)に示す初期化期間であるPDクリア期間は、後述する高速又は低速シャッターモード時に採用される。図8に示すように、リングゲート(RG)6に0.0Vを印加し、転送ゲート(TX)13に2.5Vを印加し、クリアゲート14に2.5Vを印加し、LODゲート12に0.0Vを印加し、ドレインDに4.0Vを印加し、ソースはハイインピーダンスにする。なお、PDクリア期間をノーマルモードで使用する場合の駆動電圧も図7(E)と同一である。
LODゲートを低くすることで、不要電荷排出経路RLの電位障壁を充分に低くして、蓄積ウェル4に蓄積されている不要電荷を不要電荷排出経路RLからODコンタクト領域11を介して外部の信号線に排出する。なお、PDクリア動作を図6のようにノーマルモード時に採用した場合には、図7(E)の変調用ウェル5の部分には残留電荷が残っていない状態となっている。
図7において、クリアゲート14下のゲート絶縁膜29の膜厚は、リングゲート6下のゲート絶縁膜25の膜厚より薄く形成されているので、クリアゲート14に高い電圧が印加されたときに、クリアゲート14下のチャネルのポテンシャルは十分に高くなり、クリアゲート14に低い電圧が印加されたときに、クリアゲート14下のチャネルのポテンシャルは十分に低くなる。よって、図7のクリアゲート(CG)14のポテンシャルが、矢印Acで示すように、点線で示す位置よりも、高くあるいは低くなる。
同様に、図7において、転送ゲート13下のゲート絶縁膜25の膜厚は、リングゲート6下のゲート絶縁膜25の膜厚より薄く形成されているので、転送ゲート13に高い電圧が印加されたときに、転送ゲート13下のチャネルのポテンシャルは十分に高くなり、転送ゲート13に低い電圧が印加されたときに、転送ゲート13下のチャネルのポテンシャルは十分に低くなる。よって、図7の転送ゲート(TX)13のポテンシャルが、矢印Atで示すように、点線で示す位置よりも、高くあるいは低くなる。
同様に、図7において、LODゲート12下のゲート絶縁膜31の膜厚は、リングゲート6下のゲート絶縁膜25の膜厚より薄く形成されているので、LODゲート12に高い電圧が印加されたときに、LODゲート12下のチャネルのポテンシャルは十分に高くなり、LODゲート12に低い電圧が印加されたときに、LODゲート12下のチャネルのポテンシャルは十分に低くなる。よって、図7のLODゲート(LOD)12のポテンシャルが、矢印Adで示すように、点線で示す位置よりも、高くあるいは低くなる。
一方、リングゲート6下のゲート絶縁膜25の膜厚は、転送ゲート13下のゲート絶縁膜25、クリアゲート14下のゲート絶縁膜29、LODゲート12下のゲート絶縁膜31のそれぞれの膜厚よりも厚い。よって、リングゲート6下のゲート絶縁膜25の容量が小さくなって、電荷の変動に対して閾値変動が大きくなるので、変調トランジスタTMの閾値電圧の変化に対して感度は良い。
<駆動シーケンス>
次に、ノーマルモード、高速シャッターモード及び低速シャッターモードの各モードについて動作シーケンスを説明する。
次に、ノーマルモード、高速シャッターモード及び低速シャッターモードの各モードについて動作シーケンスを説明する。
図9及び図10は駆動シーケンスを示すタイミングチャートである。図9はノーマルモードを示し、図10(A)は高速シャッターモードを示し、図10(B)は低速シャッターモードを示している。
図9のノーマルモード時には、上述した図6と同様の動作が行われる。なお、図9のノーマルモードにおいては、PDクリア期間を省略している。また、図9及び図10では図6の単独蓄積期間Sa(ライン出力の期間)及びブランキング期間を合わせて1つのパルス形状にて示している。なお、上述したように、単独蓄積期間Saは、ラインメモリからのデータの転送に要する時間であり、実際にはブランキング期間よりも長い時間を要する。
図9のノーマルモードにおいては、各セルは1フレーム期間から転送期間を除く期間が蓄積期間であり、1フレーム期間で全セルからの読み出しが終了する。ブランキング期間と共通の時間を用いて並行蓄積期間を設定していることから、蓄積のために別の期間を設ける必要がなく、フレームレートを高速化することができる。
図10(A)は高速シャッターモード時の駆動シーケンスを示している。
高速シャッターモードは例えば蓄積期間を短縮するためのものである。なお、従来例においては、ブランキングの終了後に第1のウェルの残留電荷を排出するようになっていることから、本実施の形態における高速シャッターモード等を実施することはできない。
例えば、フォトダイオードPDに極めて明るい光が入射された場合には、各セルの変調用ウェル5に流れ込む電荷の量が極めて多くなって、各セルから読み出した画素信号に基づく画像は、全体が白っぽく(明るく)なって、コントラストが低下してしまう。このような場合に、高速シャッターモードを採用する。高速シャッターモードにおいては、図10(A)に示すように、PDクリア期間を1フレーム期間の任意の位置に設定する。上述したように、蓄積期間は、前フレームのPDクリアの終了から転送期間の開始時までの期間である。
図7(E)に示すように、PDクリア期間においては、蓄積ウェル4に蓄積されている電荷をODコンタクト領域11を介して外部に排出する。これにより、蓄積ウェル4にはPDクリア期間の終了時以後に発生した光発生電荷が蓄積される。PDクリア期間終了後は、フレーム期間の終了まで単独蓄積期間Sa及び並行蓄積期間Ss,Sc,Snとが巡回的に繰り返される。こうして、PDクリア期間の位置に応じた1フレーム期間よりも短い時間だけ蓄積が行われた後、フレームの先頭の転送期間において、蓄積ウェル4に蓄積された光発生電荷が変調用ウェル5に転送される。
読み出しはノーマルモード時と同様であり、読み出しラインが順次シフトしながら、1フレーム期間で全ラインの読み出しが終了する。なお、読み出しが終わっていないセルについては、図7(E)に示すように、変調用ウェル5内に電荷が保持されており、PDクリア期間の位置に基づく蓄積期間に拘わらず、1フレーム期間で読み出しを行うことができる。
例えば、PDクリア期間を1フレーム期間の略々中央に設定した場合には、蓄積期間は約1/2フレーム期間となり、変調用ウェル5に流れ込む電荷の量はノーマルモード時の約1/2になって、各セルから読み出される画素信号に基づく画像の明るさを適正な明るさにすることができる。これにより、明るいながらも充分な明暗を有する画像を得ることができる。
なお、図8に示す駆動電圧を各部に印加することでPDクリア期間を容易に設定することができることから、PDクリア期間は画像の明るさに応じて任意の位置に配置することが可能である。従って、蓄積期間を自由に設定可能であり、各セルから画像の明るさに応じた最適なレベルの画素信号を得ることができる。
図10(B)は低速シャッターモード時の駆動シーケンスを示している。
低速シャッターモードは例えば蓄積期間を1フレーム期間よりも長くするためのものである。例えば、フォトダイオードPDに入射される光が暗い場合には、各セルの変調用ウェル5に流れ込む電荷の量が減少して、各セルから読み出した画素信号に基づく画像は、全体が暗くなってしまう。このような場合に、低速シャッターモードを採用する。低速シャッターモードにおいては、PDクリア期間を複数フレーム期間に1回挿入すると共に、転送期間を複数フレームに1回挿入する。
図10(B)の例では、PDクリア期間は2フレーム期間に1回挿入されており、このPDクリア期間の終了から1.5フレーム期間後のフレーム先頭タイミングで転送期間が設定されている。従って、この場合の蓄積期間は1.5フレーム期間となる。これにより、ノーマルモード時よりも約1.5倍の明るさの画像を得ることができる。なお、図10(B)の場合には、各セルからの読み出しは2フレーム期間に1回だけ行われることになり、フレームレートはノーマルモードの1/2となる。
図10(A),(B)のシャッターモードを採用することで、蓄積期間を自由に設定することができ、入射光の明るさに応じた最適な画像を得ることができる。
なお、低速シャッターモードにおいても、読み出しは転送期間後の約1フレーム期間に行われる。従来、読み出しを行うことによって蓄積されている光発生電荷も排出されてしまうことから、読み出しを行った次の1フレーム期間は、画像信号に寄与しないクリア動作を伴うダミー読み出しを行うことはできなかった。これに対し、本実施の形態においては、光発生電荷の蓄積と同時に読み出し動作が可能であることから、読み出しを行った次の1フレーム期間においても、クリア動作を伴うダミー読み出しが可能である。これにより、読み出しを行う論理回路等の構成が容易となるという利点がある。
<プロセス>
次に、素子の製造方法について図11乃至図13の工程図を参照して説明する。図11乃至図13は図2のA−A’切断線の位置における断面を示している。図11乃至図13において、基板上の矢印はイオン打ち込みを行うことを示し、黒丸は打ち込み材料を示し、枠はマスクを示している。また、図中、LOD Tr、Clr Tr、R.G Tr、Tx Trは、夫々LODトランジスタTL形成領域、クリアトランジスタTC形成領域、変調トランジスタTM形成領域及び転送トランジスタTT形成領域を示している。
次に、素子の製造方法について図11乃至図13の工程図を参照して説明する。図11乃至図13は図2のA−A’切断線の位置における断面を示している。図11乃至図13において、基板上の矢印はイオン打ち込みを行うことを示し、黒丸は打ち込み材料を示し、枠はマスクを示している。また、図中、LOD Tr、Clr Tr、R.G Tr、Tx Trは、夫々LODトランジスタTL形成領域、クリアトランジスタTC形成領域、変調トランジスタTM形成領域及び転送トランジスタTT形成領域を示している。
図11(A)に示すように、用意したP基板1の表面に20nmの犠牲酸化膜81を形成する。次に、燐(31P+)イオンをピーク位置約1.5μm、ピーク不純物濃度8×1016cm-3となるように注入する。これにより、図11(A)に示すように、比較的深い位置にN-のN型ウェル21が形成される。
次に、図11(B)に示すように、N型ウェル21上の素子全体にP--層23を形成する。例えば、ボロン(11B+)イオンをまずピーク位置約0.6μm、ピーク不純物濃度3.0×1016cm-3、次にピーク位置約0.4μm、ピーク不純物濃度3.0×1016cm-3となるようにイオン打ち込みを行うことによって、基板上の全面にP--層23が形成される。
次に、図11(C)に示すように、素子分離用のアイソレーション領域22(N-層)を形成して、P--層23を蓄積ウェル4と変調用ウェル5とに分ける。即ち、アイソレーション領域22は、自セル内及び隣接するセル同士の蓄積ウェル4と変調用ウェル5との間の全ての領域に形成される。このアイソレーション領域22は、レジストを介して、例えば、燐(31P+)イオンをまずピーク位置約0.45μm、ピーク不純物濃度2.0×1017cm-3、次いでピーク位置約0.2μm、ピーク不純物濃度1.5×1016cm-3になるようなイオン打ち込みを行うことで形成する。
更に、形成したアイソレーション領域22の表面に、変調トランジスタTM、LODトランジスタTL及びクリアトランジスタTCのチャネルドープとなるP---層24,82を形成する。このチャネルドープはボロン(11B+)イオンをピーク位置約0.03μm、ピーク不純物濃度4.5×1017cm-3になるようなイオン打ち込みで形成され、この時点では、アイソレーション領域22表面の全域に形成される。
次に、基板表面の犠牲酸化膜81を除去した後、基板表面に厚さが約300Åのゲート酸化膜85を熱酸化によって形成する(図12(A))。次に、図12(A)に示すように、クリアトランジスタTCのチャネルドープとしてボロンを追加注入する。このチャネルドープ(P---拡散層28)は、ボロン(11B+)イオンをピーク位置約0.03μm、ピーク不純物濃度5.0×1017cm-3になるようなイオン打ち込みによって形成される。これにより、クリアトランジスタTCの閾値電圧Vthを他のトランジスタのVthよりも低下させる。つまり、クリアゲート14下のポテンシャルを比較的低下させて、変調用ウェル5内の残留電荷の排出を容易にしている。特に、変調用ウェル5のポテンシャルは元々低いので、クリアトランジスタTCのチャネルの閾値電圧Vthは充分に低くしておく必要がある。
次いで、図12(B)に示すように、リングゲート6下方のP--層23(変調用ウェル5)内に、濃いP-拡散層によるキャリアポケット10を形成する。このキャリアポケット10は、例えば、ボロン(11B+)イオンをピーク位置約0.1μm、ピーク不純物濃度1.5×1017cm-3になるようなイオン打ち込みによって形成される。更に、キャリアポケット10上の基板表面近傍に、変調トランジスタTMのチャネルを得るためのN--層84を形成する。このN--層84は、例えば、ヒ素(75As+)イオンをピーク位置約0.05μm、ピーク不純物濃度2.0×1017cm-3になるようなイオン打ち込みによって形成される。
次に、リングゲート6下のゲート絶縁膜26となる領域の部分をマスクして、ゲート酸化膜26以外の領域のゲート酸化膜をエッチングにより除去し、図12(C)に示すように、リングゲート6下のゲート酸化膜26となる領域を形成する。
さらに、図13(A)に示すように、基板表面に厚さが約50Åのゲート酸化膜85を熱酸化によって形成する。その結果、転送ゲート13下のゲート絶縁膜25、クリアゲート14下のゲート絶縁膜29及びLODゲート12下のゲート絶縁膜31のそれぞれの膜厚は、50Åとなり、リングゲート6下のゲート絶縁膜26の膜厚は、350Åとなる。
次に、図13(B)に示すように、ゲート酸化膜85上の変調トランジスタTM形成領域、転送トランジスタTT形成領域、LODトランジスタTL形成領域及びクリアトランジスタTC形成領域に、夫々、リングゲート6、転送ゲート13、LODゲート12及びクリアゲート14を形成する。
次に、図13(C)に示すように、リングゲート6上、LODゲート12上及びクリアゲート14上に、夫々、酸化膜を形成した後、クリアゲート14に隣接した位置に、クリアトランジスタTCのチャネル領域に接続される排出コンタクト領域15及びODコンタクト領域11を形成するために、基板表面に濃いP++層83を形成する。なお、本実施の形態においては、排出コンタクト領域15とODコンタクト領域11とは兼用されており、P++層83の一方側にクリアトランジスタTCのチャネルとしての拡散層28を構成し、他方側にLODトランジスタTLのチャネルとしての拡散層30を構成する。なお、排出コンタクト領域15とODコンタクト領域11とを、別個に設けてもよい。
P++層83は、例えば、ボロン(11B+)イオンをピーク位置約0.1μm、ピーク不純物濃度1.0×1018cm-3になるようなイオン打ち込みによって形成される。次に、リングゲート6上、LODゲート12上及びクリアゲート14上の酸化膜を覆うように、各ゲートに夫々サイドウォールを形成する。
次に、図14(A)に示すように、レジストを介して、フォトダイオードPD形成領域内の基板表面、リングゲート6と転送ゲート13との間の基板表面及びリングゲート6とクリアゲート14との間の基板表面に、N+層32を形成する。このN+層32は、基板表面のP---層にヒ素(75As+)イオンをピーク位置約0.02μm、ピーク不純物濃度2.0×1018cm-3になるようなイオン打ち込みを行うことで形成される。
次に、図14(B)に示すように、基板表面に層間絶縁膜41を形成し、この層間絶縁膜41のLODゲート12、排出及びODコンタクト領域15,11、ソースの領域及び転送ゲート13並びに図示しないドレイン領域8上にコンタクトホール51を開孔する。
次に、開孔したコンタクトホール51を介してLODゲート12、ソースの領域及び転送ゲート13並びにドレイン領域8にN++の不純物注入を行って、各ゲートコンタクト及びソース領域7並びにドレインコンタクト領域9を形成する。次に、開孔したコンタクトホール51を介して排出及びODコンタクトの形成領域にP++の不純物注入を行って、排出及びODコンタクト領域15,11を形成する。
次に、開孔したコンタクトホール51を介してLODゲート12、ソースの領域及び転送ゲート13並びにドレイン領域8にN++の不純物注入を行って、各ゲートコンタクト及びソース領域7並びにドレインコンタクト領域9を形成する。次に、開孔したコンタクトホール51を介して排出及びODコンタクトの形成領域にP++の不純物注入を行って、排出及びODコンタクト領域15,11を形成する。
次に、各コンタクトホール51に配線材料となる例えばアルミニウムを埋め込むことで、LODゲート12、排出及びODコンタクト領域15,11、ソース領域7及び転送ゲート13並びにドレインコンタクト領域9と下層配線層45の各配線52とを接続する。
更に、これらの配線52を含む下層の配線層45上に層間絶縁膜43を介して上層の配線層46を形成し、コンタクトホール54を介して下層の配線層45の各配線52と接続する。更に、上層の配線層46上に層間絶縁膜43を介して遮光膜56を形成し、上層の配線層46の一部と遮光膜56とを接続する。最後に、遮光層47上にパシベーション膜44を形成する。
本実施の形態においては、排出及びODコンタクト領域15,11は、層間絶縁膜41に開孔したコンタクトホール51及び層間絶縁膜42を開孔したコンタクトホール54を介して遮光膜56に接続されている。イメージセンサにとって遮光膜は必須の構成であり、この必須の構成を利用して残留電荷及び不要電荷の排出を容易にしている。
従って、本実施の形態の固体撮像装置によれば、変調トランジスタ以外の他のトランジスタのゲート絶縁膜の膜厚を、変調トランジスタのゲート絶縁膜に比べて薄くした。それにより、変調トランジスタ以外の他のトランジスタのオン時及びオフ時のチャネル領域のポテンシャルが十分に低下及び上昇させることができるので、残留電荷をクリアするクリア能力の低下、フォトダイオード領域に蓄積された電荷のリークの発生等が生じないようにした固体撮像装置を実現することができる。
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
1…基板、4…蓄積ウェル、5…変調用ウェル、6…リングゲート、7…ソース領域、8…ドレイン領域、11…ODコンタクト領域、15…排出コンタクト領域、PD…フォトダイオード、TM…変調トランジスタ、TT…転送トランジスタ、TL…LODトランジスタ、TC…クリアトランジスタ。
Claims (5)
- 入射した光に応じた光発生電荷を発生させる光電変換素子と、
前記光発生電荷を蓄積する蓄積ウェルと、
前記蓄積ウェルから転送された前記光発生電荷を保持する変調用ウェルと、
前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタと、
前記光発生電荷の転送を制御する電荷転送用トランジスタとを具備し、
前記変調トランジスタのゲート絶縁膜の膜厚は、前記電荷転送用トランジスタのゲート絶縁膜の膜厚より、厚いことを特徴とする固体撮像装置。 - 前記電荷転送用トランジスタは、前記蓄積ウェルと前記変調用ウェルとの間の転送経路の電位障壁を変化させて前記光発生電荷の転送を制御する転送トランジスタであることを特徴とする請求項1に記載の固体撮像装置。
- 前記電荷転送用トランジスタは、前記蓄積ウェルに接続された不要電荷排出経路の電位障壁を制御するものであって、前記蓄積ウェルからオーバーフローした電荷を前記不要電荷排出経路を介して排出させる不要電荷排出トランジスタであることを特徴とする請求項1又は請求項2に記載の固体撮像装置。
- 前記電荷転送用トランジスタは、前記変調用ウェルに接続された残留電荷排出経路の電位障壁を制御するものであって、前記変調用ウェル内の残留電荷を前記残留電荷排出経路を介して排出させる残留電荷排出トランジスタであることを特徴とする請求項1、請求項2又は請求項3に記載の固体撮像装置。
- 前記残留電荷排出経路は、基板ラテラル方向に形成されることを特徴とする請求項4に記載の固体撮像装置。
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JP2007142218A (ja) * | 2005-11-18 | 2007-06-07 | Victor Co Of Japan Ltd | 固体撮像素子 |
-
2004
- 2004-07-01 JP JP2004195534A patent/JP2005109438A/ja not_active Withdrawn
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