JP3980453B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3980453B2 JP3980453B2 JP2002265074A JP2002265074A JP3980453B2 JP 3980453 B2 JP3980453 B2 JP 3980453B2 JP 2002265074 A JP2002265074 A JP 2002265074A JP 2002265074 A JP2002265074 A JP 2002265074A JP 3980453 B2 JP3980453 B2 JP 3980453B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- temperature test
- bias temperature
- output
- conduction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Liquid Crystal (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は多数の出力端子を有する半導体ペレットを有する半導体装置に関する。
【０００２】
【従来の技術】
液晶表示装置は画素数に応じて水平方向、垂直方向の駆動用端子数が決定され、これを駆動する半導体装置の端子数が決定される。例えば１０２４×７６８画素の液晶表示装置では水平方向では赤・青・緑の信号に対応して３０７２本（１０２４×３）の端子が、垂直方向では７６８本の端子がそれぞれ必要で、これを駆動するため水平方向では出力端子数が３８４本の半導体装置を８個、垂直方向では出力端子数が１９２本の半導体装置を４個、それぞれカスケード接続している。
【０００３】
一方、液晶表示装置は薄型化が要求されており、駆動用半導体装置も薄型化に適したパッケージが採用されている。この一例を図３及び図４に示す。図において、１は長尺の絶縁フィルムで、両側に沿って一定間隔で送り穴１ａ、１ｂを穿設し、巾方向中間で長手方向に一定間隔で矩形状の開口窓１ｃを形成している。２は絶縁フィルム１に積層した導電箔をエッチングして形成した導電パターンで、その一端側は開口窓１ｃの両側から微小間隔で開口窓１ｃ内に延びてインナリード２ａ、２ｂを形成し、中間が扇状に散開し、他端側は十分な間隔で平行に延びてアウタリード２ｃ、２ｄを形成し、この絶縁フィルム１と導電パターン２とでＴＡＢテープ３を構成している。４は平面形状が矩形状の半導体ペレットで、両側に沿って多数の端子（電極）４ａ、４ｂが形成されている。この半導体ペレット４はＴＡＢテープ３の開口窓１ｃ内に配置され、各端子４ａ、４ｂと各インナリード２ａ、２ｂとが位置決めされ電気的に接続されている。５は絶縁フィルム１の開口窓１ｃ内に供給されて固化された粘稠性接着材で、半導体ペレット４と絶縁フィルム１を接着するとともに、半導体ペレット４の端子とインナリード１ａの電気的接続部を被覆し、半導体ペレット４とＴＡＢテープ３とを一体化し、外力や腐食性ガスから半導体ペレット４及びその電気的接続部分を保護している。この半導体装置中間構体の絶縁フィルム１を所定の巾に切断することにより個々の半導体装置に分離し、電気的特性検査して良品のみが出荷される。
【０００４】
この種半導体装置は小型、薄型化に好適であるが、半導体ペレット４の外形寸法が例えば巾１．５ｍｍ、長さ１７ｍｍ、厚さ０．５ｍｍのものでは、長さ方向に数百本の出力端子を配列しなければならず、端子数が３８４本の場合、半導体ペレット４上の出力端子の配列間隔とインナリード２ｂの配列間隔は４５μｍ程度としなければならない。
【０００５】
これに対してアウタリード２ｃ、２ｄは絶縁フィルム１の巾方向に離隔して配列できるため配列間隔を十分広く設定できる。
【０００６】
この半導体装置の端子とインナリード２ａ、２ｂの接続は、一般的に半導体ペレット又は配線基板のいずれか一方に突起電極を形成し、半導体ペレットとリードとの間に間隔を形成して、リードの中間部が半導体ペレットの角部に近接、接触しないようにしている。 ところで半導体装置はその製造過程で、通電した状態で高温雰囲気中で長時間保管し初期段階で不良となるものを排除するバイアス温度試験（ＢＴ試験）を実施することにより信頼性を高めている。
【０００７】
図３に示すＴＡＢ式半導体装置の場合、試験電圧印加用導電パターンを形成したＴＡＢテープを用い、半導体ペレット４とＴＡＢテープ３とを接着固定した中間構体をリール（図示せず）に巻回してＢＴ試験することが知られている。
【０００８】
これは半導体ペレット４の電源端子と接地端子に接続される導電パターンを絶縁フィルム１の長手方向に連続して形成したＴＡＢテープを用い、半導体ペレット４内の回路素子にバイアス電圧を印加し高温状態に保持することにより欠陥素子の劣化を加速させて不良とし不良品を排除するものである。（例えば特許文献１参照）
【０００９】
一方、特許文献１によるＢＴ試験では、内部の回路素子に通電し欠陥素子の劣化を加速できるが、各回路素子は実働状態ではないため出力端子の電位状態は不定である。
【００１０】
液晶表示装置駆動用半導体装置のように端子数が多い半導体装置では端子間隔が狭い部分に導電性の異物が付着すると絶縁不良や耐電圧低下となり、このような半導体装置を液晶表示装置に組み込むと表示画面にライン欠陥を生じるという問題があった。
【００１１】
そのため配列間隔が狭い出力端子間のリークや短絡を検知し不良品を排除する必要があった。
【００１２】
このような問題の解決法は特許文献２に開示されている。即ち図５に示すように半導体ペレット４上の間隔が狭い出力端子６ａ〜６ｎと内部接続された出力ライン７ａ〜７ｎの中間にアナログスイッチ８ａ〜８ｎを挿入し、このスイッチ８ａ〜８ｎを開閉制御する信号を印加するスイッチ切替信号入力用端子９を設け、切替信号とこの信号レベルをインバータ１０により反転させた反転信号とで、アナログスイッチ８ａ〜８ｎを開閉制御しリーク試験時には出力ライン７ａ〜７ｎに接続された内部素子（図示せず）を出力端子６ａ〜６ｎから分離し、内部素子を損傷することなく出力端子６ａ〜６ｎ間のリーク試験を可能としたものである。
【００１３】
【特許文献１】
実開昭６３−５６３９号公報（第７−１１頁、第１図）
【特許文献２】
特開２０００−６６６４１号公報（第３頁右欄第９行〜第４頁左欄第８行、図１）
【００１４】
【発明が解決しようとする課題】
しかしながら、特許文献２に開示された技術は、出力ライン７の中間をスイッチ８により出力端子６から分離し、出力端子６に印加される試験用電圧の影響が出力ライン７に接続された内部素子に及ばないようにするもので、リーク試験を実施するには、試験用電圧を出力端子６、６間に直接印加する必要があり、特許文献２に開示された技術を特許文献１に開示されたＴＡＢテープに適用しても、半導体中間構体を個々に分離した後でなければ出力端子間の短絡状態や耐電圧低下状態を検出することができず、最終的には不良となるような欠陥素子の検出ができないという問題があった。
【００１５】
【課題を解決するための手段】
本発明は上記課題の解決を目的として提案されたもので、回路本体と、前記回路本体にそれぞれ接続された、電源端子及び接地端子、並びに、複数の入力端子及び出力端子とを備えた半導体ペレットを有する半導体装置において、
前記半導体ペレットは、さらに、
前記接地端子に抵抗を介して接続されたバイアス温度試験用端子と、
制御端子が前記バイアス温度試験用端子に接続され、前記回路本体と前記出力端子との間の導通／非導通を制御するとともに、前記バイアス温度試験用端子または前記接地端子と、前記出力端子との間の導通／非導通を制御するスイッチと、
前記制御端子と前記バイアス温度試験用端子との接続点と、前記電源端子との間に接続された前記電源端子の方向に順方向のダイオードとを有し、
前記バイアス温度試験用端子への電圧印加により、前記スイッチは、前記回路本体と前記出力端子間が非導通制御されるとともに、前記出力端子の隣り合う出力端子の一方と前記バイアス温度試験用端子間が導通制御され、他方と接地端子間が導通制御され、
前記バイアス温度試験用端子に電圧が印加されないとき、前記バイアス温度試験用端子は、接地電位となることを特徴とする半導体装置を提供する。
【００１６】
【発明の実施の形態】
本発明による半導体装置は、半導体ペレットの電源端子が接続される電源ラインに、バイアス温度試験用端子をダイオードを介して接続するとともに、出力端子に接続された出力ラインに、前記バイアス温度試験用端子に印加される電圧により、隣り合う出力端子をハイレベルとロウレベルに電圧設定するスイッチを挿入したことを特徴とし、この半導体ペレットをＴＡＢテープを用いた半導体装置に適用することができる。
【００１７】
【実施例】
以下に本発明の実施例を図１から説明する。図において、１１は本発明を適用した半導体ペレットで、多数の半導体素子を組み合わせた回路本体１２を有する。回路本体１２には、電源端子１３、接地端子１４、多数本の入力端子１５、入力端子１５より多数の出力端子１６、回路本体１２中で入出力を制御する制御部に電圧を供給する制御用電源端子１７がそれぞれ内部接続されている。その他の本発明に必要のない端子は図示省略している。
【００１８】
本発明はこれらの端子を有する半導体ペレット１１内に以下のものを付設している。図中、１８はバイアス温度試験用端子（ＢＴ端子）、１９は第１のダイオードで、ＢＴ端子１８は第１のダイオード１９を介して電源端子１３と回路本体１２を接続する電源ラインに接続されている。２０、２１はＢＴ端子１８と接地間に直列接続されて、ＢＴ端子１８にかかる電圧を分圧する第１、第２の抵抗、２２は第２のダイオードで、分圧抵抗２０、２１によって分圧された電圧は第２のダイオード２２を介して制御用電源端子１７と回路本体１２を接続する電源ラインに接続されている。２３は回路本体１２と出力端子１６を接続する出力ラインに挿入されたスイッチで、電源端子１３に電源が接続される通常の動作状態では回路本体１２と出力端子１６を接続し、ＢＴ端子１８に電源が接続された状態では回路本体１２と出力端子１６を切り離す。
【００１９】
このスイッチ２３は配列方向に奇数番目の群と偶数番目の群に交互に分けられ、ＢＴ端子１８に電源が接続され、回路本体１２が出力端子１６から切り離された状態で、奇数番目のスイッチ群２３Ａ、２３Ｃ、・・・にはＢＴ端子１８から第３の抵抗２４を介して電源電圧が供給され、この電圧が出力端子１６に出力され、偶数番目のスイッチ群２３Ｂ、２３Ｄは出力端子１６を第４の抵抗２５を介して接地する。
【００２０】
このスイッチ２３の具体例を図２から説明する。図において、図示点線で囲まれた奇数組のスイッチ２３Ａと偶数組のスイッチ２３Ｂはそれぞれ一対のスイッチ２３Ａａ、２３Ａｂと２３Ｂａ、２３Ｂｂを組み合わせたもので、スイッチ２３Ａは、対をなす一方のスイッチ２３Ａａの信号経路に回路本体１２と出力端子１６ａを接続する出力ライン２６ａを接続し、各スイッチ２３Ａａ、２３Ａｂの出力は共通接続され、一方のスイッチ２３Ａａの一端と他のスイッチ２３Ａｂの他端を接続点ａで接続し、一方のスイッチ２３Ａａの他端と他のスイッチ２３Ａｂの一端を接続点ｂで接続して、接続点ａはインバータ２７ａを介してＢＴ端子１８に接続され、接続点ｂはＢＴ端子１８に直結されている。また、他のスイッチ２３Ａｂの入力は第３の抵抗２４を介してＢＴ端子１８に接続されている。スイッチ２３Ｂの内部はスイッチ２３Ａと同様の構成であるが、他のスイッチ２３Ｂｂの入力が第４の抵抗２５を介して接地された点がスイッチ２３Ａと相異する。
【００２１】
この半導体ペレット１１は図示省略するが特許文献１の技術を利用し、ＢＴ端子１８をテープの長手方向に共通接続する導電パターンを設けたＴＡＢテープに組み込み半導体装置中間構体とすることができる。
【００２２】
この半導体中間構体はリールに巻回したＴＡＢテープに装着した半導体ペレット１１に通電できるため一括してＢＴ試験が可能である。このとき通常の半導体ペレットでは、電源端子や制御用電源端子に電源を接続しただけでは出力端子の電位は不定であるため、ＢＴ試験により、内部の欠陥素子の劣化を速めることはできても、配列間隔が狭い端子間に導電性異物が入り込むことによる耐電圧低下、短絡を確実に除去することはできない。これに対して本発明による半導体ペレット１１は電源端子１３とは別にＢＴ端子１８を設け、このＢＴ端子１８に電源を接続することにより電源端子１３や制御用電源端子１７にも電源を接続した状態にして通常の動作状態とし、その状態で内部の欠陥素子の劣化を速めるＢＴ試験を可能にすると同時に、回路本体１２と配列間隔が狭い出力端子１６とを切り離した状態とし、奇数番目のスイッチ群２３Ａ、２３Ｃ、・・・が接続された出力端子１６ａ、１６ｃ、・・・に抵抗２４を介してＢＴ端子１８に供給される電源電圧を、偶数番目のスイッチ群２３Ｂ、２３Ｄ、・・・が接続された出力端子１６ｂ、１６ｄ、・・・を抵抗２５を介して接地することにより、隣り合う出力端子１６ａ、１６ｂ、１６ｃ、１６ｄ、・・・の電位を交互にいハイレベル、ロウレベルとすることができるため、出力端子１６の間に導電性異物が付着して端子間の耐電圧を低下させたり短絡させると、隣り合う出力端子間に大電流を流し、スイッチ２３の内部素子を破壊したり、スイッチ２３と出力端子１６間の出力ラインを焼損することができる。
【００２３】
このＢＴ試験に引き続き電気的特性検査を実施する。この電気的特性検査は、接地端子１４を接地して、電源端子１３、制御用電源端子１７にそれぞれ所定の電圧を印加する。このとき、第１、第２のダイオード１９、２２により、ＢＴ端子１８には電源電圧が供給されないため、スイッチ２３内のスイッチ２３Ａａ、２３Ｂａ、・・・導通し、スイッチ２３Ａｂ、２３Ｂｂ、・・・は非導通となるため、回路本体１２に接続された出力ライン２６は出力端子１６に接続される。この状態で入力端子１５に所定パターンの検査用信号を与え、出力端子１６に表れる信号パターンを検査して半導体装置の良否が判定される。
【００２４】
この電気的特性検査ではＢＴ試験により欠陥素子が不良とされた半導体装置の他、出力端子間に導電性異物が付着することによる出力端子間の耐電圧低下、短絡不良となった半導体装置も不良として除去することができ、半導体装置の信頼性を高めることができる。
【００２５】
この電気的特性検査の終了後、ＴＡＢテープを所定の形状、寸法に切断して個々の半導体装置に分離し、良品が出荷される。
【００２６】
尚、本発明は上記実施例にのみ限定されることなく、例えば、開口窓を有するＴＡＢテープを用いた半導体装置だけでなく、開口窓の無いＴＡＢテープや矩形状絶縁基材のＸＹ方向に所定形状の導電パターンを複数組形成した配線シートや配線基板を用い、半導体ペレット１１を所定の間隔でフリップチップボンディングまたはワイヤボンディングした半導体装置にも適用できる。
【００２７】
また液晶表示装置駆動用半導体装置だけでなく多数の駆動用端子数を有する半導体装置に本発明を適用することができる。
【００２８】
【発明の効果】
以上のように本発明によれば、半導体中間構体を個々に分離しない状態でＢＴ試験が可能で、内部の欠陥素子による不良を検出すると同時に配列間隔が狭い出力端子間の短絡状態や耐電圧低下状態を検出し、不良品を排除することができるため、信頼性の高い半導体装置を実現できる。
【図面の簡単な説明】
【図１】 本発明による半導体装置に用いられる半導体ペレットの内部回路を説明するブロック図
【図２】 図１半導体ペレット内のスイッチの具体例を示す回路図
【図３】 ＴＡＢ式半導体装置中間構体の部分側断面図
【図４】 図３半導体装置中間構体の部分平面図
【図５】 出力端子間のリークテストを可能にした半導体ペレットの内部回路の主要部分を示すブロック図
【符号の説明】
１１ 半導体ペレット
１２ 回路本体
１３ 電源端子
１４ 接地端子
１５ 入力端子
１６ 出力端子
１７ 制御用電源端子
１８ バイアス温度試験用端子（ＢＴ端子）
１９ ダイオード
２３ スイッチ
【発明の属する技術分野】
本発明は多数の出力端子を有する半導体ペレットを有する半導体装置に関する。
【０００２】
【従来の技術】
液晶表示装置は画素数に応じて水平方向、垂直方向の駆動用端子数が決定され、これを駆動する半導体装置の端子数が決定される。例えば１０２４×７６８画素の液晶表示装置では水平方向では赤・青・緑の信号に対応して３０７２本（１０２４×３）の端子が、垂直方向では７６８本の端子がそれぞれ必要で、これを駆動するため水平方向では出力端子数が３８４本の半導体装置を８個、垂直方向では出力端子数が１９２本の半導体装置を４個、それぞれカスケード接続している。
【０００３】
一方、液晶表示装置は薄型化が要求されており、駆動用半導体装置も薄型化に適したパッケージが採用されている。この一例を図３及び図４に示す。図において、１は長尺の絶縁フィルムで、両側に沿って一定間隔で送り穴１ａ、１ｂを穿設し、巾方向中間で長手方向に一定間隔で矩形状の開口窓１ｃを形成している。２は絶縁フィルム１に積層した導電箔をエッチングして形成した導電パターンで、その一端側は開口窓１ｃの両側から微小間隔で開口窓１ｃ内に延びてインナリード２ａ、２ｂを形成し、中間が扇状に散開し、他端側は十分な間隔で平行に延びてアウタリード２ｃ、２ｄを形成し、この絶縁フィルム１と導電パターン２とでＴＡＢテープ３を構成している。４は平面形状が矩形状の半導体ペレットで、両側に沿って多数の端子（電極）４ａ、４ｂが形成されている。この半導体ペレット４はＴＡＢテープ３の開口窓１ｃ内に配置され、各端子４ａ、４ｂと各インナリード２ａ、２ｂとが位置決めされ電気的に接続されている。５は絶縁フィルム１の開口窓１ｃ内に供給されて固化された粘稠性接着材で、半導体ペレット４と絶縁フィルム１を接着するとともに、半導体ペレット４の端子とインナリード１ａの電気的接続部を被覆し、半導体ペレット４とＴＡＢテープ３とを一体化し、外力や腐食性ガスから半導体ペレット４及びその電気的接続部分を保護している。この半導体装置中間構体の絶縁フィルム１を所定の巾に切断することにより個々の半導体装置に分離し、電気的特性検査して良品のみが出荷される。
【０００４】
この種半導体装置は小型、薄型化に好適であるが、半導体ペレット４の外形寸法が例えば巾１．５ｍｍ、長さ１７ｍｍ、厚さ０．５ｍｍのものでは、長さ方向に数百本の出力端子を配列しなければならず、端子数が３８４本の場合、半導体ペレット４上の出力端子の配列間隔とインナリード２ｂの配列間隔は４５μｍ程度としなければならない。
【０００５】
これに対してアウタリード２ｃ、２ｄは絶縁フィルム１の巾方向に離隔して配列できるため配列間隔を十分広く設定できる。
【０００６】
この半導体装置の端子とインナリード２ａ、２ｂの接続は、一般的に半導体ペレット又は配線基板のいずれか一方に突起電極を形成し、半導体ペレットとリードとの間に間隔を形成して、リードの中間部が半導体ペレットの角部に近接、接触しないようにしている。 ところで半導体装置はその製造過程で、通電した状態で高温雰囲気中で長時間保管し初期段階で不良となるものを排除するバイアス温度試験（ＢＴ試験）を実施することにより信頼性を高めている。
【０００７】
図３に示すＴＡＢ式半導体装置の場合、試験電圧印加用導電パターンを形成したＴＡＢテープを用い、半導体ペレット４とＴＡＢテープ３とを接着固定した中間構体をリール（図示せず）に巻回してＢＴ試験することが知られている。
【０００８】
これは半導体ペレット４の電源端子と接地端子に接続される導電パターンを絶縁フィルム１の長手方向に連続して形成したＴＡＢテープを用い、半導体ペレット４内の回路素子にバイアス電圧を印加し高温状態に保持することにより欠陥素子の劣化を加速させて不良とし不良品を排除するものである。（例えば特許文献１参照）
【０００９】
一方、特許文献１によるＢＴ試験では、内部の回路素子に通電し欠陥素子の劣化を加速できるが、各回路素子は実働状態ではないため出力端子の電位状態は不定である。
【００１０】
液晶表示装置駆動用半導体装置のように端子数が多い半導体装置では端子間隔が狭い部分に導電性の異物が付着すると絶縁不良や耐電圧低下となり、このような半導体装置を液晶表示装置に組み込むと表示画面にライン欠陥を生じるという問題があった。
【００１１】
そのため配列間隔が狭い出力端子間のリークや短絡を検知し不良品を排除する必要があった。
【００１２】
このような問題の解決法は特許文献２に開示されている。即ち図５に示すように半導体ペレット４上の間隔が狭い出力端子６ａ〜６ｎと内部接続された出力ライン７ａ〜７ｎの中間にアナログスイッチ８ａ〜８ｎを挿入し、このスイッチ８ａ〜８ｎを開閉制御する信号を印加するスイッチ切替信号入力用端子９を設け、切替信号とこの信号レベルをインバータ１０により反転させた反転信号とで、アナログスイッチ８ａ〜８ｎを開閉制御しリーク試験時には出力ライン７ａ〜７ｎに接続された内部素子（図示せず）を出力端子６ａ〜６ｎから分離し、内部素子を損傷することなく出力端子６ａ〜６ｎ間のリーク試験を可能としたものである。
【００１３】
【特許文献１】
実開昭６３−５６３９号公報（第７−１１頁、第１図）
【特許文献２】
特開２０００−６６６４１号公報（第３頁右欄第９行〜第４頁左欄第８行、図１）
【００１４】
【発明が解決しようとする課題】
しかしながら、特許文献２に開示された技術は、出力ライン７の中間をスイッチ８により出力端子６から分離し、出力端子６に印加される試験用電圧の影響が出力ライン７に接続された内部素子に及ばないようにするもので、リーク試験を実施するには、試験用電圧を出力端子６、６間に直接印加する必要があり、特許文献２に開示された技術を特許文献１に開示されたＴＡＢテープに適用しても、半導体中間構体を個々に分離した後でなければ出力端子間の短絡状態や耐電圧低下状態を検出することができず、最終的には不良となるような欠陥素子の検出ができないという問題があった。
【００１５】
【課題を解決するための手段】
本発明は上記課題の解決を目的として提案されたもので、回路本体と、前記回路本体にそれぞれ接続された、電源端子及び接地端子、並びに、複数の入力端子及び出力端子とを備えた半導体ペレットを有する半導体装置において、
前記半導体ペレットは、さらに、
前記接地端子に抵抗を介して接続されたバイアス温度試験用端子と、
制御端子が前記バイアス温度試験用端子に接続され、前記回路本体と前記出力端子との間の導通／非導通を制御するとともに、前記バイアス温度試験用端子または前記接地端子と、前記出力端子との間の導通／非導通を制御するスイッチと、
前記制御端子と前記バイアス温度試験用端子との接続点と、前記電源端子との間に接続された前記電源端子の方向に順方向のダイオードとを有し、
前記バイアス温度試験用端子への電圧印加により、前記スイッチは、前記回路本体と前記出力端子間が非導通制御されるとともに、前記出力端子の隣り合う出力端子の一方と前記バイアス温度試験用端子間が導通制御され、他方と接地端子間が導通制御され、
前記バイアス温度試験用端子に電圧が印加されないとき、前記バイアス温度試験用端子は、接地電位となることを特徴とする半導体装置を提供する。
【００１６】
【発明の実施の形態】
本発明による半導体装置は、半導体ペレットの電源端子が接続される電源ラインに、バイアス温度試験用端子をダイオードを介して接続するとともに、出力端子に接続された出力ラインに、前記バイアス温度試験用端子に印加される電圧により、隣り合う出力端子をハイレベルとロウレベルに電圧設定するスイッチを挿入したことを特徴とし、この半導体ペレットをＴＡＢテープを用いた半導体装置に適用することができる。
【００１７】
【実施例】
以下に本発明の実施例を図１から説明する。図において、１１は本発明を適用した半導体ペレットで、多数の半導体素子を組み合わせた回路本体１２を有する。回路本体１２には、電源端子１３、接地端子１４、多数本の入力端子１５、入力端子１５より多数の出力端子１６、回路本体１２中で入出力を制御する制御部に電圧を供給する制御用電源端子１７がそれぞれ内部接続されている。その他の本発明に必要のない端子は図示省略している。
【００１８】
本発明はこれらの端子を有する半導体ペレット１１内に以下のものを付設している。図中、１８はバイアス温度試験用端子（ＢＴ端子）、１９は第１のダイオードで、ＢＴ端子１８は第１のダイオード１９を介して電源端子１３と回路本体１２を接続する電源ラインに接続されている。２０、２１はＢＴ端子１８と接地間に直列接続されて、ＢＴ端子１８にかかる電圧を分圧する第１、第２の抵抗、２２は第２のダイオードで、分圧抵抗２０、２１によって分圧された電圧は第２のダイオード２２を介して制御用電源端子１７と回路本体１２を接続する電源ラインに接続されている。２３は回路本体１２と出力端子１６を接続する出力ラインに挿入されたスイッチで、電源端子１３に電源が接続される通常の動作状態では回路本体１２と出力端子１６を接続し、ＢＴ端子１８に電源が接続された状態では回路本体１２と出力端子１６を切り離す。
【００１９】
このスイッチ２３は配列方向に奇数番目の群と偶数番目の群に交互に分けられ、ＢＴ端子１８に電源が接続され、回路本体１２が出力端子１６から切り離された状態で、奇数番目のスイッチ群２３Ａ、２３Ｃ、・・・にはＢＴ端子１８から第３の抵抗２４を介して電源電圧が供給され、この電圧が出力端子１６に出力され、偶数番目のスイッチ群２３Ｂ、２３Ｄは出力端子１６を第４の抵抗２５を介して接地する。
【００２０】
このスイッチ２３の具体例を図２から説明する。図において、図示点線で囲まれた奇数組のスイッチ２３Ａと偶数組のスイッチ２３Ｂはそれぞれ一対のスイッチ２３Ａａ、２３Ａｂと２３Ｂａ、２３Ｂｂを組み合わせたもので、スイッチ２３Ａは、対をなす一方のスイッチ２３Ａａの信号経路に回路本体１２と出力端子１６ａを接続する出力ライン２６ａを接続し、各スイッチ２３Ａａ、２３Ａｂの出力は共通接続され、一方のスイッチ２３Ａａの一端と他のスイッチ２３Ａｂの他端を接続点ａで接続し、一方のスイッチ２３Ａａの他端と他のスイッチ２３Ａｂの一端を接続点ｂで接続して、接続点ａはインバータ２７ａを介してＢＴ端子１８に接続され、接続点ｂはＢＴ端子１８に直結されている。また、他のスイッチ２３Ａｂの入力は第３の抵抗２４を介してＢＴ端子１８に接続されている。スイッチ２３Ｂの内部はスイッチ２３Ａと同様の構成であるが、他のスイッチ２３Ｂｂの入力が第４の抵抗２５を介して接地された点がスイッチ２３Ａと相異する。
【００２１】
この半導体ペレット１１は図示省略するが特許文献１の技術を利用し、ＢＴ端子１８をテープの長手方向に共通接続する導電パターンを設けたＴＡＢテープに組み込み半導体装置中間構体とすることができる。
【００２２】
この半導体中間構体はリールに巻回したＴＡＢテープに装着した半導体ペレット１１に通電できるため一括してＢＴ試験が可能である。このとき通常の半導体ペレットでは、電源端子や制御用電源端子に電源を接続しただけでは出力端子の電位は不定であるため、ＢＴ試験により、内部の欠陥素子の劣化を速めることはできても、配列間隔が狭い端子間に導電性異物が入り込むことによる耐電圧低下、短絡を確実に除去することはできない。これに対して本発明による半導体ペレット１１は電源端子１３とは別にＢＴ端子１８を設け、このＢＴ端子１８に電源を接続することにより電源端子１３や制御用電源端子１７にも電源を接続した状態にして通常の動作状態とし、その状態で内部の欠陥素子の劣化を速めるＢＴ試験を可能にすると同時に、回路本体１２と配列間隔が狭い出力端子１６とを切り離した状態とし、奇数番目のスイッチ群２３Ａ、２３Ｃ、・・・が接続された出力端子１６ａ、１６ｃ、・・・に抵抗２４を介してＢＴ端子１８に供給される電源電圧を、偶数番目のスイッチ群２３Ｂ、２３Ｄ、・・・が接続された出力端子１６ｂ、１６ｄ、・・・を抵抗２５を介して接地することにより、隣り合う出力端子１６ａ、１６ｂ、１６ｃ、１６ｄ、・・・の電位を交互にいハイレベル、ロウレベルとすることができるため、出力端子１６の間に導電性異物が付着して端子間の耐電圧を低下させたり短絡させると、隣り合う出力端子間に大電流を流し、スイッチ２３の内部素子を破壊したり、スイッチ２３と出力端子１６間の出力ラインを焼損することができる。
【００２３】
このＢＴ試験に引き続き電気的特性検査を実施する。この電気的特性検査は、接地端子１４を接地して、電源端子１３、制御用電源端子１７にそれぞれ所定の電圧を印加する。このとき、第１、第２のダイオード１９、２２により、ＢＴ端子１８には電源電圧が供給されないため、スイッチ２３内のスイッチ２３Ａａ、２３Ｂａ、・・・導通し、スイッチ２３Ａｂ、２３Ｂｂ、・・・は非導通となるため、回路本体１２に接続された出力ライン２６は出力端子１６に接続される。この状態で入力端子１５に所定パターンの検査用信号を与え、出力端子１６に表れる信号パターンを検査して半導体装置の良否が判定される。
【００２４】
この電気的特性検査ではＢＴ試験により欠陥素子が不良とされた半導体装置の他、出力端子間に導電性異物が付着することによる出力端子間の耐電圧低下、短絡不良となった半導体装置も不良として除去することができ、半導体装置の信頼性を高めることができる。
【００２５】
この電気的特性検査の終了後、ＴＡＢテープを所定の形状、寸法に切断して個々の半導体装置に分離し、良品が出荷される。
【００２６】
尚、本発明は上記実施例にのみ限定されることなく、例えば、開口窓を有するＴＡＢテープを用いた半導体装置だけでなく、開口窓の無いＴＡＢテープや矩形状絶縁基材のＸＹ方向に所定形状の導電パターンを複数組形成した配線シートや配線基板を用い、半導体ペレット１１を所定の間隔でフリップチップボンディングまたはワイヤボンディングした半導体装置にも適用できる。
【００２７】
また液晶表示装置駆動用半導体装置だけでなく多数の駆動用端子数を有する半導体装置に本発明を適用することができる。
【００２８】
【発明の効果】
以上のように本発明によれば、半導体中間構体を個々に分離しない状態でＢＴ試験が可能で、内部の欠陥素子による不良を検出すると同時に配列間隔が狭い出力端子間の短絡状態や耐電圧低下状態を検出し、不良品を排除することができるため、信頼性の高い半導体装置を実現できる。
【図面の簡単な説明】
【図１】 本発明による半導体装置に用いられる半導体ペレットの内部回路を説明するブロック図
【図２】 図１半導体ペレット内のスイッチの具体例を示す回路図
【図３】 ＴＡＢ式半導体装置中間構体の部分側断面図
【図４】 図３半導体装置中間構体の部分平面図
【図５】 出力端子間のリークテストを可能にした半導体ペレットの内部回路の主要部分を示すブロック図
【符号の説明】
１１ 半導体ペレット
１２ 回路本体
１３ 電源端子
１４ 接地端子
１５ 入力端子
１６ 出力端子
１７ 制御用電源端子
１８ バイアス温度試験用端子（ＢＴ端子）
１９ ダイオード
２３ スイッチ
Claims (2)
- 回路本体と、前記回路本体にそれぞれ接続された、電源端子及び接地端子、並びに、複数の入力端子及び出力端子とを備えた半導体ペレットを有する半導体装置において、
前記半導体ペレットは、さらに、
前記接地端子に抵抗を介して接続されたバイアス温度試験用端子と、
制御端子が前記バイアス温度試験用端子に接続され、前記回路本体と前記出力端子との間の導通／非導通を制御するとともに、前記バイアス温度試験用端子または前記接地端子と、前記出力端子との間の導通／非導通を制御するスイッチと、
前記制御端子と前記バイアス温度試験用端子との接続点と、前記電源端子との間に接続された前記電源端子の方向に順方向のダイオードとを有し、
前記バイアス温度試験用端子への電圧印加により、前記スイッチは、前記回路本体と前記出力端子間が非導通制御されるとともに、前記出力端子の隣り合う出力端子の一方と前記バイアス温度試験用端子間が導通制御され、他方と接地端子間が導通制御され、
前記バイアス温度試験用端子に電圧が印加されないとき、前記バイアス温度試験用端子は、接地電位となることを特徴とする半導体装置。 - 絶縁フィルム上に導電パターンを積層し、この導電パターンの一部を前記絶縁フィルム上に開口した開口窓内に延在させて複数本のインナリードを形成したＴＡＢテープの各インナリードと前記半導体ペレットとを電気的に接続したことを特徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002265074A JP3980453B2 (ja) | 2002-09-11 | 2002-09-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002265074A JP3980453B2 (ja) | 2002-09-11 | 2002-09-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004103891A JP2004103891A (ja) | 2004-04-02 |
| JP3980453B2 true JP3980453B2 (ja) | 2007-09-26 |
Family
ID=32264308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002265074A Expired - Fee Related JP3980453B2 (ja) | 2002-09-11 | 2002-09-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3980453B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113625191B (zh) * | 2021-08-18 | 2023-09-19 | 西安航空制动科技有限公司 | 一种短路检测电路 |
-
2002
- 2002-09-11 JP JP2002265074A patent/JP3980453B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004103891A (ja) | 2004-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100800330B1 (ko) | 라인 온 글래스형 신호라인 검사를 위한 액정표시패널 | |
| JP2000321591A (ja) | 液晶表示装置 | |
| US4894690A (en) | Thin film transistor array incorporating a shorted circuit bypass technique | |
| JP2007298938A (ja) | 表示素子モジュール及びその製造方法 | |
| KR970066586A (ko) | 구동용 ic, 액정패널, 액정장치 및 전자기기 | |
| JP3980453B2 (ja) | 半導体装置 | |
| JP2834935B2 (ja) | アクティブマトリクス型表示素子及びその製造方法 | |
| KR20020094636A (ko) | 액정 표시 장치의 제조 방법 | |
| JP3670979B2 (ja) | テープキャリアパッケージ及びその製造方法 | |
| JPH01130132A (ja) | アクティブマトリクス基板 | |
| JPH09138418A (ja) | 液晶マトリックス表示パネルの検査方法 | |
| JP2003090856A (ja) | 配線基板の実装検査方法 | |
| JP2011053614A (ja) | マザー基板および表示装置 | |
| JP2009271383A (ja) | 液晶表示装置及び液晶表示装置の製造方法 | |
| JPH09113562A (ja) | 液晶マトリックス表示パネルの検査方法 | |
| JPH0325419A (ja) | 液晶表示装置 | |
| JPH08110526A (ja) | 薄膜トランジスタ基板の集合基板 | |
| CN114333580B (zh) | 显示面板及显示装置 | |
| JP3448290B2 (ja) | 液晶パネル検査装置 | |
| JP2558755B2 (ja) | 液晶表示パネル用セグメントドライブｉｃ | |
| JPH07113727B2 (ja) | アクティブマトリックスアレイ | |
| JPH0810304B2 (ja) | 液晶表示装置 | |
| JP4407256B2 (ja) | 液晶素子 | |
| JP4315643B2 (ja) | 電子部品検査装置の配線構造及び電子部品検査装置 | |
| JP2001202065A (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041007 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050119 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050511 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070529 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070627 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130706 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |