JPH08110526A - 薄膜トランジスタ基板の集合基板 - Google Patents
薄膜トランジスタ基板の集合基板Info
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- JPH08110526A JPH08110526A JP24396294A JP24396294A JPH08110526A JP H08110526 A JPH08110526 A JP H08110526A JP 24396294 A JP24396294 A JP 24396294A JP 24396294 A JP24396294 A JP 24396294A JP H08110526 A JPH08110526 A JP H08110526A
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- Japan
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- gate
- wirings
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Abstract
(57)【要約】
【目的】 多面付けチップのゲート配線とソース配線間
の短絡不良を、１面付けチップと同様の工数で検出する
ことができ、更に全チップに対する均一なスクリーニン
グ効果と検査ダメージの抑制を図ることができる薄膜ト
ランジスタ基板の集合基板を提供する。 【構成】 多面付けチップ２の各ゲート配線６に共通接
続された各ゲート検査配線９の各々をヒューズパターン
12を介してゲート検査端子８に一括接続する。
の短絡不良を、１面付けチップと同様の工数で検出する
ことができ、更に全チップに対する均一なスクリーニン
グ効果と検査ダメージの抑制を図ることができる薄膜ト
ランジスタ基板の集合基板を提供する。 【構成】 多面付けチップ２の各ゲート配線６に共通接
続された各ゲート検査配線９の各々をヒューズパターン
12を介してゲート検査端子８に一括接続する。
Description
【０００１】
【産業上の利用分野】本発明は、非線形素子を用いて液
晶を駆動する所謂アクティブマトリクス方式の液晶表示
装置に用いられる薄膜トランジスタ基板の集合基板に関
するものである。
晶を駆動する所謂アクティブマトリクス方式の液晶表示
装置に用いられる薄膜トランジスタ基板の集合基板に関
するものである。
【０００２】
【従来の技術】近年、液晶表示装置の発展は目覚まし
く、１インチ型以下の小型画面のものから15インチ型以
上の大型画面のものまで幅広く利用されており、ＣＲＴ
に代わるキーデバイスとして注目されている。しかしな
がら、現状の最大の課題はコスト低減と、そのための生
産性の向上であり、液晶表示装置の基幹部品である薄膜
トランジスタ基板を大型の集合基板に複数個形成して
(多面付け)基板当たりの面取り数を増やし、生産数量を
アップさせる動きが活発化している。
く、１インチ型以下の小型画面のものから15インチ型以
上の大型画面のものまで幅広く利用されており、ＣＲＴ
に代わるキーデバイスとして注目されている。しかしな
がら、現状の最大の課題はコスト低減と、そのための生
産性の向上であり、液晶表示装置の基幹部品である薄膜
トランジスタ基板を大型の集合基板に複数個形成して
(多面付け)基板当たりの面取り数を増やし、生産数量を
アップさせる動きが活発化している。
【０００３】以下、このような状況下におけるアクティ
ブマトリクス方式の液晶表示装置に用いられる薄膜トラ
ンジスタ基板の従来の集合基板について、図２を参照し
つつ説明する。
ブマトリクス方式の液晶表示装置に用いられる薄膜トラ
ンジスタ基板の従来の集合基板について、図２を参照し
つつ説明する。
【０００４】図中、１はガラスよりなる透明基板、２は
画像表示装置として必要な薄膜トランジスタ基板の１つ
のチップ(有効領域)で、ここでは２パネル分のチップを
配置した複数面取りの場合を示している。
画像表示装置として必要な薄膜トランジスタ基板の１つ
のチップ(有効領域)で、ここでは２パネル分のチップを
配置した複数面取りの場合を示している。
【０００５】チップ２の内側には、液晶をスイッチング
するアクティブ素子である薄膜トランジスタをマトリッ
クス配置した画像表示部３、外部より駆動信号を入力さ
せるためのゲート信号入力端子４とソース信号入力端子
５、またこれら入力端子４，５と画像表示部３にあるゲ
ート，ソース電極を接続するゲート配線６，ソース配線
７が配設されている。駆動信号の入力方法にはいくつか
の方法があるが、通常は樹脂薄膜ベースに銅薄膜線を形
成したフレキシブルテープに、ドライバーとなるＬＳＩ
を搭載したＴＣＰ(Tape Carrier Package)をＡＣＦ(Ani
sotropic Conductive Film)等で接続する方法が一般的
である。一方、ゲート配線６とソース配線７は、画像表
示部３において絶縁膜を挟んで交差しており、この交差
点の短絡不良検出のために、ゲート信号入力端子４の端
部を共通接続してチップ２の外部に引き出し、全チップ
共通のゲート検査端子８に接続したゲート検査配線９、
同じくソース信号入力端子５の端部を共通接続してチッ
プ２の外部に引き出し、全チップ共通のソース検査端子
10に接続したソース検査配線11を配設してある。
するアクティブ素子である薄膜トランジスタをマトリッ
クス配置した画像表示部３、外部より駆動信号を入力さ
せるためのゲート信号入力端子４とソース信号入力端子
５、またこれら入力端子４，５と画像表示部３にあるゲ
ート，ソース電極を接続するゲート配線６，ソース配線
７が配設されている。駆動信号の入力方法にはいくつか
の方法があるが、通常は樹脂薄膜ベースに銅薄膜線を形
成したフレキシブルテープに、ドライバーとなるＬＳＩ
を搭載したＴＣＰ(Tape Carrier Package)をＡＣＦ(Ani
sotropic Conductive Film)等で接続する方法が一般的
である。一方、ゲート配線６とソース配線７は、画像表
示部３において絶縁膜を挟んで交差しており、この交差
点の短絡不良検出のために、ゲート信号入力端子４の端
部を共通接続してチップ２の外部に引き出し、全チップ
共通のゲート検査端子８に接続したゲート検査配線９、
同じくソース信号入力端子５の端部を共通接続してチッ
プ２の外部に引き出し、全チップ共通のソース検査端子
10に接続したソース検査配線11を配設してある。
【０００６】このような薄膜トランジスタ基板の集合基
板の完成検査工程においては、全チップ共通のゲート検
査端子８とソース検査端子10の間に、層間絶縁膜の耐圧
以下で一定のＤＣ電圧を一定時間以上印加し、そのとき
の電流値を測定することによって、電圧印加時間に依存
しない初期短絡不良の検出と、電圧印加時間に依存して
抵抗値の変化する不安定な半短絡不良品の完全短絡化、
即ちスクリーニングを併せて行っている。
板の完成検査工程においては、全チップ共通のゲート検
査端子８とソース検査端子10の間に、層間絶縁膜の耐圧
以下で一定のＤＣ電圧を一定時間以上印加し、そのとき
の電流値を測定することによって、電圧印加時間に依存
しない初期短絡不良の検出と、電圧印加時間に依存して
抵抗値の変化する不安定な半短絡不良品の完全短絡化、
即ちスクリーニングを併せて行っている。
【０００７】このような検査に合格したチップは、例え
ば図２の一点鎖線の部分で透明基板１より切り離され
て、１つの薄膜トランジスタ基板として完成することに
なる。
ば図２の一点鎖線の部分で透明基板１より切り離され
て、１つの薄膜トランジスタ基板として完成することに
なる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の薄膜トランジスタ基板の集合基板においては、ゲー
ト配線６とソース配線７の交差部の短絡不良を検査スク
リーニングする際に、次のような課題がある。
来の薄膜トランジスタ基板の集合基板においては、ゲー
ト配線６とソース配線７の交差部の短絡不良を検査スク
リーニングする際に、次のような課題がある。
【０００９】(1) 少なくとも１チップに初期短絡不良が
存在すると、電圧印加初期から短絡しているチップに電
流が流れ、その電流値が検査機電源の電流供給能力を越
えると検査電圧の降下が起こり、他のチップに不安定な
半短絡不良部があったとしても、これに規定の電圧がか
からず、十分なスクリーニング効果が得られない。
存在すると、電圧印加初期から短絡しているチップに電
流が流れ、その電流値が検査機電源の電流供給能力を越
えると検査電圧の降下が起こり、他のチップに不安定な
半短絡不良部があったとしても、これに規定の電圧がか
からず、十分なスクリーニング効果が得られない。
【００１０】(2) 検査機電源の電流供給能力が十分ある
と、今度は過電流によって短絡不良部の熱破壊が起こ
り、その熱破壊の影響が周囲の良品素子にまで及ぶた
め、破壊素子のみの分離リペアが不可能になる。
と、今度は過電流によって短絡不良部の熱破壊が起こ
り、その熱破壊の影響が周囲の良品素子にまで及ぶた
め、破壊素子のみの分離リペアが不可能になる。
【００１１】(3) 全チップ一括検査であるため、この段
階では短絡不良発生チップの特定が困難であり、それを
行うには少なくとも液晶セルとして完成された後の通電
点灯検査が必要で、そのためには多大の部材，工数等の
製造ロスを伴う。なお、チップ毎に分離した検査端子を
設け、それぞれ検査する方法もないではないが、面付け
数が増加傾向にある現在、面付け数に比例した検査工数
を要するこのような方法は得策ではない。
階では短絡不良発生チップの特定が困難であり、それを
行うには少なくとも液晶セルとして完成された後の通電
点灯検査が必要で、そのためには多大の部材，工数等の
製造ロスを伴う。なお、チップ毎に分離した検査端子を
設け、それぞれ検査する方法もないではないが、面付け
数が増加傾向にある現在、面付け数に比例した検査工数
を要するこのような方法は得策ではない。
【００１２】
【課題を解決するための手段】本発明は、複数のゲート
配線，ソース配線，マトリクス状に配列されたゲート，
ソース，ドレイン電極からなる薄膜トランジスタの一単
位となるチップを複数個多面付け配置した薄膜トランジ
スタの集合基板において、前記各チップの複数のゲート
配線に検査用配線を共通接続し、この接続された検査用
配線の各々を導電性薄膜で形成したヒューズパターンを
介して各チップ共通の検査端子に接続したものである。
配線，ソース配線，マトリクス状に配列されたゲート，
ソース，ドレイン電極からなる薄膜トランジスタの一単
位となるチップを複数個多面付け配置した薄膜トランジ
スタの集合基板において、前記各チップの複数のゲート
配線に検査用配線を共通接続し、この接続された検査用
配線の各々を導電性薄膜で形成したヒューズパターンを
介して各チップ共通の検査端子に接続したものである。
【００１３】
【作用】上記構成により、あるチップに初期的な短絡が
存在しても短絡が存在する不良チップのみがヒューズの
切断により分離され、正常なチップには所定の電圧が印
加されて有効なスクリーニング効果が得られ、更に過電
流が流れることがないので、短絡部周辺の素子破壊を最
小限に抑えることができ、更にまた、ヒューズの切断有
無の確認によって容易に不良チップの特定が行える。
存在しても短絡が存在する不良チップのみがヒューズの
切断により分離され、正常なチップには所定の電圧が印
加されて有効なスクリーニング効果が得られ、更に過電
流が流れることがないので、短絡部周辺の素子破壊を最
小限に抑えることができ、更にまた、ヒューズの切断有
無の確認によって容易に不良チップの特定が行える。
【００１４】
【実施例】以下、本発明の一実施例について図１を参照
しながら説明する。なお、前記従来のものと同一の部分
については同一符号を付すものとする。
しながら説明する。なお、前記従来のものと同一の部分
については同一符号を付すものとする。
【００１５】図１において、１はガラスよりなる透明基
板、２は画像表示装置として必要な薄膜トランジスタ基
板の１つのチップ(有効領域)で、ここでは２行２列４パ
ネル分のチップを配置した複数面取りの場合を示してい
る。３は画像表示部で、ゲート信号入力端子４とソース
信号入力端子５にそれぞれ接続されたゲート配線６，ソ
ース配線７が交差するように配置され、その交差点近傍
には薄膜トランジスタが形成されている。８はゲート検
査端子で、各チップのゲート配線６に共通接続されたゲ
ート検査配線９がヒューズパターン12を介して一括接続
され、全チップの共通検査端子となる。10はソース検査
端子で、前記ゲート検査端子８の場合と同様に各チップ
のソース配線７に共通接続されたソース検査配線11が一
括接続され、全チップの共通検査端子となる。このよう
に、前記ゲート検査端子８，ソース検査端子10はチップ
の面付け数に関係なく透明基板１に対して１個ずつとな
る。なお、前記ヒューズパターン12は短絡検査時の電流
を制限(遮断)するためのもので、制限する電流値は、薄
膜トランジスタを形成しているパターンの抵抗値，絶縁
膜の耐圧，検査電圧等により定められる。
板、２は画像表示装置として必要な薄膜トランジスタ基
板の１つのチップ(有効領域)で、ここでは２行２列４パ
ネル分のチップを配置した複数面取りの場合を示してい
る。３は画像表示部で、ゲート信号入力端子４とソース
信号入力端子５にそれぞれ接続されたゲート配線６，ソ
ース配線７が交差するように配置され、その交差点近傍
には薄膜トランジスタが形成されている。８はゲート検
査端子で、各チップのゲート配線６に共通接続されたゲ
ート検査配線９がヒューズパターン12を介して一括接続
され、全チップの共通検査端子となる。10はソース検査
端子で、前記ゲート検査端子８の場合と同様に各チップ
のソース配線７に共通接続されたソース検査配線11が一
括接続され、全チップの共通検査端子となる。このよう
に、前記ゲート検査端子８，ソース検査端子10はチップ
の面付け数に関係なく透明基板１に対して１個ずつとな
る。なお、前記ヒューズパターン12は短絡検査時の電流
を制限(遮断)するためのもので、制限する電流値は、薄
膜トランジスタを形成しているパターンの抵抗値，絶縁
膜の耐圧，検査電圧等により定められる。
【００１６】このように構成された薄膜トランジスタ基
板の集合基板の完成検査工程において、ゲート配線６と
ソース配線７の交差部の短絡検査を実施する場合、ゲー
ト検査端子８とソース検査端子10の間に所定のＤＣ電圧
を一定時間以上印加し、そのときの電流値を測定するこ
とによって、この透明基板１内に短絡不良を持ったチッ
プが存在するかどうかが判定できることになる。仮に、
その中の１チップが初期な短絡不良を持っていたとする
と、そのチップの回路に接続されているヒューズパター
ン12は電圧印加後まもなく溶断し、この回路に過電流が
流れることはなくなる。更に、前記ヒューズパターン12
の溶断により、この不良回路が切り離されるので、電源
電圧の降下は発生せず、他の３つのチップへの印加電圧
は前記所定の電圧値が維持され、これらチップについて
の正確な判定ができる。更にまた、印加時間に依存して
抵抗値の変化する不安定な半短絡不良品がある場合、そ
の完全短絡化がなされたときに、その回路の前記ヒュー
ズパターン12が溶断し、他のチップに影響を及ぼすこと
なくスクリーニングが行われる。これらの不良チップの
特定は、ヒューズパターン12の溶断している回路をパタ
ーン検査すれば容易に判定することができる。このよう
な検査に合格したチップは、例えば図１の一点鎖線の部
分で透明基板１より切り離されて、１つの薄膜トランジ
スタ基板として完成する。
板の集合基板の完成検査工程において、ゲート配線６と
ソース配線７の交差部の短絡検査を実施する場合、ゲー
ト検査端子８とソース検査端子10の間に所定のＤＣ電圧
を一定時間以上印加し、そのときの電流値を測定するこ
とによって、この透明基板１内に短絡不良を持ったチッ
プが存在するかどうかが判定できることになる。仮に、
その中の１チップが初期な短絡不良を持っていたとする
と、そのチップの回路に接続されているヒューズパター
ン12は電圧印加後まもなく溶断し、この回路に過電流が
流れることはなくなる。更に、前記ヒューズパターン12
の溶断により、この不良回路が切り離されるので、電源
電圧の降下は発生せず、他の３つのチップへの印加電圧
は前記所定の電圧値が維持され、これらチップについて
の正確な判定ができる。更にまた、印加時間に依存して
抵抗値の変化する不安定な半短絡不良品がある場合、そ
の完全短絡化がなされたときに、その回路の前記ヒュー
ズパターン12が溶断し、他のチップに影響を及ぼすこと
なくスクリーニングが行われる。これらの不良チップの
特定は、ヒューズパターン12の溶断している回路をパタ
ーン検査すれば容易に判定することができる。このよう
な検査に合格したチップは、例えば図１の一点鎖線の部
分で透明基板１より切り離されて、１つの薄膜トランジ
スタ基板として完成する。
【００１７】なお、上記の実施例ではゲート側にヒュー
ズパターンを接続した場合について説明したが、薄膜ト
ランジスタ基板の構成，パターンレイアウト等の関係に
よっては、このヒューズパターンをソース側に接続して
も同様の効果が得られる。
ズパターンを接続した場合について説明したが、薄膜ト
ランジスタ基板の構成，パターンレイアウト等の関係に
よっては、このヒューズパターンをソース側に接続して
も同様の効果が得られる。
【００１８】
【発明の効果】本発明は、上記実施例から明らかなよう
に、多面付けチップの各ゲート配線に共通接続した各ゲ
ート検査配線の各々をヒューズパターンを介して検査端
子に一括接続したことにより、前記薄膜トランジスタの
重大不良要因であるゲート配線とソース配線間の短絡不
良を、１面付けチップと同様の工数で確実に検出するこ
とができ、更に多面付け全チップに対する均一なスクリ
ーニング効果と検査ダメージの抑制を図ることが可能に
なり、アクティブマトリクス方式の液晶表示装置におけ
る薄膜トランジスタ基板としての高い生産性，高品質，
高歩留まりを同時に実現することができる。
に、多面付けチップの各ゲート配線に共通接続した各ゲ
ート検査配線の各々をヒューズパターンを介して検査端
子に一括接続したことにより、前記薄膜トランジスタの
重大不良要因であるゲート配線とソース配線間の短絡不
良を、１面付けチップと同様の工数で確実に検出するこ
とができ、更に多面付け全チップに対する均一なスクリ
ーニング効果と検査ダメージの抑制を図ることが可能に
なり、アクティブマトリクス方式の液晶表示装置におけ
る薄膜トランジスタ基板としての高い生産性，高品質，
高歩留まりを同時に実現することができる。
【図１】本発明の薄膜トランジスタ基板の集合基板の一
実施例を示す概略構成図である。
実施例を示す概略構成図である。
【図２】従来の薄膜トランジスタ基板の集合基板の一例
を示す概略構成図である。
を示す概略構成図である。
１…透明基板、 ２…チップ(薄膜トランジスタ基板の
有効領域)、 ３…画像表示部、 ４…ゲート信号入力
端子、 ５…ソース信号入力端子、 ６…ゲート配線、
７…ソース配線、 ８…ゲート検査端子、 ９…ゲー
ト検査配線、 10…ソース検査端子、 11…ソース検査
配線、 12…ヒューズパターン。
有効領域)、 ３…画像表示部、 ４…ゲート信号入力
端子、 ５…ソース信号入力端子、 ６…ゲート配線、
７…ソース配線、 ８…ゲート検査端子、 ９…ゲー
ト検査配線、 10…ソース検査端子、 11…ソース検査
配線、 12…ヒューズパターン。
Claims (2)
- 【請求項１】 複数のゲート配線，ソース配線，マトリ
クス状に配列されたゲート，ソース，ドレイン電極から
なる薄膜トランジスタの一単位となるチップを複数個多
面付け配置した薄膜トランジスタ基板の集合基板におい
て、前記各チップの複数のゲート配線に検査用配線を共
通接続し、この接続された検査用配線の各々を導電性薄
膜で形成したヒューズパターンを介して各チップ共通の
検査端子に接続したことを特徴とする薄膜トランジスタ
基板の集合基板。 - 【請求項２】 複数のゲート配線，ソース配線，マトリ
クス状に配列されたゲート，ソース，ドレイン電極から
なる薄膜トランジスタの一単位となるチップを複数個多
面付け配置した薄膜トランジスタ基板の集合基板におい
て、前記各チップの複数のソース配線に検査用配線を共
通接続し、この接続された検査用配線の各々を導電性薄
膜で形成したヒューズパターンを介して各チップ共通の
検査端子に接続したことを特徴とする薄膜トランジスタ
基板の集合基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24396294A JPH08110526A (ja) | 1994-10-07 | 1994-10-07 | 薄膜トランジスタ基板の集合基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24396294A JPH08110526A (ja) | 1994-10-07 | 1994-10-07 | 薄膜トランジスタ基板の集合基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08110526A true JPH08110526A (ja) | 1996-04-30 |
Family
ID=17111638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24396294A Pending JPH08110526A (ja) | 1994-10-07 | 1994-10-07 | 薄膜トランジスタ基板の集合基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08110526A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007010969A (ja) * | 2005-06-30 | 2007-01-18 | Optrex Corp | 有機ｅｌ表示装置用基板 |
| US7535535B2 (en) | 2002-12-27 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of display device |
| JP4834270B2 (ja) * | 2000-01-25 | 2011-12-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | エレクトロルミネセント素子 |
| US8529307B1 (en) * | 2012-08-01 | 2013-09-10 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Detection circuit and manufacturing method for LCD panel |
| JP2017181984A (ja) * | 2016-03-31 | 2017-10-05 | 株式会社ジャパンディスプレイ | 表示装置 |
-
1994
- 1994-10-07 JP JP24396294A patent/JPH08110526A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4834270B2 (ja) * | 2000-01-25 | 2011-12-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | エレクトロルミネセント素子 |
| US7535535B2 (en) | 2002-12-27 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of display device |
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| US10529744B2 (en) | 2016-03-31 | 2020-01-07 | Japan Display Inc. | Display device |
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