JP3966135B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、レーザーにてトリミングを行う薄膜抵抗を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、半導体製造技術の１つとして、レーザートリミング方法がある。図１５に薄膜抵抗にて電流が流れる方向と垂直な方向で切断したときの半導体装置の断面図を示す。図１５に示すように、半導体基板１上にＢＰＳＧ膜２やＴＥＯＳ（Tetra Ethyl OrthoSilicate）／ＳＯＧ（Spin On Glass）／ＴＥＯＳ膜３等の絶縁膜を介して、ＣｒＳｉ等の薄膜抵抗４を形成する。その後、この薄膜抵抗４の上にＴＥＯＳ膜５、Ｐ−ＳｉＮ膜６等の絶縁膜を形成する。レーザートリミングは、このように形成されたデバイスの最終プロセスにて、レーザー光を照射することで、薄膜抵抗４の一部を溶断し、抵抗値を所望の値に調整するものである。
【０００３】
【発明が解決しようとする課題】
図１５に示すように、加工上の影響により、薄膜抵抗４の端部４ａがテーパー形状、すなわち、薄膜抵抗４の断面形状が上底の辺が下底の辺よりも短い略台形形状となっていると、この端部４ａでは、他の部位に比べ切れ難くなることがわかった（特願２００２−９６１４６号参照）。薄膜抵抗４は、レーザー光が照射された部位が発熱し、その熱により切断される。しかしながら、テーパー形状となっている端部４ａでは、薄膜抵抗４の膜厚が薄いことから、レーザー光の吸収率が低下し、発熱量が低下する。このため、薄膜抵抗４の端部４ａは、他の部位に比べ切れ難くなると推測される。
【０００４】
本発明は上記点に鑑みて、薄膜抵抗の端部にて、レーザー光による切れ易さを向上させることができる半導体装置及びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、一領域（１ａ）の表面がその周囲の領域（１ｂ）の表面よりも突出して、一領域（１ａ）の表面とその周囲の領域（１ｂ）の表面との間に段差（１ｃ）が設けられた半導体基板（１）と、半導体基板（１）の一領域（１ａ）上およびその周囲の領域（１ｂ）上に至って形成された第１の絶縁膜（２、３）と、第１の絶縁膜（２、３）上であって、一領域（１ａ）の真上に形成され、レーザートリミングが行われる薄膜抵抗（４）と、薄膜抵抗（４）の上から第１の絶縁膜（２、３）の上に至って形成された第２の絶縁膜（５、６）とを備えており、第２の絶縁膜（５、６）は、薄膜抵抗（４）の周りの領域（５ａ、６ａ）にて、前記段差（１ｃ）および薄膜抵抗（４）によって形成された半導体基板（１）の厚さ方向に対して斜めである表面（５ｂ、６ｂ）を有しており、斜めの表面（５ｂ、６ｂ）は、薄膜抵抗（４）にレーザー光を照射したときに該斜めの面（５ｂ、６ｂ）に照射されたレーザー光が薄膜抵抗（４）の端部（４ａ）に集中するように、面の角度が設定されていること特徴としている。
【０００６】
また、請求項２に記載の発明では、半導体基板（１）の上に第１の絶縁膜（２、３）を形成する工程の前に、半導体基板（１）のうち、薄膜抵抗（４）を形成したときに薄膜抵抗（４）の下側に位置する予定の領域（１ａ）の周りに溝を形成することで、半導体基板（１）のうち、薄膜抵抗（４）の下側に位置する予定の領域（１ａ）の表面と、該領域の周囲の領域（１ｂ）の表面との間に段差（１ｃ）を設ける工程を有している。また、第２の絶縁膜（５、６）を形成する工程では、その段差（１ｃ）および薄膜抵抗（４）によって、薄膜抵抗（４）の周りに位置する領域（５ａ、６ａ）にて、表面（５ｂ、６ｂ）が半導体基板（１）の厚さ方向に対して斜めとなり、かつ、その斜めとなる表面（５ｂ、６ｂ）の角度が、薄膜抵抗（４）にレーザー光を照射したとき、その斜めとなる表面（５ｂ、６ｂ）に照射されたレーザー光が薄膜抵抗（４）の端部に集中する角度となるように、第２の絶縁膜（５、６）を形成することを特徴としている。
【０００７】
請求項１、２の発明により、半導体基板の表面を上から見たときの薄膜抵抗の周りに照射されるレーザー光を薄膜抵抗の端部に集中して照射させることができる。このことから、薄膜抵抗にレーザー光を照射したとき、薄膜抵抗の真上からのレーザー光に加え、薄膜抵抗の周りに照射されるレーザー光も薄膜抵抗に集中するので、従来の半導体装置と比較して、薄膜抵抗の端部でのレーザー光の吸収量を増加させ、発熱量を増加させることができる。この結果、薄膜抵抗の端部における切れ易さを従来よりも向上させることができる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１５】
【発明の実施の形態】
（第１実施形態）
図１に半導体基板の上に形成されている薄膜抵抗の平面図を示す。なお、この図では薄膜抵抗の上に形成されているＴＥＯＳ膜、Ｐ−ＳｉＮ膜を省略している。また、図２に図１中のＡ−Ａ’線断面図を示す。
【００１６】
シリコンにより構成された半導体基板１の上に絶縁膜を介してＣｒＳｉ膜により構成された薄膜抵抗４が形成されており、さらにその上に絶縁膜が形成されている。本実施形態では、図２に示すように、薄膜抵抗４の下側の絶縁膜は、ＢＰＳＧ膜２、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３にて構成されている。また、薄膜抵抗４の上側の絶縁膜は、ＴＥＯＳ膜５、Ｐ−ＳｉＮ膜６により構成されており、薄膜抵抗４からＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３の上に至って、ＴＥＯＳ膜５と、Ｐ−ＳｉＮ膜６とが順に形成された構成となっている。なお、ＢＰＳＧ膜２及びＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３が特許請求の範囲に記載の第１の絶縁膜に相当し、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６が同様に第２の絶縁膜に相当する。
【００１７】
本実施形態では、それぞれの膜の膜厚は、ＢＰＳＧ膜２が６００ｎｍ以下、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３のうち、薄膜抵抗４の下側の厚い部分３ａが５４０ｎｍ、薄膜抵抗４が１２ｎｍ、ＴＥＯＳ膜５が０．３μｍ、Ｐ−ＳｉＮ膜６が１．６μｍとなっている。
【００１８】
薄膜抵抗４の両端には、図１に示すように、薄膜抵抗用の電極としてのＡｌ膜７が備えられている。なお、薄膜抵抗４は、両端のＡｌ膜７の間に電流が流れ、図２はこの電流が流れる方向に対して、垂直な方向での断面を示している。
【００１９】
本実施形態では、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３に、薄膜抵抗４の端部４ａを境にして、表面に段差３ｃを設けている。これは、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３において、薄膜抵抗４の両側における膜厚を薄くすることで、薄膜抵抗４の下側の部分３ａと、薄膜抵抗４の周りに位置する部分３ｂとの間に設けているものである。本実施形態では、この段差３ｃの高さは、例えば５０〜６０ｎｍとしている。
【００２０】
なお、ここで言う薄膜抵抗４の端部４ａとは、図２に示すように、電流が流れる方向に対して垂直な方向で切断したときの断面における薄膜抵抗４の端であり、すなわち、薄膜抵抗４の端のうち、Ａｌ膜７にて覆われていない部分である。レーザートリミングの際、この端部４ａにレーザー光が照射される。
【００２１】
また、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６は、薄膜抵抗の真上に位置する部分を除く領域、すなわち、薄膜抵抗４の周りにて、表面５ｂ、６ｂが斜めになっている領域５ａ、６ａを有している。この領域５ａ、６ａは、図１５に示すように、従来の構造においても、薄膜抵抗４の形状によって、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の表面が、半導体基板１の表面に対して斜めとなる領域である。
【００２２】
本実施形態では、この領域５ａ、６ａでの表面５ｂ、６ｂを、以下にて説明するように、薄膜抵抗４にレーザー光を照射したとき、この表面に照射されたレーザー光が薄膜抵抗４の端部４ａに到達するように面の角度を設定している。
【００２３】
図３に図２中における薄膜抵抗４の近傍の点線領域の拡大図を示す。斜めの領域５ａ、６ａに照射されたレーザー光を薄膜抵抗４の端部に到達させるためには、図３に示すように、レーザー光がＰ−ＳｉＮ膜６に照射されたときの入射角（入射光とＰ−ＳｉＮ膜６の表面の法線とのなす角）θ、Ｐ−ＳｉＮ膜６での屈折角（Ｐ−ＳｉＮ膜６中を進む光の方向とＰ−ＳｉＮ膜６の表面の法線とのなす角）θ１、ＴＥＯＳ膜５での屈折角（ＴＥＯＳ膜５中を進む光の方向と、Ｐ−ＳｉＮ膜６とＴＥＯＳ膜５との界面に対する法線とのなす角）θ２を制御すれば良い。
【００２４】
ここで、入射角θと屈折角θ１、屈折角θ１と屈折角θ２の関係を数１、２に示す。
【００２５】
【数１】
ｓｉｎθ１＝（１／ｎP-SiN）ｓｉｎθ
【００２６】
【数２】
ｓｉｎθ２＝（ｎP-SiN／ｎTEOS）ｓｉｎθ１
ｎP-SiN、ｎTEOSはそれぞれ、Ｐ−ＳｉＮ膜６、ＴＥＯＳ膜５の屈折率であり、空気中の屈折率は１である。ｎP-SiN、ｎTEOSは特性値であり、それぞれの膜５、６での屈折率を制御するのは難しいため、本実施形態では、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３の段差３ｃ、ＴＥＯＳ膜５の膜厚、Ｐ−ＳｉＮ膜６の膜厚を適切に調整することで、入射角θ、屈折角θ１、θ２を制御している。
【００２７】
なお、ＴＥＯＳ膜５の膜厚、及びＰ−ＳｉＮ膜６の膜厚も調整するのは、これらの膜厚が変わると表面の傾斜度が変わってしまうからである。また、本実施形態にて示しているＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３の段差３ａ、ＴＥＯＳ膜５の膜厚、Ｐ−ＳｉＮ膜６の膜厚は、一例であり、他の大きさに設定することも可能である。
【００２８】
本実施形態では、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３のうち、薄膜抵抗４の下側に位置する部分３ａの表面と、その部分３ａの周りに位置する部分３ｂの表面との間に段差３ｃを設けている。この段差３ｃ、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の膜厚の大きさを制御することで、上述したように、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の斜めの領域５ａ、６ａにレーザー光が照射されたとき、このレーザー光が薄膜抵抗４の端部４ａに到達するように、領域５ａ、６ａの表面５ｂ、６ｂの角度を調整している。
【００２９】
また、本実施形態では、図２に示すように、斜めの領域５ａ、６ａでの表面５ｂ、６ｂは、湾曲しており、外側に対して凸形状となっている。このため、この表面はレンズのような役割を有し、この表面に照射されたレーザー光を薄膜抵抗４の端部に集中させることができる。
【００３０】
これにより、半導体基板１の表面を上から見たとき、従来では、薄膜抵抗４の周りに照射されるレーザー光を薄膜抵抗４の端部４ａに照射させることができる。このことから、薄膜抵抗４にレーザー光を照射したとき、薄膜抵抗４の真上からのレーザー光に加え、薄膜抵抗４の周りに照射されるレーザー光も薄膜抵抗４の端部４ａに到達する。
【００３１】
さらに、本実施形態では、斜めの領域５ａ、６ａでの表面５ｂ、６ｂが凸形状となっていることから、この表面に照射されたレーザー光を薄膜抵抗４の端部に集中させることができる。
【００３２】
これらのことから、従来の半導体装置と比較して、薄膜抵抗４の端部４ａでのレーザー光の吸収量を増加させ、発熱量を増加させることができる。この結果、薄膜抵抗４の端部４ａにおける切れ易さを従来よりも向上させることができる。
【００３３】
次に、このように構成される半導体装置の製造方法を説明する。図４〜１４に製造工程を示す。なお、ここでは、半導体装置の一例としてＭＯＳＦＥＴと薄膜抵抗とを有する集積回路について説明するが、ＭＯＳＦＥＴに限らず、薄膜抵抗４を有する他の半導体装置においても適用することができる。また、これらの図は、図１中のＢ−Ｂ’線断面を含む断面図である。
【００３４】
〔図４に示す工程〕
高不純物濃度のｐ型基板２１ａ上にシリコン酸化膜２１ｂを介して高不純物濃度のｎ型層２１ｃ及び低不純物濃度のｎ型層２１ｄが積層されたＳＯＩ構造のシリコン基板１を用意する。
【００３５】
そして、各素子の境界部分にシリコン酸化膜２１ｂまで達するトレンチを形成したのち、トレンチの側壁にシリコン酸化膜２２ａを形成すると共に、シリコン酸化膜２２ａの間を多結晶シリコン層２２ｂで埋めて素子分離を行う。
【００３６】
次に、選択的にイオン注入を行い、ＭＯＳＦＥＴ形成領域２３におけるｎ型層２１ｄの表層部にｐ型ウェル層２３ａを形成する。そして、ＬＯＣＯＳ酸化によりトレンチ上にＬＯＣＯＳ酸化膜２７を形成する。このとき、薄膜抵抗体の形成予定領域２４においては、薄膜抵抗体全体のレーザートリミングの加工性を向上させる構造として、ＬＯＣＯＳ膜２７が凹凸形状となるようにしている。
【００３７】
さらに、ｐ型ウェル層２３ａ上にゲート酸化膜２６を形成したのち、ポリシリコンを堆積する。そして、ポリシリコンをパターニングしてゲート電極２８を形成する。この後、ゲート電極２８をマスクとしてイオン注入を行い熱処理を行うことでソース領域２５ａ、ドレイン領域２５ｂを形成する。
【００３８】
その後、シリコン基板２１の表面全面に層間絶縁膜となるＢＰＳＧ膜２をＣＶＤ法等により形成し、リフロー処理を行う。
【００３９】
〔図５に示す工程〕
ＢＰＳＧ膜２にコンタクトホール２ａを形成したのち、９００〜９５０℃程度のリフロー処理を施し、コンタクトホール２ａのエッジ部がなだらかになるようにする。
【００４０】
〔図６に示す工程〕
バリアメタルとしてのＴｉＮ膜３０を１００ｎｍ程度の膜厚で形成する。そして、スパッタによりＡｌＳｉＣｕ膜を０．４５μｍ程度の膜厚で成膜したのち、ＴｉＮ膜３０及びＡｌＳｉＣｕ膜をＥＣＲ（Electoron cyclotron resonance）ドライエッチングにてパターニングする。これにより、１ｓｔＡｌ膜３１、配線パターン３２ａ、ｂを形成する。
【００４１】
〔図７に示す工程〕
半導体基板１の上にＣＶＤ法によりＴＥＯＳ膜３４を０．２μｍ程度の厚さで形成する。さらに、ＳＯＧを塗布したのち、ベーク及びエッチバック処理にてＳＯＧ３５でシリコン基板１の表面の凹凸部分を埋め、平坦化する。また、ＣＶＤ法によりＴＥＯＳ膜３６を０．３μｍ程度の膜厚で成膜する。これにより、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３を形成する。
【００４２】
〔図８に示す工程〕
そして、スパッタによりＣｒＳｉ膜を成膜したのち、ＣｒＳｉ膜をパターニングして薄膜抵抗４を形成する。このとき、従来では、ＣｒＳｉ膜の上にマスクを形成し、ＣｒＳｉ膜をパターニングするために、ＣｒＳｉ膜のみがエッチングされるようにエッチング時間を調整していた。
【００４３】
これに対して、本実施形態では、エッチング時間を従来よりも長くすることで、ＣｒＳｉ膜だけでなくＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３の表層の一部分をエッチングする。このようにして、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３のうち、薄膜抵抗４の下側に位置する部分３ａの膜厚はそのままで、薄膜抵抗４の周りに位置する部分３ｂの膜厚を５０〜６０ｎｍ程薄くする。これにより、図２に示すように、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３に段差３ｃを形成する。
【００４４】
さらに、薄膜抵抗４上を含むシリコン基板２１の上面全面にＴｉＷ膜からなるバリアメタル３８を成膜する。
【００４５】
〔図９に示す工程〕
バリアメタル３８の上に薄膜抵抗用の電極となるＡｌ膜３９を成膜する。そして、フォトリソグラフィ工程を実施するために、フォトレジスト４５をパターニングして薄膜抵抗４の両端上に残す。
【００４６】
〔図１０に示す工程〕
フォトレジスト４５をマスクとしてウェットエッチングを行い、Ａｌ薄膜層３９、バリアメタル３８をパターニングする。そして、フォトレジスト４５を除去する。これにより、バリアメタル３８とＡｌ膜７により構成された薄膜抵抗用電極を形成する。
【００４７】
〔図１１に示す工程〕
シリコン基板１の表面全面をＴＥＯＳ膜５で覆う。これにより、ＴＥＯＳ膜５を薄膜抵抗４の上から薄膜抵抗４が上に形成されていないＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３の上に至って形成する。このとき、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３の段差３ｃ及び薄膜抵抗４の膜厚によって生じている段差を利用して、表面に凹凸が生じるようにＴＥＯＳ膜５を形成する。これにより、ＴＥＯＳ膜５は、薄膜抵抗４の周りの領域５ａにて、表面５ｂが半導体基板１の表面に対して斜めとなる。
【００４８】
〔図１２に示す工程〕
ＴＥＯＳ膜５にビアホール５ａを形成したのち、このビアホール５ａを介して２ｎｄＡｌ膜としてのＡｌＳｉ膜（配線パターン）４１をパターニングする。
【００４９】
さらに、ＡｌＳｉ膜４１を含むシリコン基板１の上面全面を保護膜としてのＰ−ＳｉＮ膜６で覆ったのち、リフロー処理を施す。このとき、Ｐ−ＳｉＮ膜６も半導体基板１の上に生じている凹凸を利用して、表面に凹凸を有するようにＰ−ＳｉＮ膜６を形成する。これにより、Ｐ−ＳｉＮ膜６においても、薄膜抵抗４の周りの領域６ａにて、表面６ｂが半導体基板１の表面に対して斜めとなる。
【００５０】
以上の様に形成された半導体装置に対して、薄膜抵抗４のレーザートリミングを行い抵抗値を調整する。これらの工程を経ることで、ＭＯＳＦＥＴの集積回路が完成する。
【００５１】
本実施形態では、図８に示す工程にて、ＣｒＳｉ膜のオーバーエッチングにより、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３に段差３ｃを形成している。このオーバーエッチングによるＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３の目減り量、すなわち、段差３ｃの大きさと、薄膜抵抗４の上に形成するＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の膜厚とを制御することで、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の薄膜抵抗４の周りにおける斜めの領域５ａ、６ａでの表面の角度を調整している。これにより、レーザー光を薄膜抵抗４に向けて照射したとき、Ｐ−ＳｉＮ膜６のうち、この斜めの領域６ａに照射されたレーザー光を薄膜抵抗４の端部４ａに到達させることができる。
【００５２】
（第２実施形態）
第１実施形態では、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３に形成した段差３ｃにより、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６のうち、表面が半導体基板１の表面に対して斜めとなる領域５ａ、６ａにおいて、その表面に照射されたレーザー光が薄膜抵抗４の端部４ａに到達するように、表面の角度を調整する場合を説明したが、本実施形態のように行うこともできる。
【００５３】
図１３に本実施形態における半導体装置の断面図を示す。この図は、図２と同様に、図１中のＡ−Ａ’線断面である。なお、図２と同じ部分には、同一の符号を付しているので、図２と同じ部分については説明を省略する。
【００５４】
図１３に示すように、半導体基板１のうち、薄膜抵抗４の下側に位置する領域１ａの表面と、薄膜抵抗４の周りに位置する領域１ｂの表面との間に段差１ｃが形成されている。本実施形態では、この段差１ｃの高さは例えば５０〜６０ｎｍとなっている。
【００５５】
本実施形態では、この段差１ｃの大きさと、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の膜厚を制御することで、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の領域５ａ、６ａでの表面の角度を調整している。これによっても、第１実施形態と同様の効果を有する。
【００５６】
この場合における製造方法は、第１実施形態での図４に示す工程に対して、次のように変更する。半導体基板１の表面にＬＯＣＯＳ酸化膜を形成するとき、薄膜抵抗４の下側に位置する予定の領域には、ＬＯＣＯＳ酸化膜を形成しない。半導体基板１の表面にＬＯＣＯＳ酸化膜を形成した後、薄膜抵抗４が形成されたとき、薄膜抵抗４の下側に位置する領域にマスクを形成し、この領域の周りの領域に深さが５０〜６０ｎｍの溝を形成する。その後、ＢＰＳＧ膜２、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３、及び薄膜抵抗４を形成する。そして、所定厚さのＴＥＯＳ膜５及びＰ−ＳｉＮ膜６を薄膜抵抗４の上に形成する。このようにして、図１３に示す半導体装置を形成する。
【００５７】
（第３実施形態）
図１４に本実施形態における半導体装置の断面図を示す。この図は、図２と薄膜抵抗４の図１中のＡ−Ａ’線断面である。図２と同一の部分については、図２と同一の符号を付しているので、図２と同一の部分については、説明を省略する。 本実施形態では、半導体基板１の上であって、薄膜抵抗４の下側の絶縁膜は、ＢＰＳＧ膜２、ＳｉＮ膜５１、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３により構成されている。このＳｉＮ膜５１の膜厚は１００ｎｍ以下である。そして、半導体基板１の表面には、ＬＯＣＯＳ酸化膜２７が形成されており、これにより、半導体基板１の表面５２が斜めとなっている。この斜めとなっている領域のうち、薄膜抵抗４の端部４ａの下側に位置する部分は、薄膜抵抗４に対してレーザー光が照射されたとき、この領域での反射光が薄膜抵抗４の端部４ａに集中する構造となっている。
【００５８】
具体的には、薄膜抵抗４の端部４ａの真下にＬＯＣＯＳ酸化膜２７の中心が位置するように、ＬＯＣＯＳ酸化膜２７が配置されている。そして、このＬＯＣＯＳ酸化膜２７が形成されることにより、半導体基板１の表面に段差５２が形成されている。この段差５２の深さ５３は２００〜３００ｎｍとなっており、段差５２が形成されている領域の幅５４は１．５μｍとなっている。
【００５９】
また、この段差５２の表面は、湾曲しており、上側に対して凹形状となっている。こ段差５２にレーザー光が反射したとき、この段差５２がレンズのような機能を果たし、この反射光が薄膜抵抗４の端部４ａに集中するように、段差５２の形状が調整されている。なお、この表面が湾曲している段差５２が半導体基板１の表面が斜めとなっている領域である。
【００６０】
このように、半導体基板１の表面のうち、薄膜抵抗４の端部の下側近傍に位置する領域では、ＬＯＣＯＳ酸化膜２７による段差５２が形成されていることから、薄膜抵抗４にレーザー光を照射したとき、この段差５２での反射光を薄膜抵抗４の端部４ａに到達させることができる。このことから、従来の半導体装置と比較して、薄膜抵抗４の端部４ａでのレーザー光の吸収量を増加させ、発熱量を増加させることができる。この結果、薄膜抵抗４の端部４ａにおける切れ易さを従来よりも向上させることができる。
【００６１】
本実施形態における半導体装置の製造方法は、第１実施形態での図４〜図１２に示す製造方法に対して、ＬＯＣＯＳ酸化膜２７の形状及び形成位置を以下のようにする。
【００６２】
図４に示す工程にて、ＬＯＣＯＳ酸化の際に、薄膜抵抗４が形成されたとき、薄膜抵抗４の端部４ａの真下に、酸化膜２７が形成されている領域の中心が位置するようにＬＯＣＯＳ酸化を行う。このとき、酸化条件は、Ｈ2＋Ｏ2雰囲気、１０００℃にて４００分程度とする。これにより、半導体基板１の表面に、深さが２００〜３００ｎｍであり、幅が１．５μｍの段差５２を形成する。
【００６３】
その後は、図５〜１２に示す工程を行う。なお、図８に示す工程では、従来と同様にＣｒＳｉ膜をパターニングする。
【００６４】
（他の実施形態）
上記した各実施形態では、薄膜抵抗４として例えばＣｒＳｉ膜を用いる場合を説明したが、ＣｒＳｉ膜に限らず、ＮｉＣｒ膜等の他の材料を用いることもできる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における薄膜抵抗を有する半導体装置の平面図である。
【図２】図１中のＡ−Ａ’線断面図である。
【図３】図２中の点線領域の拡大図である。
【図４】本発明の第１実施形態における薄膜抵抗を有する半導体装置の製造工程を説明するための図であり、図１中のＢ−Ｂ’線方向で切断したときの断面図である。
【図５】図４に続く製造工程を説明するための図である。
【図６】図５に続く製造工程を説明するための図である。
【図７】図６に続く製造工程を説明するための図である。
【図８】図７に続く製造工程を説明するための図である。
【図９】図８に続く製造工程を説明するための図である。
【図１０】図９に続く製造工程を説明するための図である。
【図１１】図１０に続く製造工程を説明するための図である。
【図１２】図１１に続く製造工程を説明するための図である。
【図１３】本発明の第２実施形態における半導体装置の断面図である。
【図１４】本発明の第３実施形態における半導体装置の断面図である。
【図１５】従来における半導体装置の断面図である。
【符号の説明】
１…半導体基板、２…ＢＰＳＧ膜、３…ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜、
４…薄膜抵抗、５…ＴＥＯＳ膜、６…Ｐ−ＳｉＮ膜、
２７…ＬＯＣＯＳ酸化膜、５１…ＳｉＮ膜、
５２…半導体基板１の表面の段差。
【発明の属する技術分野】
本発明は、レーザーにてトリミングを行う薄膜抵抗を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、半導体製造技術の１つとして、レーザートリミング方法がある。図１５に薄膜抵抗にて電流が流れる方向と垂直な方向で切断したときの半導体装置の断面図を示す。図１５に示すように、半導体基板１上にＢＰＳＧ膜２やＴＥＯＳ（Tetra Ethyl OrthoSilicate）／ＳＯＧ（Spin On Glass）／ＴＥＯＳ膜３等の絶縁膜を介して、ＣｒＳｉ等の薄膜抵抗４を形成する。その後、この薄膜抵抗４の上にＴＥＯＳ膜５、Ｐ−ＳｉＮ膜６等の絶縁膜を形成する。レーザートリミングは、このように形成されたデバイスの最終プロセスにて、レーザー光を照射することで、薄膜抵抗４の一部を溶断し、抵抗値を所望の値に調整するものである。
【０００３】
【発明が解決しようとする課題】
図１５に示すように、加工上の影響により、薄膜抵抗４の端部４ａがテーパー形状、すなわち、薄膜抵抗４の断面形状が上底の辺が下底の辺よりも短い略台形形状となっていると、この端部４ａでは、他の部位に比べ切れ難くなることがわかった（特願２００２−９６１４６号参照）。薄膜抵抗４は、レーザー光が照射された部位が発熱し、その熱により切断される。しかしながら、テーパー形状となっている端部４ａでは、薄膜抵抗４の膜厚が薄いことから、レーザー光の吸収率が低下し、発熱量が低下する。このため、薄膜抵抗４の端部４ａは、他の部位に比べ切れ難くなると推測される。
【０００４】
本発明は上記点に鑑みて、薄膜抵抗の端部にて、レーザー光による切れ易さを向上させることができる半導体装置及びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、一領域（１ａ）の表面がその周囲の領域（１ｂ）の表面よりも突出して、一領域（１ａ）の表面とその周囲の領域（１ｂ）の表面との間に段差（１ｃ）が設けられた半導体基板（１）と、半導体基板（１）の一領域（１ａ）上およびその周囲の領域（１ｂ）上に至って形成された第１の絶縁膜（２、３）と、第１の絶縁膜（２、３）上であって、一領域（１ａ）の真上に形成され、レーザートリミングが行われる薄膜抵抗（４）と、薄膜抵抗（４）の上から第１の絶縁膜（２、３）の上に至って形成された第２の絶縁膜（５、６）とを備えており、第２の絶縁膜（５、６）は、薄膜抵抗（４）の周りの領域（５ａ、６ａ）にて、前記段差（１ｃ）および薄膜抵抗（４）によって形成された半導体基板（１）の厚さ方向に対して斜めである表面（５ｂ、６ｂ）を有しており、斜めの表面（５ｂ、６ｂ）は、薄膜抵抗（４）にレーザー光を照射したときに該斜めの面（５ｂ、６ｂ）に照射されたレーザー光が薄膜抵抗（４）の端部（４ａ）に集中するように、面の角度が設定されていること特徴としている。
【０００６】
また、請求項２に記載の発明では、半導体基板（１）の上に第１の絶縁膜（２、３）を形成する工程の前に、半導体基板（１）のうち、薄膜抵抗（４）を形成したときに薄膜抵抗（４）の下側に位置する予定の領域（１ａ）の周りに溝を形成することで、半導体基板（１）のうち、薄膜抵抗（４）の下側に位置する予定の領域（１ａ）の表面と、該領域の周囲の領域（１ｂ）の表面との間に段差（１ｃ）を設ける工程を有している。また、第２の絶縁膜（５、６）を形成する工程では、その段差（１ｃ）および薄膜抵抗（４）によって、薄膜抵抗（４）の周りに位置する領域（５ａ、６ａ）にて、表面（５ｂ、６ｂ）が半導体基板（１）の厚さ方向に対して斜めとなり、かつ、その斜めとなる表面（５ｂ、６ｂ）の角度が、薄膜抵抗（４）にレーザー光を照射したとき、その斜めとなる表面（５ｂ、６ｂ）に照射されたレーザー光が薄膜抵抗（４）の端部に集中する角度となるように、第２の絶縁膜（５、６）を形成することを特徴としている。
【０００７】
請求項１、２の発明により、半導体基板の表面を上から見たときの薄膜抵抗の周りに照射されるレーザー光を薄膜抵抗の端部に集中して照射させることができる。このことから、薄膜抵抗にレーザー光を照射したとき、薄膜抵抗の真上からのレーザー光に加え、薄膜抵抗の周りに照射されるレーザー光も薄膜抵抗に集中するので、従来の半導体装置と比較して、薄膜抵抗の端部でのレーザー光の吸収量を増加させ、発熱量を増加させることができる。この結果、薄膜抵抗の端部における切れ易さを従来よりも向上させることができる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１５】
【発明の実施の形態】
（第１実施形態）
図１に半導体基板の上に形成されている薄膜抵抗の平面図を示す。なお、この図では薄膜抵抗の上に形成されているＴＥＯＳ膜、Ｐ−ＳｉＮ膜を省略している。また、図２に図１中のＡ−Ａ’線断面図を示す。
【００１６】
シリコンにより構成された半導体基板１の上に絶縁膜を介してＣｒＳｉ膜により構成された薄膜抵抗４が形成されており、さらにその上に絶縁膜が形成されている。本実施形態では、図２に示すように、薄膜抵抗４の下側の絶縁膜は、ＢＰＳＧ膜２、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３にて構成されている。また、薄膜抵抗４の上側の絶縁膜は、ＴＥＯＳ膜５、Ｐ−ＳｉＮ膜６により構成されており、薄膜抵抗４からＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３の上に至って、ＴＥＯＳ膜５と、Ｐ−ＳｉＮ膜６とが順に形成された構成となっている。なお、ＢＰＳＧ膜２及びＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３が特許請求の範囲に記載の第１の絶縁膜に相当し、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６が同様に第２の絶縁膜に相当する。
【００１７】
本実施形態では、それぞれの膜の膜厚は、ＢＰＳＧ膜２が６００ｎｍ以下、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３のうち、薄膜抵抗４の下側の厚い部分３ａが５４０ｎｍ、薄膜抵抗４が１２ｎｍ、ＴＥＯＳ膜５が０．３μｍ、Ｐ−ＳｉＮ膜６が１．６μｍとなっている。
【００１８】
薄膜抵抗４の両端には、図１に示すように、薄膜抵抗用の電極としてのＡｌ膜７が備えられている。なお、薄膜抵抗４は、両端のＡｌ膜７の間に電流が流れ、図２はこの電流が流れる方向に対して、垂直な方向での断面を示している。
【００１９】
本実施形態では、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３に、薄膜抵抗４の端部４ａを境にして、表面に段差３ｃを設けている。これは、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３において、薄膜抵抗４の両側における膜厚を薄くすることで、薄膜抵抗４の下側の部分３ａと、薄膜抵抗４の周りに位置する部分３ｂとの間に設けているものである。本実施形態では、この段差３ｃの高さは、例えば５０〜６０ｎｍとしている。
【００２０】
なお、ここで言う薄膜抵抗４の端部４ａとは、図２に示すように、電流が流れる方向に対して垂直な方向で切断したときの断面における薄膜抵抗４の端であり、すなわち、薄膜抵抗４の端のうち、Ａｌ膜７にて覆われていない部分である。レーザートリミングの際、この端部４ａにレーザー光が照射される。
【００２１】
また、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６は、薄膜抵抗の真上に位置する部分を除く領域、すなわち、薄膜抵抗４の周りにて、表面５ｂ、６ｂが斜めになっている領域５ａ、６ａを有している。この領域５ａ、６ａは、図１５に示すように、従来の構造においても、薄膜抵抗４の形状によって、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の表面が、半導体基板１の表面に対して斜めとなる領域である。
【００２２】
本実施形態では、この領域５ａ、６ａでの表面５ｂ、６ｂを、以下にて説明するように、薄膜抵抗４にレーザー光を照射したとき、この表面に照射されたレーザー光が薄膜抵抗４の端部４ａに到達するように面の角度を設定している。
【００２３】
図３に図２中における薄膜抵抗４の近傍の点線領域の拡大図を示す。斜めの領域５ａ、６ａに照射されたレーザー光を薄膜抵抗４の端部に到達させるためには、図３に示すように、レーザー光がＰ−ＳｉＮ膜６に照射されたときの入射角（入射光とＰ−ＳｉＮ膜６の表面の法線とのなす角）θ、Ｐ−ＳｉＮ膜６での屈折角（Ｐ−ＳｉＮ膜６中を進む光の方向とＰ−ＳｉＮ膜６の表面の法線とのなす角）θ１、ＴＥＯＳ膜５での屈折角（ＴＥＯＳ膜５中を進む光の方向と、Ｐ−ＳｉＮ膜６とＴＥＯＳ膜５との界面に対する法線とのなす角）θ２を制御すれば良い。
【００２４】
ここで、入射角θと屈折角θ１、屈折角θ１と屈折角θ２の関係を数１、２に示す。
【００２５】
【数１】
ｓｉｎθ１＝（１／ｎP-SiN）ｓｉｎθ
【００２６】
【数２】
ｓｉｎθ２＝（ｎP-SiN／ｎTEOS）ｓｉｎθ１
ｎP-SiN、ｎTEOSはそれぞれ、Ｐ−ＳｉＮ膜６、ＴＥＯＳ膜５の屈折率であり、空気中の屈折率は１である。ｎP-SiN、ｎTEOSは特性値であり、それぞれの膜５、６での屈折率を制御するのは難しいため、本実施形態では、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３の段差３ｃ、ＴＥＯＳ膜５の膜厚、Ｐ−ＳｉＮ膜６の膜厚を適切に調整することで、入射角θ、屈折角θ１、θ２を制御している。
【００２７】
なお、ＴＥＯＳ膜５の膜厚、及びＰ−ＳｉＮ膜６の膜厚も調整するのは、これらの膜厚が変わると表面の傾斜度が変わってしまうからである。また、本実施形態にて示しているＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３の段差３ａ、ＴＥＯＳ膜５の膜厚、Ｐ−ＳｉＮ膜６の膜厚は、一例であり、他の大きさに設定することも可能である。
【００２８】
本実施形態では、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３のうち、薄膜抵抗４の下側に位置する部分３ａの表面と、その部分３ａの周りに位置する部分３ｂの表面との間に段差３ｃを設けている。この段差３ｃ、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の膜厚の大きさを制御することで、上述したように、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の斜めの領域５ａ、６ａにレーザー光が照射されたとき、このレーザー光が薄膜抵抗４の端部４ａに到達するように、領域５ａ、６ａの表面５ｂ、６ｂの角度を調整している。
【００２９】
また、本実施形態では、図２に示すように、斜めの領域５ａ、６ａでの表面５ｂ、６ｂは、湾曲しており、外側に対して凸形状となっている。このため、この表面はレンズのような役割を有し、この表面に照射されたレーザー光を薄膜抵抗４の端部に集中させることができる。
【００３０】
これにより、半導体基板１の表面を上から見たとき、従来では、薄膜抵抗４の周りに照射されるレーザー光を薄膜抵抗４の端部４ａに照射させることができる。このことから、薄膜抵抗４にレーザー光を照射したとき、薄膜抵抗４の真上からのレーザー光に加え、薄膜抵抗４の周りに照射されるレーザー光も薄膜抵抗４の端部４ａに到達する。
【００３１】
さらに、本実施形態では、斜めの領域５ａ、６ａでの表面５ｂ、６ｂが凸形状となっていることから、この表面に照射されたレーザー光を薄膜抵抗４の端部に集中させることができる。
【００３２】
これらのことから、従来の半導体装置と比較して、薄膜抵抗４の端部４ａでのレーザー光の吸収量を増加させ、発熱量を増加させることができる。この結果、薄膜抵抗４の端部４ａにおける切れ易さを従来よりも向上させることができる。
【００３３】
次に、このように構成される半導体装置の製造方法を説明する。図４〜１４に製造工程を示す。なお、ここでは、半導体装置の一例としてＭＯＳＦＥＴと薄膜抵抗とを有する集積回路について説明するが、ＭＯＳＦＥＴに限らず、薄膜抵抗４を有する他の半導体装置においても適用することができる。また、これらの図は、図１中のＢ−Ｂ’線断面を含む断面図である。
【００３４】
〔図４に示す工程〕
高不純物濃度のｐ型基板２１ａ上にシリコン酸化膜２１ｂを介して高不純物濃度のｎ型層２１ｃ及び低不純物濃度のｎ型層２１ｄが積層されたＳＯＩ構造のシリコン基板１を用意する。
【００３５】
そして、各素子の境界部分にシリコン酸化膜２１ｂまで達するトレンチを形成したのち、トレンチの側壁にシリコン酸化膜２２ａを形成すると共に、シリコン酸化膜２２ａの間を多結晶シリコン層２２ｂで埋めて素子分離を行う。
【００３６】
次に、選択的にイオン注入を行い、ＭＯＳＦＥＴ形成領域２３におけるｎ型層２１ｄの表層部にｐ型ウェル層２３ａを形成する。そして、ＬＯＣＯＳ酸化によりトレンチ上にＬＯＣＯＳ酸化膜２７を形成する。このとき、薄膜抵抗体の形成予定領域２４においては、薄膜抵抗体全体のレーザートリミングの加工性を向上させる構造として、ＬＯＣＯＳ膜２７が凹凸形状となるようにしている。
【００３７】
さらに、ｐ型ウェル層２３ａ上にゲート酸化膜２６を形成したのち、ポリシリコンを堆積する。そして、ポリシリコンをパターニングしてゲート電極２８を形成する。この後、ゲート電極２８をマスクとしてイオン注入を行い熱処理を行うことでソース領域２５ａ、ドレイン領域２５ｂを形成する。
【００３８】
その後、シリコン基板２１の表面全面に層間絶縁膜となるＢＰＳＧ膜２をＣＶＤ法等により形成し、リフロー処理を行う。
【００３９】
〔図５に示す工程〕
ＢＰＳＧ膜２にコンタクトホール２ａを形成したのち、９００〜９５０℃程度のリフロー処理を施し、コンタクトホール２ａのエッジ部がなだらかになるようにする。
【００４０】
〔図６に示す工程〕
バリアメタルとしてのＴｉＮ膜３０を１００ｎｍ程度の膜厚で形成する。そして、スパッタによりＡｌＳｉＣｕ膜を０．４５μｍ程度の膜厚で成膜したのち、ＴｉＮ膜３０及びＡｌＳｉＣｕ膜をＥＣＲ（Electoron cyclotron resonance）ドライエッチングにてパターニングする。これにより、１ｓｔＡｌ膜３１、配線パターン３２ａ、ｂを形成する。
【００４１】
〔図７に示す工程〕
半導体基板１の上にＣＶＤ法によりＴＥＯＳ膜３４を０．２μｍ程度の厚さで形成する。さらに、ＳＯＧを塗布したのち、ベーク及びエッチバック処理にてＳＯＧ３５でシリコン基板１の表面の凹凸部分を埋め、平坦化する。また、ＣＶＤ法によりＴＥＯＳ膜３６を０．３μｍ程度の膜厚で成膜する。これにより、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３を形成する。
【００４２】
〔図８に示す工程〕
そして、スパッタによりＣｒＳｉ膜を成膜したのち、ＣｒＳｉ膜をパターニングして薄膜抵抗４を形成する。このとき、従来では、ＣｒＳｉ膜の上にマスクを形成し、ＣｒＳｉ膜をパターニングするために、ＣｒＳｉ膜のみがエッチングされるようにエッチング時間を調整していた。
【００４３】
これに対して、本実施形態では、エッチング時間を従来よりも長くすることで、ＣｒＳｉ膜だけでなくＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３の表層の一部分をエッチングする。このようにして、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３のうち、薄膜抵抗４の下側に位置する部分３ａの膜厚はそのままで、薄膜抵抗４の周りに位置する部分３ｂの膜厚を５０〜６０ｎｍ程薄くする。これにより、図２に示すように、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３に段差３ｃを形成する。
【００４４】
さらに、薄膜抵抗４上を含むシリコン基板２１の上面全面にＴｉＷ膜からなるバリアメタル３８を成膜する。
【００４５】
〔図９に示す工程〕
バリアメタル３８の上に薄膜抵抗用の電極となるＡｌ膜３９を成膜する。そして、フォトリソグラフィ工程を実施するために、フォトレジスト４５をパターニングして薄膜抵抗４の両端上に残す。
【００４６】
〔図１０に示す工程〕
フォトレジスト４５をマスクとしてウェットエッチングを行い、Ａｌ薄膜層３９、バリアメタル３８をパターニングする。そして、フォトレジスト４５を除去する。これにより、バリアメタル３８とＡｌ膜７により構成された薄膜抵抗用電極を形成する。
【００４７】
〔図１１に示す工程〕
シリコン基板１の表面全面をＴＥＯＳ膜５で覆う。これにより、ＴＥＯＳ膜５を薄膜抵抗４の上から薄膜抵抗４が上に形成されていないＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３の上に至って形成する。このとき、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３の段差３ｃ及び薄膜抵抗４の膜厚によって生じている段差を利用して、表面に凹凸が生じるようにＴＥＯＳ膜５を形成する。これにより、ＴＥＯＳ膜５は、薄膜抵抗４の周りの領域５ａにて、表面５ｂが半導体基板１の表面に対して斜めとなる。
【００４８】
〔図１２に示す工程〕
ＴＥＯＳ膜５にビアホール５ａを形成したのち、このビアホール５ａを介して２ｎｄＡｌ膜としてのＡｌＳｉ膜（配線パターン）４１をパターニングする。
【００４９】
さらに、ＡｌＳｉ膜４１を含むシリコン基板１の上面全面を保護膜としてのＰ−ＳｉＮ膜６で覆ったのち、リフロー処理を施す。このとき、Ｐ−ＳｉＮ膜６も半導体基板１の上に生じている凹凸を利用して、表面に凹凸を有するようにＰ−ＳｉＮ膜６を形成する。これにより、Ｐ−ＳｉＮ膜６においても、薄膜抵抗４の周りの領域６ａにて、表面６ｂが半導体基板１の表面に対して斜めとなる。
【００５０】
以上の様に形成された半導体装置に対して、薄膜抵抗４のレーザートリミングを行い抵抗値を調整する。これらの工程を経ることで、ＭＯＳＦＥＴの集積回路が完成する。
【００５１】
本実施形態では、図８に示す工程にて、ＣｒＳｉ膜のオーバーエッチングにより、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３に段差３ｃを形成している。このオーバーエッチングによるＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３の目減り量、すなわち、段差３ｃの大きさと、薄膜抵抗４の上に形成するＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の膜厚とを制御することで、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の薄膜抵抗４の周りにおける斜めの領域５ａ、６ａでの表面の角度を調整している。これにより、レーザー光を薄膜抵抗４に向けて照射したとき、Ｐ−ＳｉＮ膜６のうち、この斜めの領域６ａに照射されたレーザー光を薄膜抵抗４の端部４ａに到達させることができる。
【００５２】
（第２実施形態）
第１実施形態では、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３に形成した段差３ｃにより、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６のうち、表面が半導体基板１の表面に対して斜めとなる領域５ａ、６ａにおいて、その表面に照射されたレーザー光が薄膜抵抗４の端部４ａに到達するように、表面の角度を調整する場合を説明したが、本実施形態のように行うこともできる。
【００５３】
図１３に本実施形態における半導体装置の断面図を示す。この図は、図２と同様に、図１中のＡ−Ａ’線断面である。なお、図２と同じ部分には、同一の符号を付しているので、図２と同じ部分については説明を省略する。
【００５４】
図１３に示すように、半導体基板１のうち、薄膜抵抗４の下側に位置する領域１ａの表面と、薄膜抵抗４の周りに位置する領域１ｂの表面との間に段差１ｃが形成されている。本実施形態では、この段差１ｃの高さは例えば５０〜６０ｎｍとなっている。
【００５５】
本実施形態では、この段差１ｃの大きさと、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の膜厚を制御することで、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の領域５ａ、６ａでの表面の角度を調整している。これによっても、第１実施形態と同様の効果を有する。
【００５６】
この場合における製造方法は、第１実施形態での図４に示す工程に対して、次のように変更する。半導体基板１の表面にＬＯＣＯＳ酸化膜を形成するとき、薄膜抵抗４の下側に位置する予定の領域には、ＬＯＣＯＳ酸化膜を形成しない。半導体基板１の表面にＬＯＣＯＳ酸化膜を形成した後、薄膜抵抗４が形成されたとき、薄膜抵抗４の下側に位置する領域にマスクを形成し、この領域の周りの領域に深さが５０〜６０ｎｍの溝を形成する。その後、ＢＰＳＧ膜２、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３、及び薄膜抵抗４を形成する。そして、所定厚さのＴＥＯＳ膜５及びＰ−ＳｉＮ膜６を薄膜抵抗４の上に形成する。このようにして、図１３に示す半導体装置を形成する。
【００５７】
（第３実施形態）
図１４に本実施形態における半導体装置の断面図を示す。この図は、図２と薄膜抵抗４の図１中のＡ−Ａ’線断面である。図２と同一の部分については、図２と同一の符号を付しているので、図２と同一の部分については、説明を省略する。 本実施形態では、半導体基板１の上であって、薄膜抵抗４の下側の絶縁膜は、ＢＰＳＧ膜２、ＳｉＮ膜５１、ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜３により構成されている。このＳｉＮ膜５１の膜厚は１００ｎｍ以下である。そして、半導体基板１の表面には、ＬＯＣＯＳ酸化膜２７が形成されており、これにより、半導体基板１の表面５２が斜めとなっている。この斜めとなっている領域のうち、薄膜抵抗４の端部４ａの下側に位置する部分は、薄膜抵抗４に対してレーザー光が照射されたとき、この領域での反射光が薄膜抵抗４の端部４ａに集中する構造となっている。
【００５８】
具体的には、薄膜抵抗４の端部４ａの真下にＬＯＣＯＳ酸化膜２７の中心が位置するように、ＬＯＣＯＳ酸化膜２７が配置されている。そして、このＬＯＣＯＳ酸化膜２７が形成されることにより、半導体基板１の表面に段差５２が形成されている。この段差５２の深さ５３は２００〜３００ｎｍとなっており、段差５２が形成されている領域の幅５４は１．５μｍとなっている。
【００５９】
また、この段差５２の表面は、湾曲しており、上側に対して凹形状となっている。こ段差５２にレーザー光が反射したとき、この段差５２がレンズのような機能を果たし、この反射光が薄膜抵抗４の端部４ａに集中するように、段差５２の形状が調整されている。なお、この表面が湾曲している段差５２が半導体基板１の表面が斜めとなっている領域である。
【００６０】
このように、半導体基板１の表面のうち、薄膜抵抗４の端部の下側近傍に位置する領域では、ＬＯＣＯＳ酸化膜２７による段差５２が形成されていることから、薄膜抵抗４にレーザー光を照射したとき、この段差５２での反射光を薄膜抵抗４の端部４ａに到達させることができる。このことから、従来の半導体装置と比較して、薄膜抵抗４の端部４ａでのレーザー光の吸収量を増加させ、発熱量を増加させることができる。この結果、薄膜抵抗４の端部４ａにおける切れ易さを従来よりも向上させることができる。
【００６１】
本実施形態における半導体装置の製造方法は、第１実施形態での図４〜図１２に示す製造方法に対して、ＬＯＣＯＳ酸化膜２７の形状及び形成位置を以下のようにする。
【００６２】
図４に示す工程にて、ＬＯＣＯＳ酸化の際に、薄膜抵抗４が形成されたとき、薄膜抵抗４の端部４ａの真下に、酸化膜２７が形成されている領域の中心が位置するようにＬＯＣＯＳ酸化を行う。このとき、酸化条件は、Ｈ2＋Ｏ2雰囲気、１０００℃にて４００分程度とする。これにより、半導体基板１の表面に、深さが２００〜３００ｎｍであり、幅が１．５μｍの段差５２を形成する。
【００６３】
その後は、図５〜１２に示す工程を行う。なお、図８に示す工程では、従来と同様にＣｒＳｉ膜をパターニングする。
【００６４】
（他の実施形態）
上記した各実施形態では、薄膜抵抗４として例えばＣｒＳｉ膜を用いる場合を説明したが、ＣｒＳｉ膜に限らず、ＮｉＣｒ膜等の他の材料を用いることもできる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における薄膜抵抗を有する半導体装置の平面図である。
【図２】図１中のＡ−Ａ’線断面図である。
【図３】図２中の点線領域の拡大図である。
【図４】本発明の第１実施形態における薄膜抵抗を有する半導体装置の製造工程を説明するための図であり、図１中のＢ−Ｂ’線方向で切断したときの断面図である。
【図５】図４に続く製造工程を説明するための図である。
【図６】図５に続く製造工程を説明するための図である。
【図７】図６に続く製造工程を説明するための図である。
【図８】図７に続く製造工程を説明するための図である。
【図９】図８に続く製造工程を説明するための図である。
【図１０】図９に続く製造工程を説明するための図である。
【図１１】図１０に続く製造工程を説明するための図である。
【図１２】図１１に続く製造工程を説明するための図である。
【図１３】本発明の第２実施形態における半導体装置の断面図である。
【図１４】本発明の第３実施形態における半導体装置の断面図である。
【図１５】従来における半導体装置の断面図である。
【符号の説明】
１…半導体基板、２…ＢＰＳＧ膜、３…ＴＥＯＳ／ＳＯＧ／ＴＥＯＳ膜、
４…薄膜抵抗、５…ＴＥＯＳ膜、６…Ｐ−ＳｉＮ膜、
２７…ＬＯＣＯＳ酸化膜、５１…ＳｉＮ膜、
５２…半導体基板１の表面の段差。
Claims (2)
- 一領域（１ａ）の表面がその周囲の領域（１ｂ）の表面よりも突出して、前記一領域（１ａ）の表面とその周囲の領域（１ｂ）の表面との間に段差（１ｃ）が設けられた半導体基板（１）と、
前記半導体基板（１）の前記一領域（１ａ）上およびその周囲の領域（１ｂ）上に至って形成された第１の絶縁膜（２、３）と、
前記第１の絶縁膜（２、３）上であって、前記一領域（１ａ）の真上に形成され、レーザートリミングが行われる薄膜抵抗（４）と、
前記薄膜抵抗（４）の上から前記第１の絶縁膜（２、３）の上に至って形成された第２の絶縁膜（５、６）とを備え、
前記第２の絶縁膜（５、６）は、前記薄膜抵抗（４）の周りの領域（５ａ、６ａ）にて、前記段差（１ｃ）および前記薄膜抵抗（４）によって形成された前記半導体基板（１）の厚さ方向に対して斜めである表面（５ｂ、６ｂ）を有しており、前記斜めの表面（５ｂ、６ｂ）は、前記薄膜抵抗（４）にレーザー光を照射したときに該斜めの面（５ｂ、６ｂ）に照射された前記レーザー光が前記薄膜抵抗（４）の端部（４ａ）に集中するように、面の角度が設定されていることを特徴とする半導体装置。 - 半導体基板（１）の上に第１の絶縁膜（２、３）を形成する工程と、
前記第１の絶縁膜（２、３）の上に薄膜抵抗（４）を形成する工程と、
前記薄膜抵抗（４）の上から前記第１の絶縁膜（２、３）の上に至って第２の絶縁膜（５、６）を形成する工程と、
前記第２の絶縁膜（５、６）を形成した後、前記薄膜抵抗（４）にレーザー光を照射して該薄膜抵抗（４）の抵抗値を調整する工程とを有する半導体装置の製造方法において、
前記半導体基板（１）の上に第１の絶縁膜（２、３）を形成する工程の前に、前記半導体基板（１）のうち、前記薄膜抵抗（４）を形成したときに前記薄膜抵抗（４）の下側に位置する予定の領域（１ａ）の周りに溝を形成することで、前記半導体基板（１）のうち、前記薄膜抵抗（４）の下側に位置する予定の領域（１ａ）の表面と、該領域の周囲の領域（１ｂ）の表面との間に段差（１ｃ）を設ける工程を有し、
前記第２の絶縁膜（５、６）を形成する工程では、前記段差（１ｃ）および前記薄膜抵抗（４）によって、前記薄膜抵抗（４）の周りに位置する領域（５ａ、６ａ）にて、表面（５ｂ、６ｂ）が前記半導体基板（１）の厚さ方向に対して斜めとなり、かつ、その斜めとなる表面（５ｂ、６ｂ）の角度が、前記薄膜抵抗（４）にレーザー光を照射したとき、前記斜めとなる表面（５ｂ、６ｂ）に照射された前記レーザー光が前記薄膜抵抗（４）の端部（４ａ）に集中する角度となるように、前記第２の絶縁膜（５、６）を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2006243732A Division JP4737014B2 (ja) | 2006-09-08 | 2006-09-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JP2004111681A JP2004111681A (ja) | 2004-04-08 |
| JP3966135B2 true JP3966135B2 (ja) | 2007-08-29 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2002272714A Expired - Fee Related JP3966135B2 (ja) | 2002-09-19 | 2002-09-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3966135B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5347422B2 (ja) * | 2008-10-16 | 2013-11-20 | 株式会社デンソー | 半導体装置 |
-
2002
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|---|---|
| JP2004111681A (ja) | 2004-04-08 |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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