JP3943054B2 - Ｍｏｓゲート半導体デバイス - Google Patents

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Description

本発明は、ＭＯＳゲート半導体デバイスに関し、より詳細には、トレンチ型パワー半導体スイッチングデバイスで、ゲート電荷が低減された短チャネルトレンチＭＯＳＦＥＴに関する。
図１は、従来のトレンチ型パワーＭＯＳＦＥＴの活性領域の一部を示す図である。良く知られているように、このような従来の半導体デバイスは、間隔を置いて配置された多くのトレンチ１０を備えており、このトレンチ１０は、それぞれ半導体デバイスのチャネル領域１２を通って延びている。
図２は、図１に示したトレンチ型半導体デバイスの底部でかつ角部付近の電気力線の傾向を示す図である。逆電圧の下では、各トレンチ１０の底部でかつ角部付近の電界は、電気力線が密集するために高くなっている。トレンチ１０の底部でかつ角部付近に高電界が集中すると、絶縁破壊が起きる可能性があり、これは、ゲート酸化物内へのホットキャリアの注入を引き起こして、絶縁破壊電圧のウォークアウト（ｗａｌｋｏｕｔ）および信頼性の低いゲート酸化物の原因となる可能性があるという点で、望ましくない状態である。
従来のトレンチ型ＭＯＳＦＥＴの性能は、トレンチの深さの影響を受けやすい。一般に、トレンチが深いほど絶縁破壊電圧は低く、ＯＮ抵抗（Ｒｄｓｏｎ）は低い。したがって、トレンチ型ＭＯＳＦＥＴのデザインにおいては、Ｒｄｓｏｎおよび絶縁破壊電圧の定格の所望の組み合わせを有するデバイスを得るためには、トレンチの深さを考慮に入れなければならない。
トレンチ型ＭＯＳＦＥＴの重要な特性は、そのゲート電荷（Ｑｇ）である。トレンチ型ＭＯＳＦＥＴのゲート電荷は、デバイスのゲート酸化物１４によって覆われる面積に比例し、当然のことながらトレンチ１０の深さに依存する。
Ｑｇの成分の１つは、ゲート−ドレイン電荷（Ｑｇｄ）である。これは、デバイスのドレイン領域１６とオーバーラップするゲート酸化物１４の部分によって決定される。浅いトレンチ、すなわち、チャネル領域１２の下方に十分に延びてはいないトレンチでは、トレンチ１０内のゲート酸化物１４と、Ｒｄｓｏｎの増加に寄与する要因であるドレイン領域１６との間のオーバーラップが十分ではない。デバイスのゲート酸化物１４とドレイン領域１６との間の容認できないほど小さなオーバーラップは、トレンチの深さの変動が原因であると考えられる。
このような問題を避けるために、従来の半導体デバイスでは、ゲート酸化物１４とドレイン領域１６とのオーバーラップを比較的大きく設けて、トレンチの深さの変動を考慮に入れている。
例えば、従来の半導体デバイスにおいては、厚い酸化物をトレンチの底部で用いることによって、Ｑｇｄを下げている。厚い酸化物を得るために、トレンチの側壁をある種の材料によって酸化から保護し、それからこの材料を除去して、ゲート酸化物をトレンチの側壁上に成長させている。この方法では、トレンチの深さの変動に起因するゲート−ドレインのオーバーラップが無くならない。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、より小さいゲート−ドレイン電荷（Ｑｇｄ）を得るために、ゲート酸化物とドレイン領域との間のオーバーラップをトレンチの深さとは独立に制御できるＭＯＳゲート半導体デバイスを提供することにある。
また、Ｒｄｓｏｎを著しく増加させることなくトレンチの深さを小さくすることによって、デバイスに対するゲート電荷（Ｑｇ）をより小さくすることのできるＭＯＳゲート半導体デバイスを提供することにある。
本発明のＭＯＳゲート半導体デバイスは、トレンチ型ＭＯＳゲートデバイスであって、そのトレンチの底部に形成された高導電性領域を備えるトレンチ型ＭＯＳゲートデバイスである。高導電性領域を設けることによって、以下のことが可能になる。
（１）ゲート−ドレインのオーバーラップをトレンチ深さとは独立に制御でき、その結果、Ｑｇｄの制御がより良好になる。
（２）ゲート−ドレインのオーバーラップを従来のデバイスよりも小さく形成でき、その結果、Ｑｇｄが小さくなる。
（３）絶縁破壊電圧を低下させることなくＭＯＳＦＥＴチャネル領域を短くでき、その結果、Ｑｇが小さくなり、Ｒｄｓｏｎを小さくすることができる。
また、本発明のＭＯＳゲート半導体デバイスは、絶縁破壊の位置をトレンチの角部からバルクシリコンへと移動させて信頼性を増加させる役目を果たす電界緩和領域（ｆｉｅｌｄ ｒｅｌｉｅｆ ｒｅｇｉｏｎ）を備える。この電界緩和領域は、トレンチの底部における高導電性領域とは反対の導電性である。本発明の一実施形態によれば、超接合（ｓｕｐｅｒｊｕｎｃｔｉｏｎ）効果を利用して、チャネルを短くすることでデバイスのＲｄｓｏｎを小さくすることができるように、電界緩和領域の導電性は、高導電性領域の導電性とほぼ同じである。
本発明の他の特徴および利点は、添付の図面を参照して本発明の以下の説明から明らかになる。
図３は、本発明の第１実施形態による半導体デバイスの活性領域の一部を示す断面図である。この第１実施形態による半導体デバイス５は、半導体ダイ２０のトレンチ収容領域（ｔｒｅｎｃｈ ｒｅｃｅｉｖｉｎｇ ｒｅｇｉｏｎ）１８内に形成された活性領域を備えている。本発明の好ましい実施形態におけるトレンチ収容領域１８は、基板２２上に形成された単結晶シリコンのエピタキシャル成長層であっても良い。本発明の好ましい実施形態における基板２２は、トレンチ収容層１８と同じ導電型であって、このトレンチ収容層１８よりも高濃度のドーパントがドープされたフロートゾーン型のシリコンダイであっても良い。例えば、基板２２およびエピタキシャル層１８はＮ型ドーパントでドープしても良い。
また、半導体デバイス５は、チャネル領域１２、トレンチ収容領域１８内に形成され、チャネル領域１２を通って延びる複数のトレンチ１０、チャネル領域１２内に形成されたソース領域２４、高導電性コンタクト領域２６を備えている。ソース領域２４は、導電型がチャネル領域１２のそれとは反対であり、高導電性コンタクト領域２６は、チャネル領域１２と同じ導電型であるが、このチャネル領域よりもドーパント濃度が高い。また、半導体デバイス５は、当業者において良く知られているように、ソース領域２４および高導電性コンタクト領域２６とオーミックコンタクトにあるソースコンタクト２８、基板２２とオーミックコンタクトしているドレインコンタクト３０を備えている。また、当業者において良く知られているように、各トレンチ１０は、その側壁にゲート酸化膜１４を備え、ポリシリコンから形成されたゲート電極３２を備えている。各ゲート電極３２は、個々の絶縁プラグ（ｉｎｓｕｌａｔｉｏｎ ｐｌｕｇ）３４によって、ソースコンタクト２８から絶縁されている。
本発明の第１実施形態によれば、半導体デバイス５は、ドレイン領域１６と同じ導電型で各トレンチ１０の底面に形成された高導電性領域３６を備えている。例えば、図３に示すように、半導体デバイス５は、Ｎ導電型だがドレイン領域１６におけるドーパント濃度よりも高いドーパント濃度の高導電性領域３６を備えている。高導電性領域３６は、トレンチ収容層１８内にトレンチ１０を形成するときにドレイン領域１６と同じ導電型のドーパントを注入することによって形成され、トレンチ１０の深さと独立にゲート−ドレインのオーバーラップを制御する役目を果たしている。
本発明の第１実施形態によれば、高導電性領域３６は、適切にドープされた場合に、ドレイン領域１６と各トレンチ１０の底部との間に導電性領域を形成することによって、トレンチ１０をチャネル領域１２と同じ深さ、またはこれよりも浅く形成することができる。その結果、従来の半導体デバイスにおける浅いトレンチに関連した問題が克服される。
本発明の他の実施形態によれば、半導体デバイス５は電界緩和領域３８を備えている。この電界緩和領域３８は、チャネル領域１２と同じ導電型で、チャネル領域１２の深さよりも下方に、好ましくはトレンチ１０の深さよりも下方の深さまで延びる領域である。電界緩和領域３８は、同時継続中の米国特許出願第１０／４３７，９８４号（２００３年５月１３日出願）、発明の名称「Trench MOSFET with Field Relief Feature」（本出願の譲受人に譲渡されている）に述べられているように形成しても良い。電界緩和領域３８は、絶縁破壊の位置をトレンチ１０の角部から離して移動させることによって、半導体デバイス５の絶縁破壊電圧を高める役目を果たしている。
本発明の第１実施形態による半導体デバイス５においては、電界緩和領域３８はチャネル領域１２と併合（ｍｅｒｇｅ）されている。
図４は、本発明の第２実施形態による半導体デバイスの活性領域の一部を示す断面図である。この第２実施形態による半導体デバイス４０は、チャネル領域１２から間隔を置いて配置された電界緩和領域３８を備えている。その他の点では、本発明の第２実施形態による半導体デバイス４０は、半導体デバイス５（第１実施形態）の特徴を全て備えている。
本発明の第２実施形態によれば、高導電性領域３６は、ドーパント濃度が電界緩和領域３８のそれと類似である。
本発明の半導体デバイスと従来の半導体デバイスとを比較する場合、本発明は、より浅いトレンチおよびより浅いチャネル領域１２を有することができることに注意されたい。また、本発明の半導体デバイスにおいては、ドレイン領域１６に対するゲート酸化物１４のオーバーラップもより小さく、また、より良好に制御される。
表１に、本発明の半導体デバイスに対するいくつかの初期シミュレーション結果を示してある。この表１のデータが示すところによれば、トレンチ１０の底部に高導電性領域３６を設けると、絶縁破壊電圧（ＢＶ）が低下するが（事例１Ｂ、２Ｂを参照）、電界緩和領域３８（事例１ｃ、２ｃ）によってＢＶが増え、従来のＢＶさえも越える（１Ａ、２Ａ）。結果として、ＢＶを全く低下させることなく、トレンチ１０の深さを、１．９μｍから１．２μｍに小さくできることに成功している。トレンチの深さが小さくなるということは、Ｑｇが小さくなることに対応する。また、本発明の半導体デバイスにおいては、従来の半導体デバイス（すなわち１Ａ）と比較した場合に、ゲート−ドレインのオーバーラップも非常に小さく、結果としてＱｇｄが下がる。
Figure 0003943054
表中Ａは、従来の半導体デバイスを示し、Ｂは、高導電性領域３６を備えるデバイスを示し、Ｃは、高導電性領域３６と電界緩和領域３８とを備えるデバイスを示している。シミュレーションにおいては、高導電性領域３６も電界緩和領域３８も最適化されていなかったことに注意されたい。結果として、最適化していない場合、Ｒｄｓｏｎの増加が観察された。例えば、２Ｘ’ａのＲｄｓｏｎは１Ｃのそれよりも１６％だけ高かった。電界緩和領域３８によりエピタキシャル層の一部が損失しているために、半導体デバイス１Ｃおよび２Ｃに対するＲｄｓｏｎは、半導体デバイス１Ａおよび２Ａよりも高かったと考えられる。当業者であれば、最適化を通じて、Ｒｄｓｏｎおよび絶縁破壊電圧の定格の所望の組み合わせを実現できることが分かるであろう。
図５Ａ、図５Ｂ及び図５Ｃは、シミュレートした３つの半導体デバイスの正味のドーピングプロファイルを示す図である。シミュレートした半導体デバイス２Ａ、２Ｂ、２Ｃ（１．２μｍトレンチ）に対する正味のドーピングをそれぞれ示してある。半導体デバイス２Ａは、図１に示した従来の半導体デバイスに対する、より浅いトレンチによる変更を示す（デバイス２Ａ）。シミュレーションによれば、デバイス２Ａは、そのチャネル領域１２がトレンチ底部を越えて延びているために、デバイス１Ａの２倍のＲｄｓｏｎを示すであろうことが示されている。他方で、高導電性領域３６を備えるデバイス２Ｂは、デバイス１Ａよりもたった２２％だけ大きいＲｄｓｏｎを示し、ＢＶは著しく低下するであろう。しかしシミュレーションによれば、デバイス２Ｃは、デバイス１Ａまたはデバイス２Ａと比べて、ＢＶが高まるであろうことが示されている。シミュレーションがＲｄｓｏｎの増加を示すのは、電界緩和領域３８が、導電に使用できるエピタキシャル層の量を減らすからであると考えられる。Ｒｄｓｏｎは、最適化を通じて改善することができる。
図６Ａ、図６Ｂ及び図６Ｃは、シミュレートした３つの半導体デバイスに対する衝撃発生率プロットを示す図である。シミュレートした半導体デバイス２Ａ、２Ｂ、２Ｃ（１．２μｍトレンチ）に対する絶縁破壊位置を示す衝撃発生率（ｉｍｐａｃｔ ｇｅｎｅｒａｔｉｏｎ ｒａｔｅ）のプロットをそれぞれ示してある。プロットが示すところによれば、高導電性領域３６のみを加えると（例えば、デバイス２Ｂ）、絶縁破壊電圧は低下するが、高導電性領域３６と電界緩和領域３８との両方を加えると（例えば、デバイス２Ｃ）、絶縁破壊電圧は増加する。デバイス２Ｃのシミュレーションは（図６Ｃ）、底部トレンチの角部での絶縁破壊を示している。電界緩和領域３８におけるドーパント濃度が高くなるほど、絶縁破壊位置をトレンチから離してバルクシリコンへと移動させることができる（図示せず）。
図７Ａは、本発明によるシミュレートした半導体デバイスに対する正味のドーピングプロファイルを示す図で、図７Ｂは、図７Ａのシミュレートした半導体デバイスに対する衝撃発生率プロットを示す図である。従来のデバイス１Ａと同じチャネル領域１２を有し、トレンチの深さが１．０μｍで、本発明による高導電性領域３６および電界緩和領域３８を有する他のシミュレートしたデバイスに対する正味のドーピングおよび衝撃発生率のプロットをそれぞれ示されている。図７Ａ及び図７Ｂに示すシミュレートしたデバイスにおいては、電界緩和領域３８は、チャネル領域１２と併合されているが、チャネル領域１２よりも高いドーパント濃度を有し、高導電性領域３６におけるドーパント濃度とほぼ等しい。こうして高導電性領域３６と電界緩和領域３８とは超接合の形態を有し、デバイスが短チャネル（この場合には０．３μｍ）を有することが可能になっている。シミュレーションでは、容認できないほど低いＢＶに達する前に、チャネル長を０．２μｍまで短くすることに成功した（図示せず）。図７Ａ及び図７Ｂに示すシミュレートしたデバイスにおいては、絶縁破壊の位置は、電界緩和領域３８の底部であることに注意されたい。
Figure 0003943054
表２には、図７Ａ及び図７Ｂのシミュレートした半導体デバイスを、従来の半導体デバイス１Ａと比較するためのデータを示している。シミュレートしたデバイスに対するＲ＊ＡＡは、シミュレートした１．９μｍトレンチ標準構造とシミュレートしたデバイスとの間の差異を用いて測定データから評価した。Ｒ＊Ｑｇは、トレンチの深さの減少を用いて測定データから評価した。表２に示すように、標準の従来のデバイス１Ａと比較して、図７Ａ及び図７ＢのシミュレートしたデバイスのＲ＊Ｑｇは２８％だけ高まったが、そのＢＶは１２％だけ低下した。
図８Ａ及び図８Ｂは、本発明による他のシミュレートした半導体デバイスに対する正味のドーピングプロファイルを示す図で、図８Ｂは、図８Ａのシミュレートした半導体デバイスに対する衝撃発生率プロットを示す図である。より短いチャネル領域１２と、１．１μｍのトレンチの深さと、本発明による高導電性領域３６および電界緩和領域３８と、を備える他のシミュレートしたデバイスに対する正味のドーピングおよび衝撃発生率のプロットをそれぞれ示している。図８Ａ及び図８Ｂに示すデバイスにおいては、電界緩和領域３８は、チャネル領域１２と併合されているが、チャネル領域１２の下方に延びている。図８Ａ及び図８Ｂに示すシミュレートしたデバイスの電界緩和領域３８のドーパント濃度は、高導電性領域３６におけるドーパント濃度とほぼ等しいため、超接合型の形態を有し、シミュレートしたデバイスが短チャネル（この場合には約０．２４μｍ）を有することが可能になっている。図８Ａ及び図８Ｂに示すシミュレートしたデバイスでは、絶縁破壊の位置は電界緩和領域３８とトレンチ１０の底部との間で分配されていることに注意されたい。上述したように、電界緩和領域３８におけるドーパント濃度が高くなるほど、絶縁破壊はシリコンボディ内へ完全に移動する。
図９Ａ及び図９Ｂは、約１０ＶのＶｇｓの下での図８Ａ及び図８Ｂに示すシミュレートしたデバイスにおけるチャネル領域および電子濃度のクローズアップを示す図で、図９Ａは、本発明によるシミュレートしたデバイスにおけるチャネル領域を示す拡大図で、図９Ｂは、Ｖｇｓ＝１０Ｖの下での図９Ａのシミュレートしたデバイスに対する電子濃度プロットを示す図である。非常に小さいゲート−ドレインのオーバーラップに注意されたい。小さいオーバーラップは、電界緩和領域３８の注入およびドライブ（ｄｒｉｖｅ）に用いる条件を適切に設定することによって、実現することができる。
表３に、図８Ａ及び図８Ｂのシミュレートした半導体デバイスと従来の半導体デバイスとに対するデータを示している。
Figure 0003943054
シミュレートしたデバイスにおいては、Ｒ＊ＡＡを、シミュレートした１．９μｍトレンチ標準構造とシミュレートしたデバイスとの間の差異を用いて測定データから評価し、Ｒ＊Ｑｇを、トレンチの深さの減少を用いて測定データから評価した。表３に示すように、従来のデバイス１Ａと比較して、図８Ａ及び図８Ｂに示すシミュレートしたデバイスのＲ＊Ｑｇは２８％だけ高まったが、そのＢＶは変化しなかった。
上述したシミュレーションは、本発明の実施形態として示している。シミュレートしたデバイスでは、電界緩和領域３８の形成は、１００ＫｅＶから２．５ＭｅＶの範囲のエネルギーで典型的なドーズが約４ｅ１２のボロン注入によって行った。上述したように、ドーズおよび注入エネルギーは、所望の絶縁破壊電圧を実現するように変えることができる。
シミュレートしたデバイスでは、高導電性領域３６の形成は、２０〜２００ＫｅＶの範囲のエネルギーで典型的なドーズが約３ｅ１２のヒ素またはリン注入によって行った。注入のドーズおよびエネルギーは、所望の絶縁破壊電圧を実現するように変えることができる。高導電性領域３６を形成するために、より高いエネルギーを用いることもできる。デバイス内に超接合の形態を有するために、高導電性領域３６と電界緩和領域３８との幅を、それらの個々のドーパント濃度がほぼ等しくなるように選ぶこともできる。
各トレンチ１０の底部に高導電性領域３６を形成するために可能な方法は、いくつかある。１つは、トレンチを形成した後に、単にドーパントを注入することである。他の方法は、トレンチをエッチングし、犠牲（ｓａｃｒｉｆｉｃａｌ）の酸化を行い、トレンチの底部において酸化物をドライエッチングし、注入を行った後に、ウェットエッチングを用いて残りの犠牲の酸化物を除去することである。この方法には、チャネル領域を注入から保護するという利点がある。第３の方法は、犠牲またはゲート酸化物の何れかを通して注入することである。第４の方法は、高エネルギー注入を、注入が適切な位置に配置されるように、トレンチエッチより前のプロセスにおける他の段階で用いることである。
本明細書で検討したシミュレーションは、１００Ｖデバイスについて行ったが、本発明は、幅広い電圧にわたって適用することができる。超接合効果を用いるためには、電圧が低いほど狭いピッチが必要となる場合がある。
本発明による半導体デバイスは、超接合エピタキシャル層（内部で電界緩和領域３８と高導電性領域３６とが基板まで延びる）の上に形成することができる。
本発明をその特定の実施形態について説明してきたが、多くの他の変形および変更ならびに他の用途が当業者には明らかとなるであろう。したがって、本発明を、本明細書における特定の開示によってではなく、添付の特許請求の範囲のみによって限定することが好ましい。
従来のトレンチ型ＭＯＳＦＥＴの活性領域の一部を示す図である。 図１のトレンチ型デバイスの底部角部付近の電気力線の傾向を示す図である。 本発明の第１実施形態による半導体デバイスの活性領域の一部を示す断面図である。 本発明の第２実施形態による半導体デバイスの活性領域の一部を示す断面図である。 シミュレートした３つのデバイスの正味のドーピングプロファイルを示す図（その１）である。 シミュレートした３つのデバイスの正味のドーピングプロファイルを示す図（その２）である。 シミュレートした３つのデバイスの正味のドーピングプロファイルを示す図（その３）である。 シミュレートした３つのデバイスに対する衝撃発生率プロットを示す図（その１）である。 シミュレートした３つのデバイスに対する衝撃発生率プロットを示す図（その２）である。 シミュレートした３つのデバイスに対する衝撃発生率プロットを示す図（その３）である。 本発明によるシミュレートしたデバイスに対する正味のドーピングプロファイルを示す図である。 図７Ａのシミュレートしたデバイスに対する衝撃発生率プロットを示す図である。 本発明による他のシミュレートしたデバイスに対する正味のドーピングプロファイルを示す図である。 図８Ａのシミュレートしたデバイスに対する衝撃発生率プロットを示す図である。 本発明によるシミュレートしたデバイスにおけるチャネル領域を示す拡大図である。 Ｖｇｓ＝１０Ｖの下での図９Ａのシミュレートしたデバイスに対する電子濃度プロットを示す図である。
符号の説明
５ 半導体デバイス
１０ トレンチ
１２ チャネル領域
１４ ゲート酸化物
１６ ドレイン領域
１８ トレンチ収容領域
２０ 半導体ダイ
２２ 基板
２４ ソース領域
２６ 高導電性コンタクト領域
２８ ソースコンタクト
３０ ドレインコンタクト
３２ ゲート電極
３４ 絶縁プラグ
３６ 高導電性領域
３８ 電界緩和領域
４０ 半導体デバイス

Claims (8)

  1. 基板上に形成された第１の導電型のチャネル収容領域と、
    該チャネル収容領域内に形成された第２の導電型のチャネル領域と、
    前記チャネル収容領域内に形成され、前記チャネル領域を通って延び、間隔を置いて配置された複数のトレンチと、
    該トレンチの各々の底部に形成され、前記チャネル収容領域に隣接し、該チャネル収容領域よりも導電性が高い第１の導電型の高導電性領域と、
    前記トレンチに隣接して配置され、前記チャネル領域上に形成された第１の導電型の複数の導電性領域と、
    前記チャネル収容領域上に形成され、前記複数の導電性領域とオーミックコンタクトにある第１のコンタクトと、
    前記チャネル領域の下方に形成され、前記複数のトレンチの深さよりも下方の深さまで延び、かつ前記複数のトレンチの角部から離して形成された第２の導電型の電界緩和領域と
    を備え、前記電界緩和領域は、前記チャネル領域から間隔を置いて配置されていることを特徴とするＭＯＳゲート半導体デバイス。
  2. 前記チャネル収容領域は、前記基板上に形成された半導体材料のエピタキシャル層であることを特徴とする請求項１に記載のＭＯＳゲート半導体デバイス。
  3. 前記基板上に形成された第２のコンタクトを備えたことを特徴とする請求項２に記載のＭＯＳゲート半導体デバイス。
  4. 前記ＭＯＳゲート半導体デバイスが、ＭＯＳＦＥＴであることを特徴とする請求項３に記載のＭＯＳゲート半導体デバイス。
  5. 前記チャネル領域内に形成され、前記第１のコンタクトとオーミックコンタクトにある第２の導電型の高導電性コンタクト領域を備えたことを特徴とする請求項１に記載のＭＯＳゲート半導体デバイス。
  6. 前記導電性領域が、ソース領域であることを特徴とする請求項１に記載のＭＯＳゲート半導体デバイス。
  7. 前記トレンチには導電性材料がゲート絶縁材料を介して充填されていることを特徴とする請求項１に記載のＭＯＳゲート半導体デバイス。
  8. 前記トレンチは、前記チャネル収容領域の前記チャネル領域の下方に達するまで延びていることを特徴とする請求項１に記載のＭＯＳゲート半導体デバイス。
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