JP3942535B2

JP3942535B2 - Manufacturing method of multilayer wiring board

Info

Publication number: JP3942535B2
Application number: JP2002350643A
Authority: JP
Inventors: 義則三上; 慎山田; 俊彦井山; 勝小笠原
Original assignee: クローバー電子工業株式会社
Priority date: 2002-12-03
Filing date: 2002-12-03
Publication date: 2007-07-11
Anticipated expiration: 2022-12-03
Also published as: JP2004186354A

Description

【０００１】
【発明の属する技術分野】
本発明は、細密な配線が可能な多層配線基板の製造方法に関する。
【０００２】
【従来の技術】
従来より、積層された複数の絶縁体層の間と最外層の表面に導電体層が配置された多層配線基板では、絶縁体層にビア（層間接続部）を配設し、絶縁体層で隔てられた複数の導電体層を層間接続する方法がとられている（例えば、特許文献１参照）。例えば絶縁体層にレーザーにより穴部を穿設し、該穴部の内壁面にメッキ層を形成して構成されるレーザービアが層間接続体として用いられている。また、層間接続するための別の方法として、ビアを穿設する代わりに、銀ペーストなどのバンプを銅箔などのシート状導電性支持体上に印刷により形成し、このバンプの上にプリプレグなどの絶縁体層を載置して、バンプの先端を絶縁体層に貫通させて露出させ、該バンプの先端を導電体層に圧着して層間接続する方法も提案されている。
【０００３】
一方、携帯電話などの電子機器の小型化、高速化に伴い、多層配線基板の高密度実装・高密度配線化が要望されている。基板面積の縮小化や配線を細密化するためには、ビア又はバンプを同じ位置に積層（ビア・オン・ビア）することが必要とされている。そこで、従来、バンプを同じ位置に垂直に積層した多層配線基板が作製されている。このような多層配線基板にＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Size/Scale Package）と呼ばれる半導体パッケージ等を実装する際には、バンプのランド径を小さくすることが求められている。
【０００４】
しかしながら、バンプのみを積み重ねたときには、バンプのランド径を小さくすることができないという問題がある。それは、バンプがペーストから構成されており、また、ある程度の大きさを有しなければプリプレグなどの絶縁体層を貫通することが困難であるからである。また、バンプに例えばレーザービアを積層したときには、レーザービアにメッキを充填するときに（ビアフィル）、ビアの表面を平坦にすることは難しく、盛り上がってしまったり、凹んでしまう。従って、接続信頼性の高い積層を良好に行うことができないという不具合がある。
【０００５】
【特許文献１】
特開２０００−３４０９５３号公報（第４−５頁、第１−７図）
【０００６】
【発明が解決しようとする課題】
本発明はかかる背景に鑑み、配線を細密化することができる多層配線基板の製造方法を提供することを目的とする。
【０００７】
前記目的を達成するために、本発明の多層配線基板の製造方法の第１の態様は、第１の絶縁体層の両面に形成された２つの配線層が第１の絶縁体層を貫通する第１のバンプにより接続されている配線基板の少なくとも一方の配線層の上に合成樹脂からなる第２の絶縁体層を形成する工程と、該第２の絶縁体層の表面にレーザー光を照射して、該配線層の該第１のバンプに接続する位置を露出する穴部を形成する工程と、該第２の絶縁体層上と、該穴部とにメッキを施して、該第２の絶縁体層上に施されたメッキにより第１の導電体層を形成し、該穴部に施されたメッキにより該第１の導電体層と該配線層とを接続するビアを形成する工程と、該ビアにメッキを施して該ビアに充填されるメッキ層を形成する工程と、該第１の導電体層にエッチングを施して所定の第１の配線パターンを形成する第１のエッチング工程と、別途、所定位置に第２のバンプが形成されたシート状導電性支持体上に合成樹脂からなる第３の絶縁体層を積層して加圧することにより該第２のバンプを該第３の絶縁体層に貫通せしめ、該第２のバンプの先端を該第３の絶縁体層から露出せしめてシート状導電性支持体と第３の絶縁体層との積層体を形成する積層体形成工程と、該積層体形成工程で形成された第２のバンプの先端を、第１のエッチング工程で残留したビア上のメッキ層の表面の凹みに圧着せしめ、潰れた第２のバンプの先端を該凹みに充填して第２のバンプを該メッキ層に密着させて、第１のエッチング工程で形成された第１の配線パターンの上に、該第３の絶縁体層と該シート状導電性支持体とを積層する工程と、該シート状導電性支持体にエッチングを施して所定の第２の配線パターンを形成する第２のエッチング工程とを備え、該第１のバンプと、該ビアと、該メッキ層と、該第２のバンプとが垂直に積層された層間接続を形成することを特徴とする。
【０００８】
かかる本発明の製造方法の第１の態様によれば、第１のバンプを内蔵した前記配線基板の一方の配線層の上に絶縁体層を形成し、その表面にレーザー光を照射して第１のバンプの上に穴部を形成し、その表面にメッキを施し、穴部に施されたメッキにより形成されたビアをメッキで充填してメッキ層を形成する。そして、第１のエッチング工程で第１の導電体層にエッチングを施して第１の配線パターンを形成する。一方、別途、積層体形成工程により、第２のバンプが形成されたシート状導電性支持体上に第３の絶縁体層を積層して加圧することにより第２のバンプの先端を第３の絶縁体層から露出させてシート状導電性支持体と第３の絶縁体層との積層体を形成しておく。そして、この第２のバンプの先端が、第１のエッチング工程後のメッキ層の表面に圧着するように、第１の配線パターンの上に、シート状導電性支持体を積層する。さらに、第２のエッチング工程により、このシート状導電性支持体にエッチングを施して第２の配線パターンを形成する。
【０００９】
従って、第１のバンプの上に形成されたビアのランド径は第１のバンプのランド径よりも小さく形成することができる。また、ビアにメッキを充填したときに形成されるメッキ層の表面は、平滑化されずにへこんでしまう。しかし、積層体形成工程で形成された第２のバンプの先端が該メッキ層に圧着し、第２のバンプの先端が潰れてメッキ層の表面の凹みに充填されて第２のバンプと該メッキ層が密着する。従って、第２のバンプの先端によりメッキ層の表面の凹みが解消されて、層間接続が良好になる。さらに、第１のバンプと、ビアと、メッキ層と、第２のバンプとが垂直に積層されるので、細密な配線が可能な多層配線基板を製造することができる。
【００１０】
また、本発明の多層配線基板の製造方法の第２の態様は、第２のエッチング工程で形成された第２の配線パターンの上に、合成樹脂からなる第４の絶縁体層を形成する工程と、該第４の絶縁体層の表面にレーザー光を照射して、該第２の配線パターンの該第２のバンプに接続する位置を露出する第２の穴部を形成する工程と、該第４の絶縁体層上と、該第２の穴部とにメッキを施して、該第４の絶縁体層上に施されたメッキにより第２の導電体層を形成し、該第２の穴部に施されたメッキにより該第２の導電体層と該第２の配線パターンとを接続する第２のビアを形成する工程と、該第２のビアにメッキを施して該第２のビアに充填される第２のメッキ層を形成する工程と、該第２の導電体層にエッチングを施して所定の第３の配線パターンを形成する第３のエッチング工程とを備え、該第２のバンプの上に該第２のビアが垂直に積層された層間接続を形成することを特徴とする。
【００１１】
かかる本発明の製造方法の第２の態様によれば、第１の態様で形成される４層基板、すなわち、下から、配線層、第１のバンプを介した配線層、ビアを介した第１の配線パターン、第２のバンプを介した第２の配線パターンからなる基板の上に、第４の絶縁体層を形成する。そして、その表面にレーザー光を照射して第２のバンプの上に第２の穴部を形成し、その表面にメッキを施し、第２の穴部に施されたメッキにより形成された第２のビアをメッキで充填して第２のメッキ層を形成する。そして、第３のエッチング工程でエッチングを施して第３の配線パターンを形成する。従って、この５層配線基板の最外層にはレーザービアが形成される。レーザービアのランド径は第１及び第２のバンプのランド径よりも小さく形成することができる。従って、例えば、ピッチの小さなＣＳＰ等を実装することが可能となる。
【００１２】
また、本発明の多層配線基板の製造方法の第３の態様は、第２の態様の工程に加えて、さらに、前記積層体形成工程で形成された第２のバンプの先端を、前記第３のエッチング工程で形成された第２のビア上の第２のメッキ層の表面に圧着せしめて、第３のエッチング工程で形成された第３の配線パターンの上に、該第３の絶縁体層と該シート状導電性支持体とを積層する積層工程と、該積層工程で積層されたシート状導電性支持体にエッチングを施して所定の第４の配線パターンを形成する第４のエッチング工程とを備え、該第２のビアに充填された第２のメッキ層の上に、該積層工程で積層された第２のバンプが垂直に積層された層間接続を形成することを特徴とする。
【００１３】
かかる本発明の製造方法の第３の態様によれば、別途、積層体形成工程により、第２のバンプが形成されたシート状導電性支持体上に第３の絶縁体層を積層して加圧することにより第２のバンプの先端を第３の絶縁体層から露出させて導電体層と第３の絶縁体層の積層体を形成しておく。そして、第２の態様で形成される５層基板、すなわち、下から、配線層、第１のバンプを介した配線層、ビアを介した第１の配線パターン、第２のバンプを介した第２の配線パターン、第２のビアを介した第３の配線パターンからなる基板の上に、上述の導電体層と第３の絶縁体層の積層体を配設する。このとき、この積層体の第２のバンプの先端が、５層基板の第２のビアの第２のメッキ層の表面に圧着するようにする。そして、第４のエッチング工程で最外層のシート状導電性支持体にエッチングを施して第４の配線パターンを形成する。従って、この６層配線基板は、上から第２層と第４層は、レーザービアのランドが形成されるので、バンプのみを積層した場合に比べて配線密度を高めることができる。
【００１４】
また、本発明の多層配線基板の製造方法の第１乃至第３の態様は、さらに、前記配線基板の他方の配線層の上に、一方の配線層の上に積層されたものと同一の構成を形成する工程を備えることが好ましい。かかる本発明によれば、他方の配線層の上に積層されたビアおよびバンプと前記第１のバンプとが垂直に積層された層間接続を形成し、細密な配線が可能な６層配線基板、８層配線基板、１０層配線基板を実現することができる。
【００１５】
【発明の実施の形態】
（第１の実施形態）次に、添付の図面を参照しながら本発明の実施の形態についてさらに詳しく説明する。図１は本発明の第１の実施形態の製造方法に用いるコア基板の一構成例を示す説明的断面図であり、図２はコア基板の製造方法を示す説明的断面図である。また、図３乃至図１０は第１の実施形態の多層配線基板の製造工程を示す説明的断面図である。
【００１６】
まず、図１を参照して、第1の実施形態の多層配線基板に用いるコア基板について説明する。なお、このコア基板は本発明の配線基板に相当する。図１示のコア基板１は、プリプレグ等の合成樹脂製シートからなる絶縁体層２（合成樹脂製シート２）の表裏両面に配線層３が設けられ、配線層３，３がバンプ４により接続されて構成されている。なお、配線層３，３に挟まれた合成樹脂製シート２およびバンプ４は、それぞれ本発明の第１の絶縁体層および第１のバンプに相当する。
【００１７】
コア基板１は、次の様にして製造することができる。まず、図２（ａ）示のように、例えば厚さ１８μｍの銅箔等の導電性支持体５上の所定の位置に、複数のバンプ４を形成する。バンプ４は、導電性支持体５に、所定の位置に貫通孔を備えるメタルマスクを積層し、該メタルマスクの上から銀ペースト等の導電性ペーストをスクリーン印刷して、乾燥することにより形成される。
【００１８】
次に、図２（ｂ）示のように、バンプ４が形成された導電性支持体５にプリプレグ等の合成樹脂製シート２を積層し、加圧して、バンプ４を合成樹脂製シート２に貫通させ、その先端を合成樹脂製シート２から露出せしめる。合成樹脂製シート２は、例えば６０μｍの厚さを備えており、バンプ４はかかる合成樹脂製シート２を貫通するために、例えば導電性支持体５に接触する部分の径が０．２ｍｍ、高さが０．１ｍｍの大きさとなるように形成される。
【００１９】
次に、図２（ｃ）示のように、別に用意した銅箔等の導電性支持体５の上に、合成樹脂製シート２が積層された導電性支持体５を、バンプ４が合成樹脂製シート２から露出している面を下にして積層し、圧着する。次に、図２（ｄ）示のように、導電性支持体５にエッチングを施すことにより配線層２が形成され、図１示のコア基板１が得られる。尚、図１は図２（ｄ）のコア基板１の要部拡大図に相当する。
【００２０】
次に、図３乃至図１０を参照して、コア基板１を用いた本実施形態の多層配線基板の製造方法について説明する。
【００２１】
まず、図３示のように、コア基板１の表裏両面の上に、プリプレグ等の合成樹脂製シートからなる絶縁体層２を形成する。なお、この形成された絶縁体層２は、本発明の第２の絶縁体層に相当する。そして、コア基板１の配線層３の上の絶縁体層２にレーザ光を照射して、図４に示すように、バンプ４の上に穴部６を形成する。穴部６は、例えば、開口部の径が０．１ｍｍになるように形成される。
【００２２】
次に、図５示のように、コア基板１の上に積層された絶縁体層２の表面にメッキを施して、例えば厚さ１８μｍの導電体層７（本発明の第１の導電体層に相当する）を形成する。前記メッキは同時に穴部６にも施され、穴部６には、導電体層７と配線層３とを接続するビア６ａが形成される。
【００２３】
メッキは、絶縁体層２の表面を洗浄し、穴部６を穿設した際のバリを除去し、穴部６内を研磨材で研磨、水洗した後、以下のように、デスミア処理、前処理、無電解メッキ処理、電解メッキ処理の順で行う。
【００２４】
デスミア処理は、穴部６を穿設した際の熱により溶融した樹脂の切粉が穴部６の内壁に付着、固化してできたスミアを除去する処理である。デスミア処理は、絶縁体層２、穴部６が形成されたコア基板１を膨潤液に浸漬した後、湯洗し、過マンガン酸カリウム溶液または過マンガン酸ナトリウム溶液に前記スミアを溶解させて除去する。そして、硫酸で中和、水洗後、付着した二酸化マンガンを除去する。
【００２５】
デスミア処理に続く前処理は、脱脂剤で絶縁体層２及び穴部６の表面を脱脂、洗浄した後、湯洗し、ソフトエッチング剤（過酸化水素水と硫酸銅溶液との混合溶液または塩化第二銅溶液）で処理し、絶縁体層２と穴部６の表面の酸化被膜を除去する。次いで、プリディップによりソフトエッチング剤の残滓（スマット）を除去する。そして、パラジウム化合物溶液で処理し、無電解メッキの核を生成させるためのパラジウム化合物を付着させる。
【００２６】
前処理に続く無電解メッキは、初めに還元剤により前記パラジウム化合物を還元して、無電解メッキの核となるパラジウムを生成させる。次に、前記還元剤を水洗、除去したのち、絶縁体層２と穴部６が形成されたコア基板１を無電解メッキ浴に浸漬する。前記無電解メッキ浴は、硫酸銅、ホルマリン、水酸化ナトリウム、キレート剤、界面活性剤からなり、ホルマリンにより硫酸銅を還元して銅を析出させる。この結果、絶縁体層２と穴部６の表面に銅メッキ層が形成される。銅メッキ層が形成されたコア基板１は、水洗され、前記無電解メッキ浴の残滓が除去される。
【００２７】
無電解メッキに続く電解メッキは、前記銅メッキ層の厚付けのために行うものである。電解メッキは、銅メッキ層が形成されたコア基板１を電解メッキ浴に浸漬し、前記銅メッキ層を陰極とし、含リン銅からなる電極板を陽極として、両極間に通電することにより行う。前記電解メッキ浴は、硫酸銅、硫酸、塩素イオン、添加剤を含むものが用いられる。前記電解メッキにより、前記導電体層７とビア６ａが形成される。前記導電体層７とビア６ａが形成された多層配線基板８は水洗され、前記電解メッキ浴の残滓が除去される。
【００２８】
次に、図６示のように、前記導電体層７とビア６ａが形成された多層配線基板８のビア６ａに上述のようにメッキを施して、メッキ層９を形成する。この結果、図６に仮想線示するように、ビア６ａの開口部に凹み９ａが形成される。このとき、電解メッキ浴を構成する物質の成分比と電流値の設定とを選択することで、ビア６ａに充填されるメッキが、ビア６ａ内の容積の５割以上を占めるようにすると、後述するようにメッキ層９の表面にバンプ４の先端を圧着する工程（図８参照）を行うときにメッキ層９と該バンプ４の間で優れた接続信頼性を得ることができる。
【００２９】
次に、導電体層７にエッチングを施すことにより、図７示のように、配線パターン１０（本発明の第１の配線パターンに相当する）を備える多層配線基板１１が得られる。この工程は本発明の第１のエッチング工程に相当する。前記エッチングは、例えば、次の様にして行うことができる。
【００３０】
まず、エッチングレジスト膜となる感光性フィルム（ドライフィルム）を貼り付け、導電体層７の配線パターン１０として必要な部分を被覆すると共に、ビア６ａの開口部（メッキ層９の表面）を閉塞する。次に、露光用フィルムを用いて露光、現像し、配線パターン１０として必要な部分と、ビア６ａの開口部とだけにエッチングレジスト膜を残す。そして、エッチング液を吹き付けると、前記エッチングレジスト膜で被覆されていない部分の導電体層７が溶解除去され、配線パターン１０が形成される。このとき、メッキ層９の表面は、前記エッチングレジスト膜で被覆されているので、前記エッチング液により溶解除去されず、そのまま残すことができる。
【００３１】
図７示の多層配線基板１１では、ビア６ａに接続するランド径を、配線層３においてバンプ４に接続するランド径よりも小さくすることができ、配線パターン１０を高密度化することができる。また、多層配線基板１１は、配線層１０がビア６ａを介してコア基板１の配線層３に接続された４層構成となっており、配線パターン１０は、配線層３との間で優れた接続信頼性を得ることができる。
【００３２】
次いで、多層配線基板１１とは別に、図２（ｂ）示のように、前記コア基板１を作製する工程で作製されたものと同様なもので、合成樹脂製シート２（本発明の第３の絶縁体層に相当する）が積層されバンプ４（本発明の第２のバンプに相当する）の先端が露出した導電性支持体５（本発明の積層体に相当する）を用意する。ここでは図２（ｂ）示の工程は、本発明の積層体形成工程に相当する。
【００３３】
そして、図８示のように、この合成樹脂製シート２が積層された導電性支持体５を、バンプ４の先端がメッキ層９の表面に配設されるように、配線パターン１０が形成された多層配線基板１１の両面に圧着する。そして、合成樹脂製シート２が積層された導電性支持体５が両面に圧着された多層配線基板１１を多層プレス機に装着して、真空中にて加熱プレスすることにより図９示のように一体化する。このとき、多層配線基板１１の最外層であるメッキ層９の表面は凹んでいるが、合成樹脂製シート２を貫通したバンプ４がメッキ層９に圧着するときに、バンプ４の先端４ａ（図９に仮想線示する）が潰れてメッキ層９の表面の凹みに充填されてバンプ４とメッキ層９が密着し、バンプの先端４ａによりメッキ層９の表面の凹みが解消される。
【００３４】
次に、多層配線基板１１に合成樹脂製シート２を介して一体化された導電性支持体５に、エッチングレジスト膜となる感光性フィルムを貼り付け、導電性支持体５の配線パターンとして必要な部分を残すように、エッチングを施す。この工程は本発明の第２のエッチング工程に相当し、第１のエッチング工程と同様な手法で行うことができる。その結果、図１０示のように、配線パターン１２（本発明の第２の配線パターンに相当する）を備える多層配線基板１３が得られる。
【００３５】
この多層配線基板１３は、配線パターン１２がバンプ４を介して配線パターン１０に接続され、該配線パターン１０がビア６ａを介してコア基板１の配線層３に接続された６層構成となっている。配線パターン１２は、バンプ４が配設された導電性支持体５から構成されており、該バンプ４がメッキ層９に圧着するときに、バンプ４の先端４ａが潰れてメッキ層９の表面の凹みに充填されてバンプ４とメッキ層９が密着しているので、メッキ層９を介して配線パターン１０との間で優れた接続信頼性を得ることができる。
【００３６】
上記実施形態によれば、ビアをメッキ層で充填した個所にバンプの先端部を圧着することにより、配線層間にバンプとビアを交互に略垂直に積層することが可能になるので、配線密度を高めることができる。なお、最外層の配線パターン１２は、耐熱性被覆及び外部環境からの保護のため、その上に絶縁体インキを塗布し、例えば２０μｍの厚さのレジストを形成することが好ましい。
【００３７】
（第２の実施形態）本発明の多層配線基板の製造方法は、上記第１の実施形態に限定されるものではない。例えば、図１１示のように、第１の実施形態の多層配線基板１３に対して、第１の実施形態における配線パターン１０を形成するまでの工程と全く同一な方法により、多層配線基板１３の両面に合成樹脂製シート２（本発明の第４の絶縁体層に相当する）を形成して、レーザ光を照射することにより穴部６（本発明の第２の穴部に相当する）を穿設し、メッキによりビア６ａ及びメッキ層９を形成する。そして、その上から、メッキ層９および必要な個所を残してエッチングを施す（本発明の第３のエッチング工程に相当する）ことにより配線パターン１４（本発明の第３の配線パターンに相当する）を形成するようにしてもよい。この場合には、８層構成の多層配線基板１５が製造され、最外層のランド径が、バンプ４のランド径よりも小さくなるので、ピッチの小さなＣＳＰ等を実装することが可能になる。
【００３８】
（第３の実施形態）図１２示のように、上記第２の実施形態の８層構成の多層配線基板１５に対して、第１の実施形態における配線パターン１２を形成するまでの工程と全く同一な方法により、多層配線基板１５の両面に、合成樹脂製シート２（本発明の第３の絶縁体層に相当する）を介して一体化された導電性支持体５を積層する（この工程は本発明の積層工程に相当する）。そして、導電性支持体５にエッチングを施して（本発明の第４のエッチング工程に相当する）配線パターン１６（本発明の第４の配線パターンに相当する）を形成するようにしてもよい。この場合には、１０層構成の多層配線基板１７を製造することができる。
【００３９】
上記第１乃至第３の実施形態では、コア基板１の両面に絶縁体層および導電体層を積層するものとしたが、コア基板１の一方の面にのみ積層するように多層配線基板を製造するようにしてもよい。
【図面の簡単な説明】
【図１】第１の実施形態の製造方法に用いるコア基板の一構成例を示す説明的断面図。
【図２】図１示のコア基板の製造方法を示す説明的断面図。
【図３】図１示のコア基板に絶縁体層を積層した状態を示す説明的断面図。
【図４】図３示の基板に穴部を穿設した状態を示す説明的断面図。
【図５】図４示の基板にメッキを施した状態を示す説明的断面図。
【図６】図５示の基板にメッキ層を形成した状態を示す説明的断面図。
【図７】図６示の基板にエッチングを施した状態を示す説明的断面図。
【図８】図７示の基板に他の層を積層する過程を示す説明的断面図。
【図９】図７示の基板に他の層が積層された状態を示す説明的断面図。
【図１０】第１の実施形態の製造方法で製造された多層配線基板を示す説明的断面図。
【図１１】第２の実施形態の製造方法で製造された多層配線基板を示す説明的断面図。
【図１２】第３の実施形態の製造方法で製造された多層配線基板を示す説明的断面図。
【符号の説明】
１・・・コア基板、２・・・絶縁体層、３・・・配線層、４・・・バンプ、５・・・導電性支持体、６・・・穴部、６ａ・・・ビア、７・・・導電体層、８，１１，１３，１５，１７・・・多層配線基板、９・・・メッキ層、９ａ・・・凹み、１０，１２，１４，１６・・・配線パターン。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a multilayer wiring board capable of fine wiring.
[0002]
[Prior art]
Conventionally, in a multilayer wiring board in which a conductor layer is arranged between a plurality of laminated insulator layers and on the surface of the outermost layer, vias (interlayer connection portions) are provided in the insulator layer. A method of interconnecting a plurality of separated conductor layers is used (for example, see Patent Document 1). For example, a laser via formed by drilling a hole in an insulating layer with a laser and forming a plating layer on the inner wall surface of the hole is used as an interlayer connector. As another method for interlayer connection, instead of drilling vias, bumps such as silver paste are formed on a sheet-like conductive support such as copper foil by printing, and a prepreg or the like is formed on the bumps. There is also proposed a method in which an insulating layer is placed, the tip of the bump is exposed through the insulating layer, and the tip of the bump is pressure-bonded to the conductor layer to connect the layers.
[0003]
On the other hand, with the downsizing and speeding up of electronic devices such as mobile phones, there is a demand for high-density mounting and high-density wiring of multilayer wiring boards. In order to reduce the substrate area and finer wiring, it is necessary to laminate vias or bumps at the same position (via-on-via). Therefore, conventionally, a multilayer wiring board in which bumps are stacked vertically at the same position has been manufactured. When mounting a semiconductor package called BGA (Ball Grid Array) or CSP (Chip Size / Scale Package) on such a multilayer wiring board, it is required to reduce the land diameter of the bumps.
[0004]
However, when only bumps are stacked, there is a problem that the land diameter of the bumps cannot be reduced. This is because the bump is made of paste, and it is difficult to penetrate an insulating layer such as a prepreg unless it has a certain size. Further, when laser vias are stacked on the bumps, for example, when the laser vias are filled with plating (via fill), it is difficult to flatten the surface of the vias, and the bumps rise or dent. Therefore, there is a problem that it is not possible to perform stacking with high connection reliability.
[0005]
[Patent Document 1]
JP 2000-340953 A (page 4-5, FIG. 1-7)
[0006]
[Problems to be solved by the invention]
In view of such a background, an object of the present invention is to provide a method for manufacturing a multilayer wiring board capable of densifying wiring.
[0007]
In order to achieve the above object, according to a first aspect of the method for manufacturing a multilayer wiring board of the present invention, two wiring layers formed on both surfaces of the first insulator layer penetrate the first insulator layer. Forming a second insulating layer made of synthetic resin on at least one wiring layer of the wiring substrate connected by the first bump, and irradiating the surface of the second insulating layer with laser light Then, a step of forming a hole that exposes a position where the wiring layer is connected to the first bump, plating on the second insulator layer and the hole, the second Forming a first conductor layer by plating applied on the insulating layer and forming a via connecting the first conductor layer and the wiring layer by plating applied to the hole. And plating the via to form a plated layer filling the via; and etching the first conductor layer And a third insulating layer made of a synthetic resin on a sheet-like conductive support having a second bump formed at a predetermined position. By laminating and pressurizing the body layer, the second bump penetrates through the third insulator layer, and the tip of the second bump is exposed from the third insulator layer so as to have a sheet-like conductivity. A laminated body forming step for forming a laminated body of the support and the third insulator layer, and a tip of the second bump formed in the laminated body forming step on the via remaining in the first etching step The first bump formed by the first etching step is bonded to the depression on the surface of the plating layer, the tip of the crushed second bump is filled in the depression , and the second bump is brought into close contact with the plating layer . On the wiring pattern, the third insulator layer and the sheet-like conductive support And a second etching step of etching the sheet-like conductive support to form a predetermined second wiring pattern, the first bump, the via, and the plating An interlayer connection in which a layer and the second bump are vertically stacked is formed.
[0008]
According to the first aspect of the manufacturing method of the present invention, an insulator layer is formed on one wiring layer of the wiring board incorporating the first bump, and the surface thereof is irradiated with laser light. A hole is formed on one bump, the surface is plated, and a via formed by plating applied to the hole is filled with plating to form a plated layer. Then, the first wiring layer is formed by etching the first conductor layer in the first etching step. On the other hand, a third insulator layer is laminated on the sheet-like conductive support on which the second bump is formed and pressed by a laminated body forming step, whereby the tip of the second bump is moved to the third bump. A laminated body of a sheet-like conductive support and a third insulator layer is formed by being exposed from the insulator layer. Then, a sheet-like conductive support is laminated on the first wiring pattern so that the tip of the second bump is pressed against the surface of the plating layer after the first etching step. Further, in the second etching step, the sheet-like conductive support is etched to form a second wiring pattern.
[0009]
Accordingly, the land diameter of the via formed on the first bump can be made smaller than the land diameter of the first bump. Further, the surface of the plating layer formed when the via is filled with plating is not smoothed but is dented. However, the tip of the second bump formed in the laminate forming step is pressed against the plating layer, and the tip of the second bump is crushed and filled into the depression on the surface of the plating layer. Layers adhere. Therefore, the dent on the surface of the plating layer is eliminated by the tip of the second bump, and the interlayer connection is improved. Furthermore, since the first bump, the via, the plating layer, and the second bump are stacked vertically, a multilayer wiring board capable of fine wiring can be manufactured.
[0010]
The second aspect of the method for manufacturing a multilayer wiring board of the present invention is a step of forming a fourth insulator layer made of a synthetic resin on the second wiring pattern formed in the second etching step. Irradiating the surface of the fourth insulator layer with laser light to form a second hole that exposes a position connected to the second bump of the second wiring pattern; and Plating is performed on the fourth insulator layer and the second hole portion, and a second conductor layer is formed by plating applied on the fourth insulator layer. Forming a second via for connecting the second conductor layer and the second wiring pattern by plating applied to the hole, and plating the second via to form the second via Forming a second plating layer filled in the via, and etching the second conductive layer to form a predetermined third wiring pattern And a third etching step of forming, the second vias and forming an interlayer connection stacked vertically on top of the second bump.
[0011]
According to the second aspect of the manufacturing method of the present invention, the four-layer substrate formed in the first aspect, that is, from the bottom, the wiring layer, the wiring layer via the first bump, and the first via the via. A fourth insulator layer is formed on the substrate composed of the first wiring pattern and the second wiring pattern via the second bump. Then, a laser beam is irradiated on the surface to form a second hole on the second bump, the surface is plated, and the second formed by plating applied to the second hole. The via is filled with plating to form a second plating layer. Then, etching is performed in the third etching step to form a third wiring pattern. Therefore, a laser via is formed in the outermost layer of this five-layer wiring board. The land diameter of the laser via can be formed smaller than the land diameter of the first and second bumps. Therefore, for example, a CSP with a small pitch can be mounted.
[0012]
In addition to the process of the second aspect, the third aspect of the method for manufacturing a multilayer wiring board according to the present invention further includes the tip of the second bump formed in the laminated body forming process as the third bump. The third insulator layer is bonded onto the surface of the second plating layer on the second via formed in the etching step, and on the third wiring pattern formed in the third etching step. A step of laminating the sheet-like conductive support and a fourth etching step of forming a predetermined fourth wiring pattern by etching the sheet-like conductive support laminated in the lamination step. And an interlayer connection in which the second bumps stacked in the stacking process are vertically stacked is formed on the second plating layer filled in the second via.
[0013]
According to the third aspect of the manufacturing method of the present invention, the third insulator layer is laminated and added on the sheet-like conductive support on which the second bumps are formed separately in the laminate forming step. By pressing, the end of the second bump is exposed from the third insulator layer to form a laminate of the conductor layer and the third insulator layer. And the five-layer substrate formed in the second mode, that is, from the bottom, the wiring layer, the wiring layer through the first bump, the first wiring pattern through the via, the second through the second bump On the substrate composed of the second wiring pattern and the third wiring pattern via the second via, the laminate of the above-described conductor layer and third insulator layer is disposed. At this time, the tip of the second bump of the laminate is pressed against the surface of the second plating layer of the second via of the five-layer substrate. In the fourth etching step, the outermost sheet-like conductive support is etched to form a fourth wiring pattern. Accordingly, since the laser via lands are formed in the second layer and the fourth layer from the top in this six-layer wiring board, the wiring density can be increased as compared with the case where only the bumps are stacked.
[0014]
The first to third aspects of the method for manufacturing a multilayer wiring board according to the present invention further have the same configuration as that laminated on one wiring layer on the other wiring layer of the wiring board. It is preferable to provide the process of forming. According to the present invention, a six-layer wiring board capable of fine wiring is formed by forming an interlayer connection in which vias and bumps stacked on the other wiring layer and the first bump are stacked vertically. An 8-layer wiring board and a 10-layer wiring board can be realized.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
(First Embodiment) Next, an embodiment of the present invention will be described in more detail with reference to the accompanying drawings. FIG. 1 is an explanatory cross-sectional view showing a configuration example of a core substrate used in the manufacturing method of the first embodiment of the present invention, and FIG. 2 is an explanatory cross-sectional view showing a method of manufacturing the core substrate. 3 to 10 are explanatory cross-sectional views showing the manufacturing process of the multilayer wiring board according to the first embodiment.
[0016]
First, a core substrate used for the multilayer wiring board of the first embodiment will be described with reference to FIG. This core substrate corresponds to the wiring substrate of the present invention. The core substrate 1 shown in FIG. 1 is provided with wiring layers 3 on both front and back surfaces of an insulator layer 2 (synthetic resin sheet 2) made of a synthetic resin sheet such as a prepreg, and the wiring layers 3 and 3 are connected by bumps 4. Has been configured. The synthetic resin sheet 2 and the bumps 4 sandwiched between the wiring layers 3 and 3 correspond to the first insulator layer and the first bumps of the present invention, respectively.
[0017]
The core substrate 1 can be manufactured as follows. First, as shown in FIG. 2A, a plurality of bumps 4 are formed at predetermined positions on a conductive support 5 such as a copper foil having a thickness of 18 μm, for example. The bump 4 is formed by laminating a metal mask having a through hole at a predetermined position on the conductive support 5, screen-printing a conductive paste such as a silver paste from the metal mask, and drying. The
[0018]
Next, as shown in FIG. 2 (b), a synthetic resin sheet 2 such as a prepreg is laminated on the conductive support 5 on which the bumps 4 are formed, and pressed to apply the bumps 4 to the synthetic resin sheet 2. It penetrates and the tip is exposed from the synthetic resin sheet 2. The synthetic resin sheet 2 has a thickness of, for example, 60 μm, and the bump 4 penetrates through the synthetic resin sheet 2 so that, for example, the diameter of the portion in contact with the conductive support 5 is 0.2 mm. Is formed to have a size of 0.1 mm.
[0019]
Next, as shown in FIG. 2 (c), the conductive support 5 in which the synthetic resin sheet 2 is laminated on the conductive support 5 such as a copper foil prepared separately, and the bump 4 is the synthetic resin. Laminate with the surface exposed from the sheet 2 made downward, and press-bond. Next, as shown in FIG. 2D, the conductive support 5 is etched to form the wiring layer 2, and the core substrate 1 shown in FIG. 1 is obtained. FIG. 1 corresponds to an enlarged view of the main part of the core substrate 1 of FIG.
[0020]
Next, with reference to FIGS. 3 to 10, a method for manufacturing the multilayer wiring board of the present embodiment using the core substrate 1 will be described.
[0021]
First, as shown in FIG. 3, the insulator layer 2 made of a synthetic resin sheet such as a prepreg is formed on both the front and back surfaces of the core substrate 1. The formed insulator layer 2 corresponds to the second insulator layer of the present invention. Then, the insulator layer 2 on the wiring layer 3 of the core substrate 1 is irradiated with laser light to form holes 6 on the bumps 4 as shown in FIG. The hole 6 is formed, for example, so that the diameter of the opening is 0.1 mm.
[0022]
Next, as shown in FIG. 5, the surface of the insulating layer 2 laminated on the core substrate 1 is plated to form, for example, a conductor layer 7 having a thickness of 18 μm (the first conductor layer of the present invention). Corresponding to). The plating is also applied to the hole 6 at the same time, and a via 6 a that connects the conductor layer 7 and the wiring layer 3 is formed in the hole 6.
[0023]
In the plating, the surface of the insulator layer 2 is washed, burrs are removed when the hole 6 is formed, the inside of the hole 6 is polished with an abrasive, washed with water, and then subjected to desmear treatment as follows. Processing, electroless plating, and electrolytic plating are performed in this order.
[0024]
The desmear process is a process for removing smear formed by the resin chips melted by the heat generated when the hole 6 is drilled being adhered and solidified on the inner wall of the hole 6. The desmear treatment is performed by immersing the core substrate 1 in which the insulator layer 2 and the hole 6 are formed in a swelling liquid, washing with hot water, and dissolving the smear in a potassium permanganate solution or a sodium permanganate solution to remove the smear. To do. Then, after neutralizing with sulfuric acid and washing with water, the adhered manganese dioxide is removed.
[0025]
In the pretreatment following the desmear treatment, the surface of the insulator layer 2 and the hole 6 is degreased and washed with a degreasing agent, followed by hot water washing and a soft etching agent (mixed solution of hydrogen peroxide and copper sulfate solution or chloride Then, the oxide film on the surfaces of the insulator layer 2 and the hole 6 is removed. Next, the residue (smut) of the soft etching agent is removed by pre-dip. And it processes with a palladium compound solution, and the palladium compound for producing | generating the nucleus of electroless plating is made to adhere.
[0026]
In the electroless plating subsequent to the pretreatment, the palladium compound is first reduced with a reducing agent to generate palladium that is the core of the electroless plating. Next, after washing and removing the reducing agent, the core substrate 1 in which the insulator layer 2 and the hole 6 are formed is immersed in an electroless plating bath. The electroless plating bath is made of copper sulfate, formalin, sodium hydroxide, a chelating agent, and a surfactant, and reduces copper sulfate with formalin to precipitate copper. As a result, a copper plating layer is formed on the surfaces of the insulator layer 2 and the hole 6. The core substrate 1 on which the copper plating layer is formed is washed with water, and the residue of the electroless plating bath is removed.
[0027]
Electrolytic plating subsequent to electroless plating is performed to thicken the copper plating layer. Electrolytic plating is performed by immersing the core substrate 1 on which a copper plating layer is formed in an electrolytic plating bath, and energizing both electrodes using the copper plating layer as a cathode and an electrode plate made of phosphorous copper as an anode. As the electrolytic plating bath, one containing copper sulfate, sulfuric acid, chlorine ions and additives is used. The conductor layer 7 and the via 6a are formed by the electrolytic plating. The multilayer wiring board 8 on which the conductor layer 7 and the via 6a are formed is washed with water, and the residue of the electrolytic plating bath is removed.
[0028]
Next, as shown in FIG. 6, the plated layer 9 is formed by plating the via 6a of the multilayer wiring board 8 on which the conductor layer 7 and the via 6a are formed as described above. As a result, as indicated by the phantom line in FIG. 6, a recess 9a is formed in the opening of the via 6a. At this time, if the plating filled in the via 6a occupies 50% or more of the volume in the via 6a by selecting the component ratio of the substance constituting the electrolytic plating bath and the setting of the current value, it will be described later. Thus, excellent connection reliability can be obtained between the plating layer 9 and the bump 4 when performing the step of pressing the tip of the bump 4 on the surface of the plating layer 9 (see FIG. 8).
[0029]
Next, by etching the conductor layer 7, as shown in FIG. 7, a multilayer wiring board 11 having a wiring pattern 10 (corresponding to the first wiring pattern of the present invention) is obtained. This step corresponds to the first etching step of the present invention. The etching can be performed as follows, for example.
[0030]
First, a photosensitive film (dry film) serving as an etching resist film is attached to cover a necessary portion of the conductor layer 7 as the wiring pattern 10 and close the opening of the via 6a (the surface of the plating layer 9). . Next, it exposes and develops using the film for exposure, and an etching resist film is left only in the part required as the wiring pattern 10, and the opening part of the via | veer 6a. When the etching solution is sprayed, the portion of the conductor layer 7 not covered with the etching resist film is dissolved and removed, and the wiring pattern 10 is formed. At this time, since the surface of the plating layer 9 is covered with the etching resist film, it can be left as it is without being dissolved and removed by the etching solution.
[0031]
In the multilayer wiring board 11 shown in FIG. 7, the land diameter connected to the via 6a can be made smaller than the land diameter connected to the bump 4 in the wiring layer 3, and the wiring pattern 10 can be densified. The multilayer wiring board 11 has a four-layer configuration in which the wiring layer 10 is connected to the wiring layer 3 of the core substrate 1 through the via 6a, and the wiring pattern 10 is excellent with the wiring layer 3. Connection reliability can be obtained.
[0032]
Next, apart from the multilayer wiring board 11, as shown in FIG. 2 (b), it is the same as that produced in the step of producing the core substrate 1, and is made of a synthetic resin sheet 2 (third of the present invention). A conductive support 5 (corresponding to the laminated body of the present invention) is prepared, in which the tip of the bump 4 (corresponding to the second bump of the present invention) is exposed. Here, the step shown in FIG. 2B corresponds to the laminate forming step of the present invention.
[0033]
Then, as shown in FIG. 8, the wiring pattern 10 is formed on the conductive support 5 on which the synthetic resin sheet 2 is laminated so that the tip of the bump 4 is disposed on the surface of the plating layer 9. The multilayer wiring board 11 is pressure-bonded to both surfaces. Then, the multilayer wiring board 11 having the conductive support 5 laminated with the synthetic resin sheet 2 laminated on both sides thereof is mounted on a multilayer press and heated and pressed in a vacuum as shown in FIG. Integrate. At this time, the surface of the plating layer 9 which is the outermost layer of the multilayer wiring board 11 is recessed, but when the bump 4 penetrating the synthetic resin sheet 2 is pressed against the plating layer 9, the tip 4a of the bump 4 (FIG. 9 (shown in phantom lines) is crushed and filled into the depressions on the surface of the plating layer 9 so that the bumps 4 and the plating layer 9 are brought into close contact with each other, and the depressions on the surface of the plating layer 9 are eliminated by the bump tips 4a.
[0034]
Next, a photosensitive film serving as an etching resist film is attached to the conductive support 5 integrated with the multilayer wiring board 11 via the synthetic resin sheet 2, and is necessary as a wiring pattern of the conductive support 5. Etching is performed to leave a portion. This step corresponds to the second etching step of the present invention, and can be performed by the same method as the first etching step. As a result, as shown in FIG. 10, a multilayer wiring board 13 having a wiring pattern 12 (corresponding to the second wiring pattern of the present invention) is obtained.
[0035]
The multilayer wiring board 13 has a six-layer configuration in which the wiring pattern 12 is connected to the wiring pattern 10 via the bumps 4 and the wiring pattern 10 is connected to the wiring layer 3 of the core substrate 1 via the vias 6a. Yes. The wiring pattern 12 is composed of a conductive support 5 on which bumps 4 are disposed. When the bumps 4 are pressed against the plating layer 9, the tips 4 a of the bumps 4 are crushed and formed on the surface of the plating layer 9. Since the bump 4 and the plating layer 9 are in close contact with each other in the recess, excellent connection reliability can be obtained between the wiring pattern 10 and the plating layer 9.
[0036]
According to the above-described embodiment, the bumps and vias can be alternately stacked substantially vertically between the wiring layers by press-bonding the tip of the bump to the place where the via is filled with the plating layer. Can be increased. The outermost wiring pattern 12 is preferably coated with an insulating ink to form a resist having a thickness of 20 μm, for example, for heat-resistant coating and protection from the external environment.
[0037]
(Second Embodiment) The method for manufacturing a multilayer wiring board according to the present invention is not limited to the first embodiment. For example, as shown in FIG. 11, the multilayer wiring board 13 of the first embodiment is formed by the same method as the process until the wiring pattern 10 is formed in the first embodiment. A synthetic resin sheet 2 (corresponding to the fourth insulator layer of the present invention) is formed on both surfaces, and a hole 6 (corresponding to the second hole of the present invention) is formed by irradiating laser light. A via 6a and a plated layer 9 are formed by plating. Then, the wiring pattern 14 (corresponding to the third wiring pattern of the present invention) is formed by performing etching (corresponding to the third etching step of the present invention) while leaving the plated layer 9 and necessary portions thereon. May be formed. In this case, the multilayer wiring board 15 having an eight-layer structure is manufactured, and the land diameter of the outermost layer is smaller than the land diameter of the bumps 4, so that it is possible to mount a CSP having a small pitch.
[0038]
(Third Embodiment) As shown in FIG. 12, the steps until the wiring pattern 12 in the first embodiment is formed on the multilayer wiring board 15 having the eight-layer structure of the second embodiment are completely different. By the same method, the conductive support 5 integrated through the synthetic resin sheet 2 (corresponding to the third insulator layer of the present invention) is laminated on both surfaces of the multilayer wiring board 15 (this process) Corresponds to the lamination step of the present invention). Then, the conductive support 5 may be etched (corresponding to the fourth etching step of the present invention) to form a wiring pattern 16 (corresponding to the fourth wiring pattern of the present invention). In this case, a multilayer wiring board 17 having a 10-layer structure can be manufactured.
[0039]
In the first to third embodiments, the insulator layer and the conductor layer are laminated on both surfaces of the core substrate 1, but a multilayer wiring board is manufactured so as to be laminated only on one surface of the core substrate 1. You may make it do.
[Brief description of the drawings]
FIG. 1 is an explanatory cross-sectional view showing a configuration example of a core substrate used in a manufacturing method according to a first embodiment.
2 is an explanatory cross-sectional view showing a method for manufacturing the core substrate shown in FIG. 1;
3 is an explanatory sectional view showing a state in which an insulator layer is stacked on the core substrate shown in FIG. 1;
4 is an explanatory cross-sectional view showing a state in which a hole has been drilled in the substrate shown in FIG. 3;
FIG. 5 is an explanatory cross-sectional view showing a state in which the substrate shown in FIG. 4 is plated.
6 is an explanatory sectional view showing a state in which a plating layer is formed on the substrate shown in FIG.
7 is an explanatory cross-sectional view showing a state in which the substrate shown in FIG. 6 is etched. FIG.
8 is an explanatory cross-sectional view showing a process of stacking other layers on the substrate shown in FIG.
9 is an explanatory cross-sectional view showing a state in which another layer is stacked on the substrate shown in FIG. 7;
FIG. 10 is an explanatory sectional view showing a multilayer wiring board manufactured by the manufacturing method of the first embodiment.
FIG. 11 is an explanatory sectional view showing a multilayer wiring board manufactured by the manufacturing method of the second embodiment.
FIG. 12 is an explanatory sectional view showing a multilayer wiring board manufactured by the manufacturing method of the third embodiment.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Core substrate, 2 ... Insulator layer, 3 ... Wiring layer, 4 ... Bump, 5 ... Conductive support body, 6 ... Hole part, 6a ... Via, 7 ... conductor layer, 8, 11, 13, 15, 17 ... multilayer wiring board, 9 ... plating layer, 9a ... depression, 10, 12, 14, 16 ... wiring pattern.

Claims

Two wiring layers formed on both surfaces of the first insulator layer are made of a synthetic resin on at least one wiring layer of a wiring board connected by a first bump penetrating the first insulator layer. Forming a second insulator layer;
Irradiating the surface of the second insulator layer with a laser beam to form a hole that exposes a position of the wiring layer connected to the first bump;
Plating is performed on the second insulator layer and the hole, and a first conductor layer is formed by plating applied on the second insulator layer, and is applied to the hole. Forming a via for connecting the first conductor layer and the wiring layer by plating,
Plating the via to form a plated layer filling the via; and
A first etching step of etching the first conductor layer to form a predetermined first wiring pattern;
Separately, a third insulator layer made of a synthetic resin is laminated on a sheet-like conductive support having a second bump formed at a predetermined position, and the second bump is thereby insulated from the third insulation. A laminate forming step of forming a laminate of a sheet-like conductive support and a third insulator layer by penetrating the body layer and exposing the tip of the second bump from the third insulator layer; ,
The tip of the second bump formed in the laminated body forming step is pressed into the recess on the surface of the plating layer on the via remaining in the first etching step, and the tip of the crushed second bump is placed in the recess. Filling and bringing the second bump into close contact with the plating layer, and on the first wiring pattern formed in the first etching step, the third insulator layer, the sheet-like conductive support, Laminating,
A second etching step of etching the sheet-like conductive support to form a predetermined second wiring pattern,
A method of manufacturing a multilayer wiring board, comprising forming an interlayer connection in which the first bump, the via, the plating layer, and the second bump are stacked vertically.

Forming a fourth insulator layer made of synthetic resin on the second wiring pattern formed in the second etching step;
Irradiating the surface of the fourth insulator layer with a laser beam to form a second hole that exposes a position connected to the second bump of the second wiring pattern;
Plating is applied to the fourth insulator layer and the second hole, and a second conductor layer is formed by plating applied to the fourth insulator layer. Forming a second via for connecting the second conductor layer and the second wiring pattern by plating applied to the hole portion;
Plating the second via to form a second plated layer filling the second via;
A third etching step of etching the second conductor layer to form a predetermined third wiring pattern,
2. The method of manufacturing a multilayer wiring board according to claim 1, wherein an interlayer connection in which the second via is vertically stacked is formed on the second bump.

The tip of the second bump formed in the laminated body forming step is pressure-bonded to the surface of the second plating layer on the second via formed in the third etching step, and the third etching step A lamination step of laminating the third insulator layer and the sheet-like conductive support on the third wiring pattern formed in
A fourth etching step of forming a predetermined fourth wiring pattern by etching the sheet-like conductive support laminated in the lamination step,
3. The interlayer connection in which the second bumps stacked in the stacking step are vertically stacked on the second plating layer filled in the second vias. A method for manufacturing a multilayer wiring board.

A step of forming the same configuration as that laminated on one wiring layer on the other wiring layer of the wiring board, and vias and bumps laminated on the other wiring layer; 4. The method of manufacturing a multilayer wiring board according to claim 1, wherein an interlayer connection in which one bump is vertically stacked is formed.