JPH06318783A - Manufacturing method of multilayered circuit substrate - Google Patents

Manufacturing method of multilayered circuit substrate

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JPH06318783A
JPH06318783A JP10786693A JP10786693A JPH06318783A JP H06318783 A JPH06318783 A JP H06318783A JP 10786693 A JP10786693 A JP 10786693A JP 10786693 A JP10786693 A JP 10786693A JP H06318783 A JPH06318783 A JP H06318783A
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conductor circuit
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conductor
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JP10786693A
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Japanese (ja)
Inventor
Katsuro Aoshima
Masaru Nagai
Koji Shinpo
Atsushi Yoshino
篤 吉野
浩二 新保
勝 長井
克郎 青島
Original Assignee
Meikoo:Kk
株式会社メイコー
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Abstract

PURPOSE:To provide a multilayered circuit substrate in high bonding strength between a part mounting conductor circuit and an insulating layer capable of high density mounting as well as miniaturizing the circuit. CONSTITUTION:Within this manufacturing method, after the formation of the first conductor circuit 6a in a specific pattern on the surface of a flat plate type conductive base material, a surface roughened layer 7 is formed by roughening the surface of the first conductor circuit 6a and then said circuit is filled up simultaneously to form an insulating layer 8 having via holes on specific positions. Next, after roughening the surface of the insulating layer 8, a laminated body L in specific layer numbers is formed by repeating the forming step of conductor circuit 6b in specific pattern successively after pressure fixing or thermal pressure fixing an insulating base material, the laminated body L is released from the surface of the conductive base material 1 so as to transfer the laminated body L to the insulating base material 1.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は多層回路基板の製造方法に関し、更に詳しくは、絶縁基材と、その絶縁基材の表面に位置し、そこに部品実装が行われる導体回路との密着強度が大きい多層回路基板の製造方法に関する。 The present invention relates relates to a method of manufacturing a multilayer circuit board, more particularly, adhesion strength of the insulating substrate, located on the surface of the insulating substrate, a conductor circuit component mounting is carried out therein the method for producing a large multi-layer circuit board.

【0002】 [0002]

【従来の技術】プリント回路基板は高密度化の趨勢を辿っているが、それは、回路の配線密度や部品の実装密度の向上を要請することになる。 BACKGROUND OF THE INVENTION printed circuit board has followed a trend of higher density, but it will make a request to improve the packaging density of the circuit wiring density and parts. このような要請に応えるプリント回路基板としては、例えば、インタースティシャルバイヤホール(Inter stitial via hole:IVH) The printed circuit board to meet such a demand, for example, interstitial via holes (Inter stitial via hole: IVH)
を有するブラインドスルーホール型の多層回路基板が有効であると注目されている。 Blind through-hole of the multilayer circuit board having an attention has been paid to be effective.

【0003】このブラインドスルーホール型の多層回路基板を製造する方法としてビルドアップ方法が知られている。 [0003] Build-up method is known as a method for producing the blind through-hole of the multilayer circuit board. この方法では、まず、絶縁基材の表面に所望パターンの第1の導体回路を形成する。 In this method, first, a first conductive circuit of a desired pattern on the surface of the insulating substrate. ついで、その上に絶縁樹脂を塗布して絶縁層を形成し、更に絶縁層の表面に粗面化処理を施したのち、そこに別のパターンの第2の導体回路を形成し、同時に前記絶縁層を貫いて前記第1 Then, by applying thereon an insulating resin to form an insulating layer, further after having been subjected to surface roughening treatment on the surface of the insulating layer, there is formed a second conductor circuit of another pattern, the insulation at the same time wherein through the layers first
の導体回路と第2の導体回路を接続するバイヤホールを形成する。 Forming a conductor circuit and via holes for connecting the second conductor circuits.

【0004】この場合、導体回路は概ね次のようにして形成されている。 [0004] In this case, the conductor circuit is generally formed as follows. すなわち、まず粗面化された絶縁層の全面に例えば無電解めっきにより所定の金属を析出させて表面に導電性を付与し、ついで例えば電解めっきによって所望厚みの金属層を形成したのち、その金属層の表面にホトリソグラフィー技術とエッチング技術を組み合わせることにより、所望パターンの導体回路を残し、他の部分をエッチング除去する。 That is, on the entire surface by, eg, electroless plating roughened insulating layer is deposited a predetermined metal to impart conductivity to the surface first, then for example after forming the metal layer of a desired thickness by electroplating, the metal by combining photolithography and etching techniques on the surface of the layer, leaving a conductive circuit of a desired pattern, the other part is removed by etching.

【0005】その後、上記した絶縁層の形成−その表面への導体回路の形成−バイヤホールの形成という操作を、順次反復して所望層数の多層回路基板が形成される。 [0005] Thereafter, formation of the above-described insulating layer - formed of the conductor circuit to the surface - the buyer of the operation of formation of holes, successively iteratively multilayer circuit board having a desired number of layers is formed. したがって、得られた多層回路基板の表面には、部品などが実装される導体回路が突起パターンをなして存在し、各層を貫くバイヤホールによって、各層の導体回路は接続されることになる。 Thus, on the surface of the multilayer circuit board obtained, there form a conductor circuit protrusion pattern such component is mounted, the via holes penetrating the respective layers, the conductor circuit of each layer will be connected.

【0006】 [0006]

【発明が解決しようとする課題】上記したビルドアップ方法は、小径のバイヤホールを形成することができ、また製造コストも比較的低廉であるという利点を備えている。 Buildup methods described above [0008] has an advantage that it is possible to form a small diameter via hole, also the production cost is relatively inexpensive. しかしながら、この方法で製造された多層回路基板の場合、表面の絶縁層の上に形成され、そこに部品が実装される導体回路と絶縁層との密着強度が小さいという問題があり、導体回路の剥離という事態も起こり得るので回路基板の信頼性の確保という点で満足すべきものであるとはいいがたい。 However, in the case of multi-layer circuit board manufactured in this way is formed on the surface of the insulating layer, there has a problem in that adhesion strength between the conductor circuit components are mounted and the insulating layer is small, the conductor circuit since a situation may also occur that the peeling hardly say that is satisfactory in terms of securing the circuit board reliability.

【0007】また、この方法では、導体回路はエッチング処理によって形成されるため、回路パターンの微細化という点では限界が生ずるとともに、形成された導体回路は表面から突起するパターンになるため、実装部品の端子も突起パターンになる。 Further, in this method, since the conductive circuit is formed by an etching process, because with in terms of miniaturization of the circuit pattern limit occurs, the formed conductor circuit is comprised of a pattern of protrusions from the surface mount component also the projection pattern of the terminal. したがって、今後進むであろう回路パターンの一層の微細化(狭ピッチ化)という動向に対し、上記した従来のビルドアップ方法では充分に対応できないものと考えられる。 Thus, for further developments of miniaturization (narrower pitch) of a circuit pattern will proceed future, it is considered that can not be handled sufficiently by the conventional build-up method described above.

【0008】本発明は、ビルドアップ方法で多層回路基板を製造するときの上記した問題を解決し、ビルドアップ方法の利点を生かし、かつ、転写法の利点を加味することにより、表面の絶縁層とそこに形成されている導体回路との密着強度を大きくすることができる多層回路基板の製造方法の提供を目的とする。 [0008] The present invention is to solve the above-mentioned problems in the preparation of multi-layer circuit board by the buildup method, taking advantage of the build-up method, and, by considering the benefits of transfer method, the surface of the insulating layer and an object thereof is to provide a method of manufacturing a multilayer circuit board can be increased the adhesion strength between the conductor circuit formed thereon and.

【0009】 [0009]

【課題を解決するための手段】上記した目的を達成するために、本発明においては、平板状の導電基材の表面に所望パターンの第1の導体回路を形成したのち、前記第1の導体回路の表面に粗面化処理を施す工程(以下、工程Aという)に続けて、導体回路を埋設すると同時に所定の位置にバイヤホール用の穴を有する絶縁層を形成し、前記絶縁層の表面に粗面化処理を施したのちにそこに所望パターンの導体回路を形成する工程(以下、工程Bという)を反復して所望層数の積層体を形成し、ついで前記積層体の表面に絶縁基材を圧着または加熱圧着したのち、前記積層体を前記導電基材の表面から剥離して前記積層体を前記絶縁基材に転写することを特徴とする多層回路基板の製造方法が提供される。 To achieve the above object SUMMARY OF THE INVENTION In the present invention, after forming a first conductive circuit of a desired pattern on the surface of the plate-like conductive substrate, said first conductor step of performing roughening treatment on the surface of the circuit (hereinafter, referred to as step a) following the, an insulating layer having a hole for via holes at the same time a predetermined position when embedding the conductor circuit, the surface of the insulating layer forming a conductive circuit of a desired pattern in it to then subjected to roughening treatment (hereinafter, referred to as step B) iteratively to form a stack of the desired number of layers, the then insulating the surface of the laminate After compression or thermocompression bonding the substrate, the manufacturing method of the multilayer circuit board, characterized by transferring the laminate was peeled off the laminate from the surface of the conductive substrate to said insulating substrate is provided .

【0010】以下に、添付図面に基づいて、本発明方法を詳細に説明する。 [0010] Hereinafter, with reference to the accompanying drawings, illustrating the present invention method in detail. 図1で示したように、まず、平板状の導電基材1が用意され、その導電基材1の全面に、金属薄膜2が形成される。 As shown in FIG. 1, first, plate-like conductive substrate 1 is prepared, on the entire surface of the conductive substrate 1, the metal thin film 2 is formed. この金属薄膜2の形成は、通常、電解めっき,無電解めっきを問わずめっき法で行われる。 The formation of the metal thin film 2 is usually electrolytic plating is performed by plating both the electroless plating. この導電基材1としては、剛性を有する単板、例えば、有効寸法が最大600×400mm,厚み1〜3mm As the conductive substrate 1, a single plate having rigidity, for example, the effective dimension of up to 600 × 400 mm, thickness 1~3mm
の範囲にある適宜な大きさの平板からなり、例えばここに電解めっき法で金属薄膜12を形成する場合、そのときに使用する薬品に対する耐薬品性,耐電食性を有するものが望ましく、例えば、ステンレススチール板(ハードニング処理を施したSUS630が好適である),ニッケル板,チタン板またはチタン合金板,銅板または銅合金板などをあげることができる。 Made from a suitable size of the plate in the range of, for example, in the case of forming a metal thin film 12 where the electrolytic plating method, chemical resistance to chemicals used at that time, it is desirable to have a electrolytic corrosion resistance, for example, stainless steel steel plate (SUS630 subjected to hardening treatment is preferred), nickel plate, titanium plate or a titanium alloy plate, etc. copper or a copper alloy plate.

【0011】金属薄膜2の形成に先立ち、導電基材1の表面の汚れや酸化皮膜が除去され、また、例えばバフ研磨とホーニング処理を行って導電基材1の表面が粗面化される。 [0011] Prior to formation of the metal thin film 2, conductive dirt and oxide film conductive substrate 1 of the surface is removed, and is, for example buffing and honing processes conductive substrate 1 of the surface performed is roughened. このときの導電基材1の表面の粗面化処理は、 Roughening treatment of the conductive substrate 1 of the surface at this time,
ここに形成される金属薄膜2の密着強度が適正に確保されて、以後の操作でこの金属薄膜2が導電基材1の表面から剥離することを防止すると同時に、後述する転写工程ではこの金属薄膜2が導電基材1の表面から容易に剥離できる程度の表面粗度となるように行われる。 Is reserved here properly adhesion strength of the metal thin film 2 to be formed, while preventing that the metal thin film 2 in a subsequent operation is peeled from the conductive substrate 1 of the surface, the metal thin film in the transfer process to be described later 2 is performed so that the degree of surface roughness that can be easily peeled off from the conductive substrate 1 surface. 具体的には1〜3μm程度の粗度にすることが好適である。 Specifically it is preferable to a roughness of about 1 to 3 [mu] m.

【0012】導電基材1の表面に金属薄膜2を形成するために電解めっき法を適用する場合、そのめっき法としては、いわゆる、高速めっき法が好適である。 [0012] conductive substrate 1 of the surface when applying the electroless plating method to form the metal thin film 2, as its plating, so-called high-speed plating method is preferred. なお、金属薄膜2としては、後述する転写工程のあとでエッチング除去されるので、あまり厚いことは好ましくなく、例えば、厚みが3μm以内に制御された銅薄膜であることが好ましい。 The metal thin film 2, since it is etched away after the transfer step to be described later, is not preferable that too thick, for example, preferably has a thickness of copper thin films controlled within 3 [mu] m.

【0013】ここで、高速めっき法は、導電基材1を陰極とし、これに所定間隔を置いて平板状の不溶性陽極を対向して配置し、両極間に高速で電解液を通流せしめて電解めっきを行う方法である。 [0013] Here, high-speed plating method, the conductive substrate 1 as a cathode, to which at a predetermined interval are arranged to face the plate-shaped insoluble anode, and allowed flowing through the electrolytic solution at a high speed between both it is a method to perform the electrolytic plating. 例えば、金属薄膜2として銅薄膜を形成するときの高速めっき条件としては、4 For example, as a high-speed plating conditions for forming a copper thin film as the metal thin film 2, 4
5〜70℃のめっき浴を陰極(導電基材1)の表面において乱流状態、すなわち、電極間距離3〜30mm,電極に対するめっき浴の接液スピードが2.6〜20.0m/se Turbulent state at the surface of the cathode 5 to 70 ° C. of the plating bath (conductive base material 1), i.e., the distance between the electrodes 3 to 30 mm, wetted speed plating bath for electrode 2.6~20.0m / se
c になるように供給する。 Supplies so that the c. このとき、めっき浴としては、例えば、硫酸銅めっき浴,ピロリン酸銅めっき浴等を使用し、陰極電流密度1.5〜40A/dm At this time, as the plating bath, for example, using a copper sulfate plating bath, a copper pyrophosphate plating bath or the like, cathode current density 1.5~40A / dm 2で電流を流して、銅薄膜の形成速度が0.5〜7μm/min となるように設定することが望ましい。 2 by applying a current, the rate of formation of the copper thin film is desirably set so that 0.5~7μm / min.

【0014】なお、ステンレススチール板,ニッケル板等の導電基材1の場合には、その表面に金属間化合物, [0014] Incidentally, stainless steel plate, in the case of the conductive substrate 1 of the nickel plate or the like, intermetallic compound on the surface thereof,
または非金属介在物,偏析,気孔等の欠陥が存在しているが、これらの欠陥は溶製時や圧延時等に混入,発生するもので、導電基材1の前述したような表面処理だけでは解消し得ないものである。 Or non-metallic inclusions, segregation, although defects pores etc. are present, mixed into these defects melting or during rolling or the like, intended to generate, only the surface treatment as described above the conductive substrate 1 In those that can not be resolved. これらの欠陥は後述する導体回路にピンホールを生じさせる原因となる。 These defects become a cause pinholes in the conductor circuits to be described later.

【0015】しかしながら、本発明においては、このような導電基材1の表面は、上記した金属薄膜2で被覆され、この金属薄膜2の表面は電気化学的に平滑であり上記したピンホールの発生原因は隠蔽されることになるため、この金属薄膜2の上に形成される導体回路にはピンホールは発生しなくなる。 [0015] However, in the present invention, such conductive substrate 1 of the surface is coated with a metallic thin film 2 as described above, the surface of the metal thin film 2 is electrochemically was smooth pinhole described above occurs since cause that is to be concealed, the pinhole is not generated in the conductor circuit formed on the thin metal film 2. ついで、上記金属薄膜2に導体回路部,実装端子部,バイヤホール部などを含む導体回路が形成される。 Then, the conductor circuit in the metal thin film 2, the mounting terminal portion, the conductor circuits and the like via hole portion is formed.

【0016】まず、図2で示したように、金属薄膜2のうち、導体回路部と実装端子部を形成すべき個所4,バイヤホール部を形成すべき個所5を除いた他の表面をレジストマスク3で被覆するたことにより形成すべき導体回路6のパターンを形成する。 [0016] First, as shown in FIG. 2, of the metal thin film 2, point 4 to be formed with the mounting terminal portion conductive circuit portion, the other surface excluding the point 5 to form the via hole portion resist forming a pattern of the conductor circuit 6 to be formed by a coating with a mask 3. このレジストマスク3 This resist mask 3
は、従来から知られているホトレジスト法,印刷法などによって形成すればよい。 The photoresist methods known from the prior art, may be formed by a printing method.

【0017】ついで、図3で示したように、めっき法によって、導体回路部や実装端子部のパターンの形成個所4およびバイヤホール部のパターンの形成個所5に例えば銅のような導体金属を被着して、導体回路部4aおよびバイヤホール部5aから成る所望厚みの導体回路6a [0017] Then, as shown in FIG. 3, by plating, the formation positions 5 pattern forming positions 4 and via holes of the pattern of the conductor circuit portion and the mounting terminal portions, for example, conductive metals such as copper-clad and wear, the desired thickness of a conductor circuit portion 4a and the via hole portion 5a conductor circuits 6a
を形成する。 To form. この場合に適用するめっき法としては、電解めっき法,無電解めっき法のいずれであってもよい。 The plating to be applied to this case, electrolytic plating may be either an electroless plating method.

【0018】銅で導体回路6aを形成する場合、この工程における電解めっき法としては、通常のめっき法であってもよいが、前記した高速めっき法であることが好ましい。 [0018] When the copper forming the conductor circuits 6a, as the electrolytic plating in this step, may be a conventional plating method is preferably a high speed plating method described above. その高速めっき法で用いるめっき浴としては、銅濃度0.20〜2.0mol/l,好ましくは0.35〜0.98mol/ The plating bath used in the high-speed plating, copper concentration 0.20~2.0mol / l, preferably 0.35~0.98Mol /
l,および硫酸濃度50〜220g/lを含有する硫酸銅めっき浴が望ましく、更には、めっきの均一性を確保するために西独国LPW社製のCUPPORAPID Hs(商品名)を l, and it is preferably a copper sulfate plating bath containing sulfuric acid concentration 50~220G / l, further, in order to ensure uniformity of the plating Federal Republic of Germany LPW Co. CUPPORAPID Hs (trade name)
1.5ml/l添加したものであることが好ましい。 It is preferable that the addition 1.5 ml / l. また、ピロリン酸銅液等の通常のめっき浴を使用してもよい。 It may also be used a conventional plating bath such as a copper pyrophosphate solution. 電流密度は、1.5〜40A/dm 2 ,電極に対するめっき浴の接液スピードは1〜20m/sec,浴温は30〜 Current density, 1.5~40A / dm 2, wetted speed of the plating bath to the electrode is 1-20 m / sec, bath temperature 30
70℃となるようにそれぞれ設定する。 A 70 ° C. As set respectively.

【0019】ついで、図4で示したように、レジストマスク3を除去する。 [0019] Then, as shown in FIG. 4, the resist mask is removed 3. その結果、金属薄膜2の表面の所定位置には、導体回路6aが所望の厚みで突設した状態で残置し、また導体回路6aが存在しない金属薄膜2の表面2aも露出する。 As a result, a predetermined position of the surface of the metal thin film 2, and leaving in a state in which the conductor circuit 6a is projected with a desired thickness, and also to expose the surface 2a of the metal thin film 2 on which the conductor circuit 6a does not exist. その後、導体回路部4aとバイヤホール部5aとを含むこの導体回路6aの表面を粗面化する。 Then, roughening the surface of the conductor circuit 6a including a conductive circuit portion 4a and via holes portion 5a.

【0020】この場合の粗面化方法としては、前記導体回路6aを陰極としてその表面に電解めっきを施すことが好ましい。 [0020] As surface roughening method in this case is preferably subjected to electrolytic plating on the surface of the conductor circuit 6a as the cathode. 図4で示した状態において電解めっきで導体回路6aの表面の粗面化を行うと、同時に、金属薄膜2の露出表面2aも粗面化される。 Doing roughening of the surface of the conductor circuit 6a by electrolytic plating in the state shown in FIG. 4, at the same time, the exposed surface 2a of the metal thin film 2 is also roughened. このときのめっき条件としては、電流密度が10〜100A/dm 2 ,電極間距離が26〜50mm,電極に対するめっき浴の接液スピードが0.6〜1.5m/sec となるようにそれぞれ設定し、 The plating conditions at this time, each set so wetted speed of the plating bath is 0.6~1.5m / sec the current density is 10 to 100 A / dm 2, the distance between electrodes 26~50Mm, with respect to the electrode and,
また、めっき浴としては、特に限定されないが、例えば、硫酸銅80〜150g/l,硫酸40〜80g/ As the plating bath is not particularly limited, for example, copper sulfate 80 to 150 g / l, sulfuric acid 40 and 80 g /
l,および硝酸カリウム10〜30g/lより成る混合溶液等を使用すればよい。 l, and it may be a mixed solution such as a solution composed of potassium nitrate 10 to 30 g / l.

【0021】このような条件で行う粗面化処理により、 [0021] The roughening treatment carried out in such conditions,
図5で示したように、導体回路6aの表面と金属薄膜2 As shown in FIG. 5, the conductor circuit surface of the 6a and the thin metal film 2
の露出表面2aには平均粒径で1〜5μmの析出物が突起して電着し、粗面化層7が形成される。 The exposed surface 2a wear and electrostatic and projections 1~5μm precipitate an average particle size, the rough surface layer 7 is formed. なお、この工程では、レジストマスク3を除去することなく、上記したようにして導体回路6aの表面を粗面化したのち、レジストマスク3を除去してもよい。 In this step, without removing the resist mask 3, after the surface roughening of the conductor circuit 6a as described above, the resist mask 3 may be removed. その場合には、図6 In that case, as shown in FIG. 6
で示したように、導体回路6aの表面のみに粗面化層7 As indicated, the roughened layer only on the surface of the conductor circuit 6a 7
が形成され、金属薄膜2の露出表面2aに粗面化層が形成されることはない。 There are formed, will not be roughened layer on the exposed surface 2a of the metal thin film 2 is formed.

【0022】以上をもって、本発明方法における工程A [0022] Through the above, the process of the present invention the method A
が終了する。 There is terminated. かくして、導電基材1の上には目的とする第1の導体回路6aが形成される。 Thus, on a conductive substrate 1 is first conductor circuits 6a of interest is formed. 本発明方法では、図5または図6で示した構造の導体回路6aに次のような工程Bの操作が反復して行われる。 In the method of the invention, following step procedure of B to the conductor circuits 6a of the structure shown in FIG. 5 or FIG. 6 is repeated. これを、図5で示した構造の導体回路6aに対し、2層構造の多層回路基板について説明する。 This, to conductor circuits 6a of the structure shown in FIG. 5, the multilayer circuit board having a two-layer structure will be described.

【0023】工程Bにおいては、まず、図7で示したように、金属薄膜2の上に形成されている導体回路6aを埋設して絶縁樹脂が例えばスクリーン印刷法,スプレー法,カーテンコート法などの方法によって塗布されて樹脂塗布層8aが形成される。 [0023] In step B, first, as shown in FIG. 7, an insulating resin, for example, a screen printing method by burying a conductor circuit 6a which is formed on the thin metal film 2, a spray method, a curtain coating method, etc. applied by methods the resin coating layer 8a is formed. 用いる絶縁樹脂としては、 The use insulating resin,
例えばエポキシ系,エポキシ−アクリレート系,耐熱アクリル系などから成り、ホトレジストタイプのものをあげることができる。 For example an epoxy, epoxy - acrylate made and heat acrylic, may be mentioned those photoresist type.

【0024】この絶縁層8aの厚みは、金属薄膜2の表面から所望の高さで突設している導体回路6aの影響を受けて樹脂塗布層8aの表面8bが凹凸状になることを防止するために、また良好な絶縁性を確保するために、 [0024] The thickness of the insulating layer 8a is prevented that the surface 8b of the influence of the conductor circuits 6a from the surface of the metal thin film 2 is projected at a desired height the resin coating layer 8a becomes uneven for to, also in order to ensure good insulation,
40〜100μm程度であることが好ましい。 It is preferably about 40~100μm. ついで、 Then,
この樹脂塗布層8aを乾燥したのち、その表面8bにホトレジストとエッチング処理を施し、バイヤホール部を形成すべき個所の樹脂塗布層の部分を除去したのち、全体を完全に硬化させる。 Thereafter the resin coating layer 8a was dried, subjected to photoresist and etching process on the surface 8b, after removing the portion of the resin coating layer of point to form the via holes section to fully cure the whole.

【0025】その結果、図8で示したように、完全硬化した絶縁層8の表面からバイヤホール部になる導体回路5a,5a表面の粗面化層7a,7aにまで至る深さのバイヤホール用の穴9a,9aが形成される。 [0025] As a result, as shown in FIG. 8, fully cured conductive circuit 5a made of surface via holes of the insulating layer 8, the 5a surface rough surface layer 7a, the depth via holes of reaching up to 7a hole 9a of use, 9a are formed. ついで、 Then,
図9で示したように、絶縁層8の表面と穴9a,9aの壁面に粗面化処理を施す。 As shown in FIG. 9, the surface and the hole 9a of the insulating layer 8, a roughening treatment on the wall surface of 9a performed.

【0026】このときの粗面化処理としては、例えば、 [0026] As roughening treatment at this time is, for example,
バフ研磨やホーニング処理のような物理的な研磨方法, Physical polishing method such as buff polishing or honing treatment,
過マンガン酸処理や硫酸クロム処理のような化学的な研磨方法を採用することができる。 Chemical polishing method, such as permanganic acid treatment or chromium sulfate process can be adopted. 前者の方法の場合には、穴9a,9aの壁面は粗面化されない。 In the case of the former method, the hole 9a, the wall of 9a is not roughened. 粗面化された絶縁層8に対しては、つぎに、図10で示したように、まず無電解めっきによってその表面に導電金属の薄層10aを形成したのち、ここに電解めっきにより所望する厚みの導電金属層10aを形成する。 For roughened insulating layer 8, then, as shown in FIG. 10, first, after forming the thin layer 10a of the conductive metal on the surface thereof by electroless plating, desired by electroplating here forming a conductive metal layer 10a having a thickness of.

【0027】かくして、絶縁層8の表面は、バイヤホールになる穴9a,9aの表面も含めて、導電金属層10 [0027] Thus, the surface of the insulating layer 8, a hole 9a to be via holes, including the surface of 9a, the conductive metal layer 10
bで被覆される。 It is coated in terms of b. ついで、上記導電金属層10bに対し、例えばテンティング法やはんだ剥離法などを適用することにより、図11で示したように、目的とするパターンの第2の導体回路6bおよび第1の導体回路6aのうちバイヤホール部にする導体回路部5aと第2の導体回路6bのうちバイヤホール部にする導体回路部を接続するバイヤホール(ブラインドスルーホール)9,9が形成される。 Then, with respect to the conductive metal layer 10b, for example, by applying and tenting or solder separation method, as shown in FIG. 11, the second conductor circuits 6b and the first conductive circuit pattern of interest via holes (blind through hole) 9, 9 for connecting the conductor circuit for the via hole portion of the conductive circuit portion 5a and the second conductor circuit 6b to via holes portion of 6a is formed.

【0028】最後に、上記した第2の導体回路6bの表面に黒化処理を施すことにより、例えば、図12で示したように、その表面を粗面化して工程Bを終了する。 [0028] Finally, by applying the blackening treatment to the surface of the second conductor circuit 6b as described above, for example, as shown in FIG. 12, and ends the process B by roughening the surface thereof. かくして、金属薄膜2の上には、第1の導体回路6aと絶縁層8と第1の導体回路6aにバイヤホール9を介して接続している第2の導体回路6bとがこの順序で積層している積層体Lが形成される。 Thus, on the thin metal film 2, a second conductor circuit 6b that is connected through the via holes 9 in the first conductor circuits 6a and the insulating layer 8 first conductor circuit 6a is laminated in this order laminate L is formed being.

【0029】なお、この積層体Lの上に更に導体回路を形成して多層構造にする場合には、図12で示した構造の第2の導体回路6bの上に、図7〜図12で示した工程を所望する回数だけ反復していけばよい。 [0029] In the case of the multilayer structure to form a further conductor circuits on the laminate L, on the second conductor circuit 6b of the structure shown in FIG. 12, in FIGS. 7 to 12 the indicated steps may hopefully be repeated a number of times desired. ついで、本発明方法においては、図12で示した積層体Lにおける第2の導体回路6b側の表面を、図13で示したように、絶縁基材11の片面に圧着または加熱圧着して全体を一体化する。 Whole then, in the method of the present invention, the surface of the second conductor circuit 6b side in the laminate L shown in FIG. 12, as shown in FIG. 13, and pressed or heated and pressed to one surface of the insulating base material 11 to integrate.

【0030】絶縁基材11としては、電気絶縁性であれば有機材料,無機材料のいずれのものでもよく、例えば、ガラス,エポキシ系樹脂,フェノール系樹脂,ポリイミド系樹脂,ポリエステル系樹脂,アラミド樹脂等の材料を用いることができる。 [0030] As the insulating substrate 11, the organic material, if electrical insulation, may be one of those inorganic materials such as glass, epoxy resin, phenol resin, polyimide resin, polyester resin, aramid resin material such can be used. また、鉄,アルミ等の導電性材料の表面にホーロウを被覆して絶縁性にしたものやアルミ表面にアルマイト処理を施して表面を絶縁性にした材料であってもよい。 Moreover, iron, surface anodized Horou to the objects or aluminum surface coated with an insulating to a surface of a conductive material such as aluminum may be a material that is the insulating properties. この工程においては、一般には、ガラス布等にエポキシ樹脂を含浸させてこれを半硬化状態(Bステージ状態)にしたプリプレグを用い、これに、絶縁層8の表面から突起している第2の導体回路6bが没入し、またBステージ状態のエポキシ樹脂がバイヤホール9,9にも侵入する状態で接着・一体化されていることが好ましい。 In this step, in general, using a prepreg of this impregnated with epoxy resin to the glass cloth in a semi-cured state (B stage state), to which a second that protrudes from the surface of the insulating layer 8 conductor circuit 6b is retracted, also it is preferable that the B stage state epoxy resin is bonded and integrated in a state of penetrating in via holes 9,9.

【0031】ついで、図14で示したように、導電基材1が剥離除去される。 [0031] Then, as shown in FIG. 14, the conductive substrate 1 is peeled off. このとき、第1の導体回路6aの粗面化層7と絶縁層8との密着強度および第2の導体回路6bの粗面化層と絶縁基材11との密着強度は、いずれも、導電基材1と金属薄膜2との密着強度よりも大きいので、この剥離工程では、導電基材1のみが剥離除去される。 In this case, the adhesion strength between the roughened layer 7 and the adhesion strength and the second rough surface layer and the insulating base material 11 of the conductor circuit 6b of the insulating layer 8 of the first conductor circuit 6a, both conductive It is greater than the adhesion strength between the substrate 1 and the thin metal film 2, in the peeling process, only the conductive substrate 1 is peeled off. したがって、積層体Lにおける第1の導体回路6a,第2の導体回路6bはいずれも絶縁基材11側に転写され、転写後は、金属薄膜2で全ての表面が覆われた状態になる。 Accordingly, the first conductive circuit 6a in the laminate L, both the second conductor circuit 6b is transferred to the insulating substrate 11 side, after the transfer, a state in which all surfaces with a metal thin film 2 is covered.

【0032】したがって、表面を被覆する金属薄膜2をエッチング除去し、また、この金属薄膜2の表面に形成されていた粗面化層7も同時にエッチング除去する。 [0032] Therefore, the metal thin film 2 covering the surface is removed by etching, also, the metal thin film rough surface layer 7 that has been formed on the surface of 2 is also etched simultaneously removed. その結果、図15で示したように、表面に露出する第1の導体回路6aと、バイヤホール9で接続された第2の導体回路6bが内蔵されている2層回路基板が得られる。 As a result, as shown in FIG. 15, a first conductor circuits 6a exposed on the surface, the second two-layer circuit board in which the conductor circuit 6b is built connected by via holes 9 obtained.

【0033】この回路基板においては、表面に露出する第1の導体回路6aに部品が実装される。 [0033] In the circuit board, components are mounted to the first conductor circuits 6a exposed on the surface. そして、この第1の導体回路6aは粗面化層7を介して絶縁層8と密着しているのでその密着強度は大きく、そのため、絶縁層8からの剥離という問題は起こらなくなる。 Then, the adhesion strength is large because the first conductor circuit 6a is in close contact with the insulating layer 8 through the rough surface layer 7, therefore, will not occur a problem that peeling of the insulating layer 8. また、この導体回路6aの回路面は絶縁層8と同一面内に位置する平滑面であるため、回路面が突起している場合に比べて、部品端子の高密度実装が可能になる。 Further, since the circuit surface of the conductor circuit 6a is a smooth surface which is positioned in the same plane and the insulating layer 8, as compared with the case where the circuit surface is protruding, allowing high-density mounting of the component terminal. 更には、この導体回路6a,6bはいずれも、電解めっきによって形成されるので、高精度な回路幅を再現性よく形成することができ、ファインパターンの導体回路にすることができる。 Furthermore, the conductor circuit 6a, both 6b is because it is formed by electrolytic plating, it can be formed with good reproducibility a highly accurate circuit width may be the conductor circuit of the fine pattern.

【0034】また、本発明方法によれば、次のようにして基板の両面に部品実装用の導体回路を形成することもできる。 Further, according to the present invention method may be as follows to form a conductor circuit for component mounting on both sides of the substrate. その場合には、まず、工程Aに続けて、前記した工程Bを行うことにより、例えば図12で示したような構造の積層体Lを2種類製造する。 In that case, first, following the step A, by performing the aforementioned step B, two kinds producing a laminate L having a structure as shown in FIG. 12 for example. ついで、図16に示したように、1枚の絶縁基材11の両面に上記した積層体Lの第2の導体回路6b側の表面を圧着または加熱圧着する。 Then, as shown in FIG. 16, crimping or heat bonding the one of the second conductor circuit 6b side surface of the laminated body L described above on both sides of the insulating substrate 11.

【0035】その後、両方の導電基材を剥離除去したのち、例えば、図17で示したように、貫通するスルーホール12の部分をドリル加工する。 [0035] Then, after both of the conductive base material was peeled off, for example, as shown in FIG. 17, for drilling a portion of the through-hole 12 that penetrates. ついで、全体に無電解めっきを行ってスルーホール12の壁面に導電性を付与したのちスルーホール12以外の部分にめっきレジストを形成して電解めっきを行い、スルーホール12には少なくとも金属薄膜2と粗面化層7の合計の厚みよりも厚いめっき層13を形成し、つづけて、めっきレジスト,金属薄膜2,粗面化層7をエッチング除去する。 Then, perform electroless plating formed by electroless plating the plating resist in a portion other than the through hole 12 after having conductivity on the wall surface of the through hole 12 to go to the whole, at least the metal thin film 2 on the through hole 12 the sum of the thick plating layer 13 than the thickness of rough surface layer 7 is formed, Subsequently, the plating resist, the metal thin film 2, a rough surface layer 7 is removed by etching. その結果、図18で示したように、両面に部品実装用の導体回路が露出し、貫通するスルーホール12を有する4 As a result, as shown in FIG. 18, 4 having through holes 12 conductor circuits for component mounting on both sides exposed, through
層回路基板が得られる。 Layer circuit board is obtained.

【0036】 [0036]

【実施例】 【Example】

実施例1 導電基材1としてハードニング処理を施したSUS63 SUS63 subjected to hardening treatment as in Example 1 conductive substrate 1
0の単板(厚み1.2mm)を用意し、その表面にオシレーション付ロータリ羽布研磨装置を用いて研磨処理を施し、1〜3μmの表面粗度にした。 Prepared veneer (thickness 1.2 mm) of 0, a polishing process performed with a rotary hub polishing apparatus with oscillation on the surface, and the surface roughness of 1 to 3 [mu] m. ついで、硫酸濃度1 Next, sulfuric acid concentration 1
80g/l,銅濃度80g/lの硫酸銅めっき浴を用い、極間距離3mm,電流密度80A/dm 2 ,接液スピード7m/sec で高速めっきを行い、厚み約3μmの銅薄膜2を形成した(図1)。 80 g / l, using a copper sulfate plating bath of copper concentration 80 g / l, distance between electrodes 3 mm, the current density of 80A / dm 2, subjected to high speed plating in wetted speed 7m / sec, forming a copper thin film 2 having a thickness of about 3μm and (Figure 1).

【0037】ついで、この銅薄膜2を2体積%の硫酸で洗浄したのち更に水洗し、その銅薄膜の表面に、ドライフィルムをレジスト剤としてホトレジストとエッチング処理により、図2で示したようなレジストマスク3を形成した。 [0037] Then, the copper thin film 2 was washed later further washed with 2% by volume sulfuric acid, on the surface of the copper thin film, the photoresist and etching the dry film as a resist material, the resist as shown in FIG. 2 to form a mask 3. ついで、全体に脱脂処理,酸洗処理を施したのち、硫酸濃度180g/l,銅濃度100g/lの硫酸銅めっき浴を用い、極間距離50mm,接液スピード1.8 Then, degreasing treatment throughout, then subjected to pickling treatment, using a copper sulfate plating bath of sulfuric acid concentration 180 g / l, copper concentration 100 g / l, distance between electrodes 50 mm, wetted speed 1.8
m/sec ,浴温30〜40℃,電流密度20A/dm 2の条件で高速めっきを行い、銅薄膜2の露出表面に厚み3 m / sec, bath temperature 30 to 40 ° C., subjected to high speed plating at a current density of 20A / dm 2, thickness 3 on the exposed surface of the copper thin film 2
5μmの導体回路部4aとバイヤホール部5bから成る第1の導体回路6aを形成した(図3)。 Forming a first conductive circuit 6a composed of a conductor circuit portion 4a and the via hole portion 5b of 5 [mu] m (Fig. 3).

【0038】レジストマスク3を剥離したのち、つづけて、硫酸濃度55g/l,硝酸カリウム濃度15g/ [0038] After removing the resist mask 3, Subsequently, the sulfuric acid concentration 55 g / l, potassium nitrate concentration 15 g /
l,銅濃度115g/lの硫酸銅めっき浴を用い、浴温215℃,極間距離50mm,接液スピード0.6m/sec l, using a copper sulfate plating bath of copper concentration 115 g / l, bath temperature 215 ° C., distance between electrodes 50 mm, wetted speed 0.6 m / sec
,電流密度25A/dm 2の条件で電解めっきを行い、 Performs electrolytic plating at a current density of 25A / dm 2,
導体回路6aと金属薄膜の露出表面2aに平均粒径が1 The average particle diameter of the exposed surface 2a of the conductor circuit 6a and the metal thin film is 1
〜5μmの粗化銅を析出させて、厚み約3〜7μmの粗面化層7を形成した(図5)。 To precipitate roughened copper 5 .mu.m, to form a rough surface layer 7 having a thickness of about 3 to 7 [mu] m (FIG. 5).

【0039】その後、この第1の導体回路6aの上から、写真現像型エポキシ樹脂をスクリーン印刷法で塗布し、それを半硬化し、厚みが約40〜50μmの樹脂塗布層8aを形成した(図7)。 [0039] Then, from the top of the first conductor circuits 6a, coated with a photoimageable epoxy resin by a screen printing method, and semi-curing it, thickness to form a resin coating layer 8a of about 40 to 50 .mu.m ( Figure 7). ついで、この樹脂塗布層8aの上にマスクを載置して露光,現像を行い、バイヤホール用の穴9a,9aを形成したのち、全体を温度1 Then, placed to expose a mask over the resin coating layer 8a, and developed, after forming the holes 9a, 9a for the via holes, the temperature of the entire 1
50℃で30分間加熱して完全硬化の絶縁層8とした(図7)。 And heated at 50 ° C. 30 minutes to the insulating layer 8 of the completely cured (Fig. 7).

【0040】この絶縁層8の表面に羽布研磨を施したのち、全体に過マンガン酸を用いた化学研磨を施し、絶縁層8の表面と穴9a,9aの壁面を1〜3μm程度の粗度で粗面化し、無電解銅めっきと電解銅めっき層を順次行って、厚みが約0.3μm程度の無電解銅めっき層10 [0040] Thereafter subjected to hub polishing the surface of the insulating layer 8, subjected to chemical polishing using permanganic acid across the surface and the hole 9a of the insulating layer 8, on the order of 1~3μm the wall of 9a crude roughened in degrees, successively performing electroless copper plating and electrolytic copper plating layer, a thickness of about 0.3μm electroless copper plating layer 10
a,厚みが約25μmの電解銅めっき層10bを形成した(図10)。 a, thickness was formed an electrolytic copper plating layer 10b of about 25 [mu] m (FIG. 10).

【0041】その後、上記電解銅めっき層10bに対し、エッチングレジストを用いて第2の導体回路用のマスクパターンを描画したのちエッチングを行って第2の導体回路6bを形成(図11)し、更に、水酸化ナトリウム15g/l,リン酸ナトリウム12g/l,亜塩素酸ナトリウム30g/lを用いた黒化処理を施すことにより、その導体回路6bの表面を0.5μm程度の粗度で粗面化した(図12)。 [0041] Then, with respect to the electrolytic copper plating layer 10b, to form a second conductive circuit 6b by etching after drawing the second mask pattern for the conductor circuit with an etching resist (Fig. 11), Furthermore, sodium hydroxide 15 g / l, sodium phosphate 12 g / l, by applying the blackening process using sodium chlorite 30 g / l, crude surface of the conductor circuit 6b at 0.5μm about roughness was roughened (Fig. 12).

【0042】ついで、第2の導体回路6b側の表面に、 [0042] Then, the surface of the second conductor circuit 6b side,
ガラス繊維−エポキシ樹脂から成る厚み0.1mmのプリプレグ11(GEPL−170、三菱ガス化学(株)製の商品名)を重ね、真空ホットプレスを用いて、圧力25 Fiberglass - epoxy prepreg 11 having a thickness of 0.1mm made of resin overlaid (GEPL-170, Mitsubishi Gas Chemical Co., trade name), using a vacuum hot press, pressure 25
kg/cm 2 ,温度170℃で60分間加熱圧着を行い一体化物とした(図13)。 kg / cm 2, and the integrated product subjected to heat bonding for 60 minutes at a temperature 170 ° C. (FIG. 13). 得られた一体化物からSUS63 From the resulting integrated product SUS63
0の基材1のみを剥離した。 Only substrate 1 of 0 was peeled. プリプレグ11の片面は、 One side of the prepreg 11,
その全面が転写した銅薄膜2で被覆された(図14)。 The entire surface is covered with copper thin film 2 has been transferred (Fig. 14).

【0043】ついで、全体を硫酸過水エッチング液に3 [0043] Then, 3 across the SPM etchant
分間浸漬して、銅薄膜2,粗面化層7aをエッチング除去した。 Immersed in minutes, thin copper film 2, a rough surface layer 7a is removed by etching. 図15で示したような2層回路基板が得られた。 2-layer circuit board as shown in FIG. 15 were obtained. 得られた回路基板につき、下記に示すような性能特性を測定した。 Per resulting circuit board was measured performance characteristics as shown below. その結果を表1に示した。 The results are shown in Table 1.

【0044】 [0044]

【表1】 [Table 1] 実施例2 図12で示した積層体Lを2枚製造し、それぞれの第2 Example 2 FIG laminate L was prepared two shown at 12, each of the second
の導体回路側の表面を実施例1の場合と同様にしてプリプレグ11に加熱圧着したのち、それぞれのSUS63 After the surface of the conductor circuit side and thermocompression bonding to the prepreg 11 in the same manner as in Example 1, respectively SUS63
0の基材を剥離除去し、図17で示した構造にした。 0 of substrates peeled off, and to the structure shown in FIG. 17.

【0045】ついで、ドリルで両面を貫通するスルーホール12を穿設したのち、全体に無電解銅めっきを行い、スルーホール12以外にめっきレジストを形成してから電解銅めっきを行って、厚みが25μmの銅めっき層13を形成した。 [0045] Then, after bored through-holes 12 penetrating both surfaces with a drill, perform electroless copper plating to the whole, and subjected to electrolytic copper plating after forming a plating resist on the non-through hole 12, the thickness to form a copper plating layer 13 of 25 [mu] m. その後、実施例1と同様の条件で表面の銅薄膜2および粗面化層7aをエッチング除去し、 Then, the thin copper film 2 and the roughened layer 7a on the surface under the same conditions as in Example 1 is removed by etching,
図18で示すような構造の4層回路基板とした。 And a four-layer circuit board having a structure as shown in Figure 18.

【0046】この回路基板についても、実施例1と同様の性能特性を測定したところ、ほとんど同じ性能であることが確認された。 [0046] This circuit board also was measured similar performance characteristics as in Example 1, it was confirmed that almost the same performance.

【0047】 [0047]

【発明の効果】以上の説明で明らかなように、本発明方法によれば、部品が実装される第1の導体回路には粗面化層が形成されているので絶縁層との密着強度は大きくなり、低コストでバイヤホールを有する多層回路基板を製造することができる。 As is apparent from the foregoing description, according to the method of the present invention, the adhesion strength between the first insulating layer so rough surface layer is formed on the conductor circuit components are mounted become large, it is possible to produce a multilayer circuit board having a via hole at a low cost. また、第1の導体回路は全体の回路基板の表面と同一平面を形成するので、部品の高密度実装が可能になる。 Further, since the first conductive circuit to form a surface flush with the entire circuit board, enabling high-density mounting of components. 更に、これらの導体回路はめっき法で形成されるので、その回路幅を高精度に制御することが可能となり、ファインパターンの回路形成を行うことができる。 Furthermore, since these conductor circuits are formed by plating, it is possible to control the circuit width with high precision, it is possible to perform the circuit formation of the fine pattern.

【0048】したがって、本発明方法は、今後ますます高密度化が進むとされている産業用のプリント配線板や、マルチチップモジュール用の基板(MCM−L), [0048] Thus, the method of the present invention is more or a printed wiring board for industrial densification is to proceed future, a substrate for a multichip module (MCM-L),
ICカード用の基板などを製造する方法としてその工業的価値は大である。 Industrial value as a method for producing such a substrate for an IC card is large.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】導電基板の表面に金属薄膜を形成した状態を示す断面図である。 1 is a cross-sectional view showing a state of forming a metal thin film on the surface of the conductive substrate.

【図2】金属薄膜の上にレジストマスクのパターンを形成した状態を示す断面図である。 2 is a sectional view showing a state of forming a pattern of a resist mask on the thin metal film.

【図3】導体回路部とバイヤホール部から成るパターンの導体回路を形成した状態を示す断面図である。 3 is a cross-sectional view showing a state of forming a conductive circuit pattern made of a conductor circuit and a via hole portion.

【図4】レジストマスクを剥離除去した状態を示す断面図である。 4 is a sectional view showing a state in which the resist mask was peeled off.

【図5】粗面化層を形成した状態を示す断面図である。 5 is a cross-sectional view showing a state of forming a rough surface layer.

【図6】粗面化層を形成した別の状態を示す断面図である。 6 is a sectional view showing another state of forming a rough surface layer.

【図7】樹脂塗布層を形成した状態を示す断面図である。 7 is a sectional view showing a state of forming a resin coating layer.

【図8】絶縁層にバイヤホール用の穴を形成した状態を示す断面図である。 8 is a sectional view showing a state of forming a hole for via holes in the insulating layer.

【図9】絶縁層の表面とバイヤホール用の穴の壁面を粗面化した状態を示す断面図である。 9 is a sectional view showing a state in which the wall of the hole for the surface and via holes of the insulating layer roughened.

【図10】第2の導体回路用の導電金属層を形成した状態を示す断面図である。 10 is a cross-sectional view showing a state of forming a second conductive metal layer of the conductor circuit.

【図11】第2の導体回路を形成した状態を示す断面図である。 11 is a sectional view showing a state of forming a second conductor circuit.

【図12】第2の導体回路の表面を粗面化した状態を示す断面図である。 12 is a sectional view showing a state in which the surface is roughened in the second conductor circuits.

【図13】絶縁基材の片面に第2の導体回路側の表面を加熱圧着した状態を示す断面図である。 13 is a sectional view showing a state in which thermocompression bonding surface of the second conductor circuit side to the one surface of the insulating substrate.

【図14】導電基材を剥離除去した状態を示す断面図である。 14 is a sectional view showing a state in which the conductive base material was peeled off.

【図15】本発明方法で製造された2層回路基板を示す断面図である。 15 is a sectional view showing a two-layer circuit board manufactured by the method of the present invention.

【図16】絶縁基材の両面に第2の導体回路側の表面を加熱圧着した状態を示す断面図である。 16 is a sectional view showing a state in which thermocompression bonding surface of the second conductor circuit side on both sides of the insulating substrate.

【図17】両面を貫通するスルーホールを形成した状態を示す断面図である。 17 is a sectional view showing a state of forming a through hole penetrating the both sides.

【図18】図17のスルーホールにめっき層を形成した状態を示す断面図である。 18 is a sectional view showing a state of forming a plated layer in the through-hole of Figure 17.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 平板状の導電基材 2 金属薄膜 2a 金属薄膜の露出表面 3 レジストマスク 4 導体回路部を形成すべき個所 4a 導体回路部 5 バイヤホール部を形成すべき個所 5a バイヤホール部 6 導体回路を形成すべきパターン 6a 第1の導体回路 6b 第2の導体回路 7 粗面化層 8 絶縁層 8a 樹脂塗布層 8b 樹脂塗布層8aの表面 9 バイヤホール 9a バイヤホール9用の穴 10a 導電金属の薄膜 10b 導電金属層 11 絶縁基材 12 スルーホール 13 めっき層 L 積層体 Form a flat exposed surface 3 resist mask 4 positions 5a to form the locations 4a conductor circuit 5 via hole portion to be formed a conductor circuit portion via hole section 6 conductor circuit conductive substrate 2 metal thin film 2a metal thin film It should do pattern 6a first conductor circuit 6b the second conductor circuit 7 roughening layer 8 dielectric layer 8a resin coating layer 8b resin surface 9 of the coating layer 8a via hole 9a buyer hole 10a conductive metal thin film 10b for holes 9 conductive metal layer 11 insulating base material 12 through hole 13 plated layer L laminate

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 平板状の導電基材の表面に所望パターンの第1の導体回路を形成したのち、前記第1の導体回路の表面に粗面化処理を施す工程に続けて、導体回路を埋設すると同時に所定の位置にバイヤホール用の穴を有する絶縁層を形成し、前記絶縁層の表面に粗面化処理を施したのちにそこに所望パターンの導体回路を形成する工程を反復して所望層数の積層体を形成し、ついで前記積層体の表面に絶縁基材を圧着または加熱圧着したのち、 [Claim 1] After forming the first conductive circuit of a desired pattern on the surface of the plate-like conductive substrate, followed by the step of performing roughening treatment on the surface of the first conductor circuit, the conductor circuit At the same time embedding an insulating layer having a hole for via holes at predetermined positions, and repeating the step of forming a conductive circuit of a desired pattern in it to then subjected to the roughening treatment on the surface of the insulating layer forming a laminate of a desired number of layers, then After crimping or heat bonding an insulating base material on the surface of the laminate,
    前記積層体を前記導電基材の表面から剥離して前記積層体を前記絶縁基材に転写することを特徴とする多層回路基板の製造方法。 Method of manufacturing a multilayer circuit board, characterized by transferring the laminate was peeled off the laminate from the surface of the conductive substrate to the insulating substrate.
  2. 【請求項2】 前記導体回路の形成が、めっき法で行われる請求項1の多層回路基板の製造方法。 Wherein formation of the conductor circuit, a method for manufacturing a multilayer circuit board according to claim 1 which is carried out by plating.
  3. 【請求項3】 前記第1の導体回路の粗面化処理が電解めっき法で行われる請求項1の多層回路基板の製造方法。 3. The process for producing the first multi-layer circuit board according to claim 1, roughening treatment of the conductor circuit is carried out by electrolytic plating.
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