KR102442387B1 - Printed circuit board - Google Patents

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Abstract

본 발명의 일 측면에 따른 인쇄회로기판은, 일면에 금속패드가 형성된 제1 절연층; 상기 금속패드 일면과 연결되도록 상기 제1 절연층을 관통하여 형성되는 도금비아; 상기 제1 절연층 일면에 적층되는 제2 절연층; 및 상기 금속패드 타면과 연결되도록 상기 제2 절연층을 관통하여 형성되는 페이스트비아를 포함하고, 상기 도금비아의 제1 절연층 타면 측 표면은 상기 제1 절연층 내에 위치한다.A printed circuit board according to an aspect of the present invention includes a first insulating layer having a metal pad formed on one surface thereof; a plating via formed through the first insulating layer to be connected to one surface of the metal pad; a second insulating layer laminated on one surface of the first insulating layer; and a paste via formed through the second insulating layer to be connected to the other surface of the metal pad, wherein a surface of the plated via on the other surface of the first insulating layer is located in the first insulating layer.

Description

인쇄회로기판{PRINTED CIRCUIT BOARD}Printed Circuit Board {PRINTED CIRCUIT BOARD}

본 발명은 인쇄회로기판에 관한 것이다.The present invention relates to a printed circuit board.

20GHz 이상의 고주파 영역을 사용하는 5G 통신에 대한 관심이 급증하면서, 이에 대응하기 위해 PCB에 새로운 재료를 사용하는 기술 연구가 진행 중이다. 고주파 영역에서 신호 전달 시 손실을 최소화하기 위해서는 저유전율 (Dk), 저유전손실 (Df)을 가지는 절연 재료의 사용 및 회로 표면 조도 감소, 비아 간 접속 향상 등에 대한 기술 개발이 필요하다.As interest in 5G communication using a high-frequency region of 20 GHz or higher is rapidly increasing, technology research using new materials for PCBs is in progress in response to this. In order to minimize the loss during signal transmission in the high-frequency region, it is necessary to use an insulating material having a low dielectric constant (Dk) and a low dielectric loss (Df), and to develop technologies for reducing the circuit surface roughness and improving the connection between vias.

공개특허공보 10-2011-0002112 (공개: 2011.01.06)Laid-Open Patent Publication No. 10-2011-0002112 (published: 2011.01.06)

본 발명은 비아 간 접속이 향상된 인쇄회로기판을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a printed circuit board with improved interconnection between vias.

본 발명의 일 측면에 따르면, 일면에 금속패드가 형성된 제1 절연층; 상기 금속패드 일면과 연결되도록 상기 제1 절연층을 관통하여 형성되는 도금비아; 상기 제1 절연층 일면에 적층되는 제2 절연층; 및 상기 금속패드 타면과 연결되도록 상기 제2 절연층을 관통하여 형성되는 페이스트비아를 포함하고, 상기 도금비아의 제1 절연층 타면 측 표면은 상기 제1 절연층 내에 위치하는 인쇄회로기판이 제공된다.According to an aspect of the present invention, a first insulating layer having a metal pad formed on one surface; a plating via formed through the first insulating layer to be connected to one surface of the metal pad; a second insulating layer laminated on one surface of the first insulating layer; and a paste via formed through the second insulating layer to be connected to the other surface of the metal pad, wherein a surface of the plating via on the other side of the first insulating layer is located in the first insulating layer. .

본 발명의 다른 측면에 따르면, 제1 절연층; 상기 제1 절연층을 관통하여 형성되는 도금비아; 상기 제1 절연층 상에 적층되는 제2 절연층; 및 상기 도금비아와 접촉되도록 상기 제2 절연층을 관통하여 형성되는 페이스트비아를 포함하고, 상기 도금비아와 상기 페이스트비아의 접촉계면은 상기 제1 절연층 내에 위치하는 인쇄회로기판이 제공된다.According to another aspect of the present invention, a first insulating layer; a plating via formed through the first insulating layer; a second insulating layer laminated on the first insulating layer; and a paste via formed through the second insulating layer to be in contact with the plated via, wherein a contact interface between the plated via and the paste via is located in the first insulating layer.

도 1은 본 발명의 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 2는 본 발명의 실시예에 따른 인쇄회로기판의 복수의 단위층을 나타낸 도면.
도 3은 본 발명의 실시예에 따른 인쇄회로기판의 비아를 나타낸 도면.
도 4는 본 발명의 실시예에 따른 인쇄회로기판 제조 방법을 나타낸 도면.
도 5 내지 도 18은 본 발명의 실시예에 따른 인쇄회로기판 제조 방법을 나타낸 도면.1 is a view showing a printed circuit board according to an embodiment of the present invention.
2 is a view showing a plurality of unit layers of a printed circuit board according to an embodiment of the present invention.
3 is a view showing a via of a printed circuit board according to an embodiment of the present invention.
4 is a view showing a method of manufacturing a printed circuit board according to an embodiment of the present invention.
5 to 18 are views showing a printed circuit board manufacturing method according to an embodiment of the present invention.

본 발명에 따른 인쇄회로기판의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.An embodiment of a printed circuit board according to the present invention will be described in detail with reference to the accompanying drawings. to be omitted.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.In addition, terms such as first, second, etc. used below are merely identification symbols for distinguishing the same or corresponding components, and the same or corresponding components are limited by terms such as first, second, etc. not.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.In addition, in the contact relationship between each component, the term "coupling" does not mean only when there is direct physical contact between each component, but another component is interposed between each component, so that the component is in the other component It should be used as a concept that encompasses even the cases in which each is in contact.

도 1은 본 발명의 실시예에 따른 인쇄회로기판을 나타낸 도면, 도 2는 본 발명의 실시예에 따른 인쇄회로기판의 복수의 단위층을 나타낸 도면, 도 3은 본 발명의 실시예에 따른 인쇄회로기판의 비아를 나타낸 도면이다.1 is a view showing a printed circuit board according to an embodiment of the present invention, FIG. 2 is a view showing a plurality of unit layers of a printed circuit board according to an embodiment of the present invention, and FIG. 3 is a printed circuit board according to an embodiment of the present invention It is a diagram showing a via of a circuit board.

본 발명의 실시예에 따른 인쇄회로기판은 두 가지 측면에서 설명이 가능하다. 하나는 하나의 단위층 내의 구조에 대하여 설명하는 것이고, 다른 하나는 인접한 서로 다른 단위층 간에 결합되는 비아 구조에 대하여 설명하는 것이다. 따라서, 도 1 및 도 2를 참조하여, 전자에 대한 설명을 하고, 도 3을 참조하여 후자에 대한 설명을 하기로 한다. The printed circuit board according to the embodiment of the present invention can be described in two aspects. One is to describe a structure within one unit layer, and the other is to describe a via structure coupled between different adjacent unit layers. Accordingly, the former will be described with reference to FIGS. 1 and 2 , and the latter will be described with reference to FIG. 3 .

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 인쇄회로기판은, 제1 절연층(100), 도금비아(130), 제2 절연층(200), 페이스트비아(230)를 포함한다. 인쇄회로기판은 복수의 단위층으로 이루어질 수 있고, 복수의 단위층 각각은 제1 절연층(100), 도금비아(130), 제2 절연층(200), 페이스트비아(230)를 포함한다.1 and 2 , a printed circuit board according to an embodiment of the present invention includes a first insulating layer 100 , a plated via 130 , a second insulating layer 200 , and a paste via 230 . do. The printed circuit board may include a plurality of unit layers, and each of the plurality of unit layers includes a first insulating layer 100 , a plating via 130 , a second insulating layer 200 , and a paste via 230 .

제1 절연층(100) 및 제2 절연층(200)은 수지와 같은 절연물질로 조성되는 자재이다. 제2 절연층(200)은 제1 절연층(100)의 일면에 적층된다. 인쇄회로기판이 복수의 단위층으로 이루어지는 경우, 각 단위층이 제1 절연층(100)과 제2 절연층(200)을 포함하기 때문에, 최종적으로 제조 되는 인쇄회로기판은 제1 절연층(100)과 제2 절연층(200)이 번갈아 반복 적층되는 구조를 가진다. The first insulating layer 100 and the second insulating layer 200 are made of an insulating material such as resin. The second insulating layer 200 is laminated on one surface of the first insulating layer 100 . When the printed circuit board is composed of a plurality of unit layers, since each unit layer includes the first insulating layer 100 and the second insulating layer 200 , the finally manufactured printed circuit board has the first insulating layer 100 . ) and the second insulating layer 200 are alternately stacked repeatedly.

절연층(100, 200)의 수지는 열경화성 수지, 열가소성 수지 등의 다양한 재료로 이루어질 수 있다.The resin of the insulating layers 100 and 200 may be made of various materials such as a thermosetting resin or a thermoplastic resin.

절연층(100, 200)은 유전율과 유전손실이 낮은 재료로 이루어질 수 있다. 특히, 절연층(100, 200)은 유전상수(Dk) 및 유전정접(Df)이 낮은 재료, 예를 들어, LCP(Liquid Crystal Polymer), PTFE(Polytetrafluoroethylene), PPE(Polyphenylene Ether), COP(Cyclo Olefin Polymer), PFA(Perfluoroalkoxy), PI(Polyimide) 중 적어도 하나로 이루어질 수 있다. 이러한 재료는 고주파 신호를 전송하는 기판에 있어 신호 손실을 감소시키기 위해 적합하다.The insulating layers 100 and 200 may be made of a material having a low dielectric constant and a low dielectric loss. In particular, the insulating layers 100 and 200 are materials having a low dielectric constant (Dk) and dielectric loss tangent (Df), for example, LCP (Liquid Crystal Polymer), PTFE (Polytetrafluoroethylene), PPE (Polyphenylene Ether), COP (Cyclo). Olefin Polymer), PFA (Perfluoroalkoxy), and PI (Polyimide) may be formed of at least one. These materials are suitable for reducing signal loss in substrates that transmit high-frequency signals.

다만, 절연층(100, 200)은 상기의 재료로 한정되는 것은 아니며, 이 외에도 에폭시 수지 또는 폴리이미드 등일 수 있다. 여기서, 에폭시 수지는, 예를 들어, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 노볼락계 에폭시 수지, 크레졸 노볼락계 에폭시 수지, 고무 변성형 에폭시 수지, 고리형 알리파틱계 에폭시 수지, 실리콘계 에폭시 수지, 질소계 에폭시 수지, 인계 에폭시 수지 등일 수 있으나, 이에 한정되지 않는다.However, the insulating layers 100 and 200 are not limited to the above materials, and may be other materials such as epoxy resin or polyimide. Here, the epoxy resin is, for example, a naphthalene type epoxy resin, a bisphenol A type epoxy resin, a bisphenol F type epoxy resin, a novolak type epoxy resin, a cresol novolak type epoxy resin, a rubber modified type epoxy resin, a cyclic alipha It may be a tick-based epoxy resin, a silicone-based epoxy resin, a nitrogen-based epoxy resin, a phosphorus-based epoxy resin, and the like, but is not limited thereto.

절연층(100, 200)은 상기 수지에 유리 섬유(glass cloth)와 같은 섬유 보강재나 실리카와 같은 무기 필러(filler)가 함유될 수 있다. 전자의 경우로, 프리프레그(Prepreg; PPG), 후자의 경우로, ABF(Ajinomoto Build-up Film)와 같은 빌드업 필름(build up film)일 수 있다.The insulating layers 100 and 200 may contain a fiber reinforcing material such as glass cloth or an inorganic filler such as silica in the resin. In the former case, prepreg (PPG), in the latter case, may be a build-up film such as Ajinomoto Build-up Film (ABF).

제1 절연층(100)의 일면에는 제1 회로(111)와 금속패드(110)가 형성된다. 제1 회로(111)와 금속패드(110)는 제1 절연층(100)의 일면에 매립될 수 있다. 이 경우, 제1 회로(111)와 금속패드(110)는, 제2 절연층(200)의 제1 절연층(100) 일면과 접촉되는 면(제2 절연층(200)의 타면; 본 명세서에서 제2 절연층(200)의 제1 절연층(100)과 접촉되지 않는 면을 '일면'이라 하고, 그 반대면을 '타면'이라 함) 상에 형성되어, 제1 회로(111)와 금속패드(110)는 제1 절연층(100)과 제2 절연층(200) 사이에 위치하되, 제1 절연층(100) 일면으로 함침된다.A first circuit 111 and a metal pad 110 are formed on one surface of the first insulating layer 100 . The first circuit 111 and the metal pad 110 may be buried in one surface of the first insulating layer 100 . In this case, the first circuit 111 and the metal pad 110 are connected to the surface of the second insulation layer 200 that is in contact with one surface of the first insulation layer 100 (the other surface of the second insulation layer 200 ; this specification) The side of the second insulating layer 200 that is not in contact with the first insulating layer 100 is referred to as 'one side', and the other side is referred to as 'the other side'), and is formed on the first circuit 111 and The metal pad 110 is positioned between the first insulating layer 100 and the second insulating layer 200 , and is impregnated with one surface of the first insulating layer 100 .

제1 회로(111)는 전기 신호를 전달하기 위하여 패턴화 되어 있는 전도체이다. 금속패드(110)는 제1 회로(111)에 연결되는 전도체이다. 제1 회로(111) 및 금속패드(110)는 전기 전도 특성을 고려하여 구리(Cu), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등의 금속 또는 이들의 합금으로 이루어질 수 있다.The first circuit 111 is a conductor patterned to transmit an electrical signal. The metal pad 110 is a conductor connected to the first circuit 111 . The first circuit 111 and the metal pad 110 may include copper (Cu), palladium (Pd), aluminum (Al), nickel (Ni), titanium (Ti), gold (Au), and platinum in consideration of electrical conductivity characteristics. It may be made of a metal such as (Pt) or an alloy thereof.

제1 회로(111)와 금속패드(110)의 각 측면은 경사지게 형성될 수 있다. 특히, 제1 회로(111)와 금속패드(110)의 각 측면은 하향하는 경사면을 가질 수 있고, 제1 회로(111)와 금속패드(110)의 횡단면적은 하부로 갈수록(제2 절연층(200) 측으로 갈수록) 커질 수 있다. 특히, 금속패드(110)는 일면에서 타면으로 갈수록 그 횡단면적이 커진다. 이러한 경사진 측면은 tenting 과 같이 subtractive 방식으로 제1 회로(111)와 금속패드(110)가 형성된 결과일 수 있다.Each side of the first circuit 111 and the metal pad 110 may be formed to be inclined. In particular, each side surface of the first circuit 111 and the metal pad 110 may have a downward inclined surface, and the cross-sectional area of the first circuit 111 and the metal pad 110 increases toward the bottom (the second insulating layer). toward (200) side). In particular, the cross-sectional area of the metal pad 110 increases from one surface to the other. Such an inclined side surface may be a result of forming the first circuit 111 and the metal pad 110 in a subtractive manner such as tenting.

제1 절연층(100)의 타면에는 제2 회로(112)가 형성된다. 제2 회로(112)는 제1 회로(111)와 마찬가지로 전기 신호를 전달하기 위하여 패턴화 되어 있는 전도체이다. 제2 회로(112)는 전기 전도 특성을 고려하여 구리(Cu), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등의 금속 또는 이들의 합금으로 이루어질 수 있다.A second circuit 112 is formed on the other surface of the first insulating layer 100 . Like the first circuit 111 , the second circuit 112 is a patterned conductor to transmit an electrical signal. The second circuit 112 is a metal such as copper (Cu), palladium (Pd), aluminum (Al), nickel (Ni), titanium (Ti), gold (Au), platinum (Pt) in consideration of electrical conductivity characteristics. or an alloy thereof.

제2 회로(112)는 제1 회로(111)에 비하여 미세 피치(pitch)를 가질 수 있다. 즉, 제2 회로(112)의 배선밀도는 제1 회로(111)의 배선밀도보다 크고, 제2 회로(112)의 폭은 제1 회로(111)의 폭보다 작고, 제2 회로(112) 간 간격은 제1 회로(111) 간 간격보다 작을 수 있다. The second circuit 112 may have a fine pitch compared to the first circuit 111 . That is, the wiring density of the second circuit 112 is greater than the wiring density of the first circuit 111 , the width of the second circuit 112 is smaller than the width of the first circuit 111 , and the second circuit 112 . The interval between the first circuits 111 may be smaller than the interval between the first circuits 111 .

제2 회로(112)의 측면은 경사면을 포함하지 않거나, 제1 회로(111)에 비하여 수직에 가까운 경사면을 포함할 수 있다. 이는 제1 회로(111)와 제2 회로(112)가 서로 다른 방식으로 형성된 결과일 수 있으며, 예를 들어, 제1 회로(111)는 subtractive 방식으로 형성되고, 제2 회로(112)는 additive, semi additive, modified semi additive 등의 방식으로 형성될 수 있다. The side surface of the second circuit 112 may not include an inclined surface or may include an inclined surface that is closer to vertical than the first circuit 111 . This may be a result that the first circuit 111 and the second circuit 112 are formed in different ways, for example, the first circuit 111 is formed in a subtractive method, and the second circuit 112 is additive , semi additive, modified semi additive, etc.

제2 회로(112)은 하부에 시드층(S)을 포함할 수 있다. 시드층(S)은 무전해도금으로 형성될 수 있고, 이 경우, 제2 회로(112)는 전해도금으로 형성될 수 있다. 시드층(S)은 2um 이하의 두께를 가질 수 있다. The second circuit 112 may include a seed layer S thereunder. The seed layer S may be formed by electroless plating, and in this case, the second circuit 112 may be formed by electroplating. The seed layer S may have a thickness of 2 μm or less.

제1 절연층(100)의 타면에는 그라운드층(113)이 형성될 수도 있다. 제2 회로(112)는 패턴화된 도체인 반면, 그라운드층(113)은 제2 회로(112)보다 넓게 형성되는 금속층일 수 있다. A ground layer 113 may be formed on the other surface of the first insulating layer 100 . The second circuit 112 may be a patterned conductor, while the ground layer 113 may be a metal layer formed wider than the second circuit 112 .

인쇄회로기판이 복수의 단위층으로 이루어지는 경우, 각 단위층의 제1 절연층(100)의 타면에는 제2 회로(112) 또는 그라운드층(113)이 선택적으로 형성될 수 있고, 복수의 단위층이 일괄적층되어 최종적으로 제조된 인쇄회로기판에서는 회로층(제1 회로(111), 제2 회로(112)) 및 그라운드층(113)이 특정 순서대로 번갈아 형성될 수 있다. 예를 들어, 도 1에서는 그라운드층(113)이 세 개의 회로층 마다 형성되도록 설계되어 있다.When the printed circuit board is formed of a plurality of unit layers, the second circuit 112 or the ground layer 113 may be selectively formed on the other surface of the first insulating layer 100 of each unit layer, and the plurality of unit layers may be selectively formed. The circuit layers (the first circuit 111 , the second circuit 112 ) and the ground layer 113 may be alternately formed in a specific order in the printed circuit board finally manufactured by stacking the same. For example, in FIG. 1 , the ground layer 113 is designed to be formed for every three circuit layers.

다만, 이러한 구조로 제한되는 것은 아니고, 제1 절연층(100)의 타면에 제2 회로(112)와 그라운드층(113)이 함께 형성될 수도 있다.However, it is not limited to this structure, and the second circuit 112 and the ground layer 113 may be formed together on the other surface of the first insulating layer 100 .

제1 절연층(100)에는 도금비아(130)가 형성된다. 도금비아(130)는 제1 절연층(100)를 관통하는 제1 개구부(120) 내에 형성됨으로써, 도금비아(130)는 제1 절연층(100)을 관통하는 형태로 형성될 수 있다. 도금비아(130)는 구리(Cu), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등의 금속 또는 이들의 합금이 제1 개구부(120) 내에 도금됨으로써 형성될 수 있다. A plating via 130 is formed on the first insulating layer 100 . The plated via 130 may be formed in the first opening 120 penetrating the first insulating layer 100 , so that the plated via 130 may penetrate the first insulating layer 100 . The plated via 130 is formed of a first metal such as copper (Cu), palladium (Pd), aluminum (Al), nickel (Ni), titanium (Ti), gold (Au), platinum (Pt), or an alloy thereof. It may be formed by plating in the opening 120 .

도금비아(130)는 금속패드(110)와 연결되며, 금속패드(110)의 일면과 접촉된다. 도금비아(130)는 금속패드(110)와 제2 회로(112)(또는 그라운드층(113))를 전기적으로 연결한다. 이 때, 금속패드(110)는 제1 회로(111)와 연결되므로, 제1 회로(111)와 제2 회로(112)(또는 그라운드층(113))는 도금비아(130)에 의하여 전기적으로 연결된다. The plating via 130 is connected to the metal pad 110 and is in contact with one surface of the metal pad 110 . The plating via 130 electrically connects the metal pad 110 and the second circuit 112 (or the ground layer 113 ). At this time, since the metal pad 110 is connected to the first circuit 111 , the first circuit 111 and the second circuit 112 (or the ground layer 113 ) are electrically connected by the plating via 130 . connected

도금비아(130)의 금속패드(110)와 접촉하지 않는 표면은 제1 절연층(100)의 타면 측으로 노출된다. 다만, 도금비아(130)의 금속패드(110)와 접촉하지 않는 표면은 제1 절연층(100)의 타면보다 함몰된다. 즉, 도금비아(130)의 제1 절연층(100)의 타면 측 표면은 제1 절연층(100) 내부에 위치한다. 따라서, 제1 절연층(100)의 일면을 하면, 제1 절연층(100)의 타면을 상면으로 설정한다면, 도금비아(130)의 상면은 제1 절연층(100)의 상면보다 아래에 위치한다. 여기서, 도금비아(130)의 표면이 제1 절연층(100) 상면보다 함몰되어 형성되는 공간을 리세스(recess)공간(140)이라 칭할 수 있다. 리세스공간(140)의 두께는 3um 이하일 수 있다. A surface of the plated via 130 that does not contact the metal pad 110 is exposed toward the other surface of the first insulating layer 100 . However, the surface of the plated via 130 not in contact with the metal pad 110 is depressed more than the other surface of the first insulating layer 100 . That is, the other surface of the plated via 130 of the first insulating layer 100 is located inside the first insulating layer 100 . Therefore, if one surface of the first insulating layer 100 is set and the other surface of the first insulating layer 100 is set as the upper surface, the upper surface of the plated via 130 is located below the upper surface of the first insulating layer 100 . do. Here, a space in which the surface of the plated via 130 is recessed from the upper surface of the first insulating layer 100 may be referred to as a recess space 140 . The thickness of the recessed space 140 may be 3 μm or less.

도금비아(130)의 횡단면적은 제1 절연층(100)의 일면에서 타면으로 갈수록 커질 수 있다. 즉, 도금비아(130)의 횡단면적은 제1 회로(111)에서 제2 회로(112)(또는 그라운드층(113))로 갈수록 커진다. 한편, 복수의 단위층 중 하나의 단위층에 있어서, 도금비아(130)의 횡단면적은 금속패드(110)에서 외측으로 갈수록 커질 수 있다. 이는 제1 개구부(120)가 CO2 레이저와 같은 레이저 가공으로 형성된 결과일 수 있다.The cross-sectional area of the plated via 130 may increase from one surface of the first insulating layer 100 to the other surface. That is, the cross-sectional area of the plated via 130 increases from the first circuit 111 to the second circuit 112 (or the ground layer 113 ). Meanwhile, in one unit layer among the plurality of unit layers, the cross-sectional area of the plated via 130 may increase toward the outside from the metal pad 110 . This may be a result of the first opening 120 being formed by laser processing such as a CO 2 laser.

도금비아(130)는 하부에 시드층(S)을 포함할 수 있다. 시드층(S)은 무전해도금으로 형성될 수 있으며, 이 경우, 도금비아(130)는 전해도금으로 형성될 수 있다. 시드층(S)은 2um 이하의 두께로 형성될 수 있다. 제2 회로(112)의 시드층(S)과 도금비아(130)의 시드층(S)은 서로 연결되고, 그 사이에 계면이 존재하지 않을 수 있다.The plated via 130 may include a seed layer S thereunder. The seed layer S may be formed by electroless plating, and in this case, the plating via 130 may be formed by electroplating. The seed layer S may be formed to a thickness of 2 μm or less. The seed layer S of the second circuit 112 and the seed layer S of the plated via 130 are connected to each other, and an interface may not exist therebetween.

제2 절연층(200)에는 페이스트비아(230)이 형성된다. 페이스트비아(230)는 전도성충진제로 이루어진 비아로, 예를 들어, 금속페이스트로 충진된 비아일 수 있다. A paste via 230 is formed on the second insulating layer 200 . The paste via 230 is a via made of a conductive filler, and may be, for example, a via filled with a metal paste.

페이스트비아(230)를 이루는 금속페이스트의 금속은 도금비아(130)를 이루는 금속과 다를 수 있다. 페이스트비아(230)의 금속의 용융점은 도금비아(130)의 도금의 용융점보다 작을 수 있다. 도금비아(130)는 구리를 포함하는 금속으로 형성되고, 페이스트비아(230)는 비스무트가 코팅된 구리, 주석, 은을 포함하는 금속으로 형성될 수 있다. The metal of the metal paste forming the paste via 230 may be different from the metal forming the plated via 130 . The melting point of the metal of the paste via 230 may be smaller than the melting point of the plating of the plated via 130 . The plated via 130 may be formed of a metal containing copper, and the paste via 230 may be formed of a metal containing bismuth-coated copper, tin, or silver.

페이스트비아(230)는 제2 절연층(200)을 관통하는 제2 개구부(220) 내에 형성됨으로써, 제2 절연층(200)을 관통하는 형태로 형성될 수 있다. 페이스트비아(230)는 금속패드(110)와 연결되며, 금속패드(110)의 타면과 접촉된다. The paste via 230 may be formed in the second opening 220 penetrating the second insulating layer 200 , thereby penetrating the second insulating layer 200 . The paste via 230 is connected to the metal pad 110 and is in contact with the other surface of the metal pad 110 .

페이스트비아(230)의 횡단면적은 금속패드(110) 타면에서 제2 절연층(200)의 일면으로 갈수록 커진다. 도금비아(130)의 횡단면적과 페이스트비아(230)의 횡단면적의 증감은 금속패드(110)를 기준으로 서로 대칭일 수 있다. 즉, 복수의 단위층 중, 하나의 단위층에 있어서, 도금비아(130)의 횡단면적과 페이스트비아(230)의 횡단면적은 금속패드(110)에서 외측으로 갈수록 커질 수 있다. 이는 제1 개구부(120)와 제2 개구부(220)의 가공면이 반대에 위치한 결과일 수 있다. The cross-sectional area of the paste via 230 increases from the other surface of the metal pad 110 to one surface of the second insulating layer 200 . The increase/decrease in the cross-sectional area of the plated via 130 and the cross-sectional area of the paste via 230 may be symmetric with respect to the metal pad 110 . That is, in one unit layer among the plurality of unit layers, the cross-sectional area of the plated via 130 and the cross-sectional area of the paste via 230 may increase toward the outside of the metal pad 110 . This may be a result of the processing surfaces of the first opening 120 and the second opening 220 being opposite to each other.

페이스트비아(230)는 제2 절연층(200)의 일면으로 노출될 수 있다. 이 경우, 페이스트비아(230)는 제2 절연층(200)의 일면보다 돌출될 수 있다. 즉, 제2 절연층(200)의 일면을 하면이라고 한다면, 제2 절연층(200)의 타면이 제1 절연층(100)의 일면과 접촉되고, 페이스트비아(230)의 하면은 제2 절연층(200) 하면으로 노출되되, 제2 절연층(200)의 하면보다 돌출될 수 있다. The paste via 230 may be exposed through one surface of the second insulating layer 200 . In this case, the paste via 230 may protrude from one surface of the second insulating layer 200 . That is, if one surface of the second insulating layer 200 is a lower surface, the other surface of the second insulating layer 200 is in contact with one surface of the first insulating layer 100 , and the lower surface of the paste via 230 is the second insulating layer. It is exposed to the lower surface of the layer 200 , and may protrude from the lower surface of the second insulating layer 200 .

한편, 페이스트비아(230)의 횡단면적은 제2 절연층(200)의 일면에서 외측으로 갈수록 작아질 수 있다. 결국, 페이스트비아(230)의 횡단면적은 금속패드(110) 타면에서 제2 절연층(200) 일면까지는 커지고 그 이후로는 작아질 수 있다.Meanwhile, the cross-sectional area of the paste via 230 may decrease from one surface of the second insulating layer 200 toward the outside. As a result, the cross-sectional area of the paste via 230 may increase from the other surface of the metal pad 110 to one surface of the second insulating layer 200 and may decrease thereafter.

도 3에는 복수의 단위층이 인쇄회로기판을 이루는 경우, 어느 하나의 단위층에 형성된 도금비아(130)와 인접한 다른 하나의 단위층에 형성된 페이스트비아(230)의 결합관계가 도시되어 있다.3 illustrates a coupling relationship between the plated via 130 formed on one unit layer and the paste via 230 formed on the other adjacent unit layer when a plurality of unit layers form a printed circuit board.

복수의 단위층이 인쇄회로기판을 이루는 경우, 어느 하나의 단위층에 있는 제1 절연층(100)은 인접하는 다른 하나의 단위층의 제2 절연층(200)과 접하게 된다. 이때, 상기 어느 하나의 단위층에 있는 도금비아(130)는 인접하는 상기 다른 하나의 단위층에 있는 페이스트비아(230)와 접촉하게 된다. When a plurality of unit layers form a printed circuit board, the first insulating layer 100 in one unit layer comes into contact with the second insulating layer 200 in another adjacent unit layer. At this time, the plated via 130 in one of the unit layers comes into contact with the paste via 230 in the other adjacent unit layer.

즉, 제1 절연층(100) 상에 제2 절연층(200)이 적층되며, 제1 절연층(100)을 관통하는 도금비아(130)와 제2 절연층(200)을 관통하는 페이스트비아(230)는 서로 접촉된다. 이때, 도금비아(130)와 페이스트비아(230)의 접촉계면은 제1 절연층(100) 내에 위치한다. 도 3에서, 제1 절연층(100)과 제2 절연층(200)의 계면을 A라고 할 때, 도금비아(130)와 페이스트비아(230)의 접촉계면은 A에 비하여 B만큼 제1 절연층(100) 측에 위치한다. 여기서, B만큼의 공간이 리세스공간(140)이 된다.That is, the second insulating layer 200 is stacked on the first insulating layer 100 , and the plated via 130 penetrating the first insulating layer 100 and the paste via penetrating the second insulating layer 200 . 230 are in contact with each other. In this case, the contact interface between the plated via 130 and the paste via 230 is located in the first insulating layer 100 . In FIG. 3 , when the interface between the first insulating layer 100 and the second insulating layer 200 is A, the contact interface between the plated via 130 and the paste via 230 is the first insulating layer by B compared to A. It is located on the floor 100 side. Here, the space of B becomes the recess space 140 .

구체적으로, 도금비아(130)의 표면이 계면 A보다 함몰되고, 제1 절연층(100)과 제2 절연층(200)이 서로 적층될 때, 페이스트비아(230)가 도금비아(130)의 함몰된 영역으로 삽입되면서, 결과적으로 페이스트비아(230)가 계면 A보다 B만큼 돌출된다. 여기서, 페이스트비아(230)의 단부 측면은 제1 절연층(100)과 접촉된다.Specifically, when the surface of the plated via 130 is depressed rather than the interface A, and the first insulating layer 100 and the second insulating layer 200 are stacked on each other, the paste via 230 becomes the plated via 130 . As it is inserted into the recessed region, as a result, the paste via 230 protrudes more than the interface A by B. Here, the end side of the paste via 230 is in contact with the first insulating layer 100 .

이러한 리세스공간(140)은 페이스트비아(230)를 일부 수용하기 때문에 페이스트비아(230)의 불필요한 플로우(flow)를 방지할 수 있다. 또한, 리세스공간(140)에 의하여 도금비아(130)와 페이스트비아(230)의 정합에 유리한 효과가 있어, 별도의 비아패드가 필요가 없고, 비아패드에 의한 신호손실도 감소될 수 있다.Since the recess space 140 partially accommodates the paste via 230 , an unnecessary flow of the paste via 230 may be prevented. In addition, since the recess space 140 has an advantageous effect on matching the plated via 130 and the paste via 230 , there is no need for a separate via pad, and signal loss due to the via pad can be reduced.

제1 절연층(100)의 일면에는 제1 회로(111)와 금속패드(110)가 형성되고, 도금비아(130)는 금속패드(110) 일면에 형성되며, 제2 절연층(200)은 제1 절연층(100) 타면에 적층된다. 여기서, 금속패드(110)의 측면에는 경사면이 포함되며, 금속패드(110)의 횡단면적은 금속패드(110) 일면에서 타면으로 갈수록 커질 수 있다. 제1 회로(111)의 측면에도 동일한 경사면이 포함될 수 있다. 제2 회로(112)의 횡단면적 역시 일면에서 타면으로 갈수록 커질 수 있다.A first circuit 111 and a metal pad 110 are formed on one surface of the first insulating layer 100 , a plating via 130 is formed on one surface of the metal pad 110 , and the second insulating layer 200 is The first insulating layer 100 is laminated on the other surface. Here, the side surface of the metal pad 110 includes an inclined surface, and the cross-sectional area of the metal pad 110 may increase from one surface of the metal pad 110 to the other surface. The same inclined surface may be included in the side surface of the first circuit 111 . The cross-sectional area of the second circuit 112 may also increase from one surface to the other.

제1 절연층(100)의 타면에는 제2 회로(112)가 형성된다. 제2 회로(112)의 측면에는 경사면이 없거나, 수직에 가까운 경사면이 포함될 수 있다. 제2 회로(112) 하부에는 시드층(S)이 구비되고, 시드층(S)은 도금비아(130) 하부에 구비되는 시드층(S)과 연결될 수 있다.A second circuit 112 is formed on the other surface of the first insulating layer 100 . A side surface of the second circuit 112 may not have an inclined surface or may include an inclined surface that is close to vertical. A seed layer S may be provided under the second circuit 112 , and the seed layer S may be connected to the seed layer S provided under the plating via 130 .

제1 절연층(100)의 타면에는 그라운드층(113)이 형성될 수 있다.A ground layer 113 may be formed on the other surface of the first insulating layer 100 .

상기 제1 절연층(100) 및 상기 제2 절연층(200)은 LCP(Liquid Crystal Polymer), PTFE(Polytetrafluoroethylene), PPE(Polyphenylene Ether), COP(Cyclo Olefin Polymer), PFA(Perfluoroalkoxy), PI(Polyimide) 중 적어도 하나로 이루어질 수 있다.The first insulating layer 100 and the second insulating layer 200 are LCP (Liquid Crystal Polymer), PTFE (Polytetrafluoroethylene), PPE (Polyphenylene Ether), COP (Cyclo Olefin Polymer), PFA (Perfluoroalkoxy), PI ( Polyimide) may be made of at least one of.

한편, 제1 절연층(100)을 관통하는 제1 개구부(120) 그리고 제2 절연층(200)을 관통하는 제2 개구부(220)는 계면 A에서 반대로 갈수록 그 횡단면적이 작아질 수 있다. 이 경우, 도금비아(130)의 횡단면적은 일면에서 타면으로 갈수록 작아지며, 달리 말해, 도금비아(130)의 횡단면적은 하면에서 계면 A로 갈수록 커진다. 또한, 페이스트비아(230)의 횡단면적은 상면에서 제1 절연층(100)과 제2 절연층(200)의 계면으로 갈수록 커지고, 제1 절연층(100)과 제2 절연층(200)의 계면에서 계면 A로 갈수록 작아진다. 이는 페이스트비아(230)의 일부가 제1 개구부(120) 내부로 삽입되기 때문이며, 따라서, 제1 개구부(120) 내에서 페이스트비아(230)의 측면 기울기는 도금비아(130)의 측면 기울기와 동일하다.Meanwhile, the cross-sectional area of the first opening 120 penetrating through the first insulating layer 100 and the second opening 220 penetrating the second insulating layer 200 may decrease in the opposite direction from the interface A. In this case, the cross-sectional area of the plated via 130 decreases from one surface to the other, in other words, the cross-sectional area of the plated via 130 increases from the lower surface to the interface A. In addition, the cross-sectional area of the paste via 230 increases from the top surface toward the interface between the first insulating layer 100 and the second insulating layer 200 , and the cross-sectional area of the first insulating layer 100 and the second insulating layer 200 increases. It decreases from the interface to the interface A. This is because a portion of the paste via 230 is inserted into the first opening 120 . Accordingly, the lateral inclination of the paste via 230 in the first opening 120 is the same as the lateral inclination of the plated via 130 . do.

도 4는 본 발명의 실시예에 따른 인쇄회로기판을 나타낸 도면이다.4 is a view showing a printed circuit board according to an embodiment of the present invention.

도 4에 도시된 인쇄회로기판은 경연성 기판일 수 있다. 이러한 인쇄회로기판은 동축 케이블 대용으로 사용될 수 있다.The printed circuit board shown in FIG. 4 may be a rigid board. Such a printed circuit board may be used in place of a coaxial cable.

경연성 기판은 리지드부와 플렉서블부로 구획되고, 리지드부와 플렉서블부에 걸쳐 형성되는 플렉서블 절연층(310)은 LCP(Liquid Crystal Polymer), PTFE(Polytetrafluoroethylene), PI(polyimide)와 같이 굴곡 가능한 재료로 형성되며, 리지드부에는 플렉서블 절연층 양면에 리지드 절연층(320)가 적층된다. 리지드 절연층(320)으로는 굴곡성이 작은 수지가 사용될 수 있다. The rigid substrate is divided into a rigid part and a flexible part, and the flexible insulating layer 310 formed over the rigid part and the flexible part is made of a flexible material such as LCP (Liquid Crystal Polymer), PTFE (Polytetrafluoroethylene), or PI (polyimide). is formed, and the rigid insulating layer 320 is laminated on both surfaces of the flexible insulating layer in the rigid portion. A resin having low flexibility may be used as the rigid insulating layer 320 .

리지드부는 도 1 내지 도 3을 참조하여 설명한 구조를 포함할 수 있다. 이에 대한 설명은 상술한 바와 동일하므로 생략한다.The rigid part may include the structure described with reference to FIGS. 1 to 3 . A description thereof will be omitted since it is the same as described above.

도 5 내지 도 18은 본 발명의 실시예에 따른 인쇄회로기판 제조 방법을 나타낸 도면이다. 5 to 18 are views illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention.

도 5에서, 절연재에 금속박(M)이 적층된 원자재가 준비되고, 절연재는 상술한 설명에서 제2 절연층(200)에 해당되며, 금속박(M)은 제1 회로(111) 및 금속패드(110)의 모체가 된다. In FIG. 5, the raw material in which the metal foil M is laminated on the insulating material is prepared, the insulating material corresponds to the second insulating layer 200 in the above description, and the metal foil M is the first circuit 111 and the metal pad ( 110) is the parent.

절연재는 유전상수 및 유전정접이 작은 LCP(Liquid Crystal Polymer), PTFE(Polytetrafluoroethylene), PPE(Polyphenylene Ether), COP(Cyclo Olefin Polymer), PFA(Perfluoroalkoxy), PI(polyimide) 등의 재료 이루어질 수 있고, 바람직하게 유전정접이 (10GHz에서) 0.002보다 작을 수 있다. 또한, 절연재는 25~100um의 두께를 가질 수 있다. 금속박(M)은 구리일 수 있으며, 10~20um 두께를 가질 수 있다. 그러나, 이러한 두께로 제한될 필요는 없다.The insulating material may be made of a material such as LCP (Liquid Crystal Polymer), PTFE (Polytetrafluoroethylene), PPE (Polyphenylene Ether), COP (Cyclo Olefin Polymer), PFA (Perfluoroalkoxy), and PI (polyimide) with a small dielectric constant and dielectric loss tangent, Preferably, the dielectric loss tangent may be less than 0.002 (at 10 GHz). In addition, the insulating material may have a thickness of 25 ~ 100um. The metal foil M may be copper, and may have a thickness of 10-20 μm. However, it need not be limited to this thickness.

도 6에서, 감광성 레지스트(R1)를 적층하고 패턴화한다. 감광성 레지스트(R1)의 패턴화는 노광 현상을 포함하는 포토리소그래피 공정으로 이루어질 수 있다. 감광성 레지스트(R1)는 에칭 레지스트가 된다. 즉, 패턴화된 감광성 레지스트(R1)는 제1 회로(111) 및 금속패드(110)가 형성될 영역에서 잔류한다.In Fig. 6, a photosensitive resist R1 is laminated and patterned. The patterning of the photosensitive resist R1 may be performed by a photolithography process including exposure development. The photosensitive resist R1 becomes an etching resist. That is, the patterned photosensitive resist R1 remains in the region where the first circuit 111 and the metal pad 110 are to be formed.

도 7에서, 패턴화된 감광성 레지스트(R1)가 에칭레지스트가 되어 금속박(M)이 에칭된다. 이와 같은 tenting 공법을 통하여 제1 회로(111) 및 금속패드(110)가 형성될 수 있으나, 이러한 방식으로 제한되는 것은 아니다. tenting 공법으로 제1 회로(111) 및 금속패드(110)가 형성되면, 제1 회로(111) 및 금속패드(110)의 측면에는 경사면이 형성되고, 제1 회로(111)와 금속패드(110) 각각의 횡단면적은 절연재 측으로 갈수록 커진다. 즉, 제1 회로(111)와 금속패드(110)의 종단면은 사다리꼴이 된다. 다만, 도 8 이후부터 제1 회로(111) 및 금속패드(110)의 측면 경사면을 생략하여 도시하였다.In Fig. 7, the patterned photosensitive resist R1 becomes an etching resist and the metal foil M is etched. The first circuit 111 and the metal pad 110 may be formed through such a tenting method, but is not limited in this way. When the first circuit 111 and the metal pad 110 are formed by the tenting method, inclined surfaces are formed on the side surfaces of the first circuit 111 and the metal pad 110 , and the first circuit 111 and the metal pad 110 are formed. ) each cross-sectional area increases toward the insulating material side. That is, the longitudinal cross-sections of the first circuit 111 and the metal pad 110 are trapezoidal. However, since FIG. 8 , the side inclined surfaces of the first circuit 111 and the metal pad 110 are omitted and illustrated.

도 8에서, 절연재 상에 제1 절연층(100)이 적층되며, 제1 절연층(100) 일면이 절연재에 접촉된다. 제1 절연층(100)의 적층은 V-press를 통한 라미네이트로 이루어질 수 있다. 제1 절연층(100)은 25~100um의 두께를 가질 수 있다. 제1 절연층(100)은 절연재(제2 절연층(200))와 동종의 또는 이종의 재료로 이루어질 수 있다. 다만, 제1 절연층(100)의 유전정접 역시 (10GHz에서) 0.002보다 작을 수 있다. In FIG. 8 , a first insulating layer 100 is stacked on an insulating material, and one surface of the first insulating layer 100 is in contact with the insulating material. Lamination of the first insulating layer 100 may be formed of a laminate through V-press. The first insulating layer 100 may have a thickness of 25-100 μm. The first insulating layer 100 may be made of the same or different material as the insulating material (the second insulating layer 200 ). However, the dielectric loss tangent of the first insulating layer 100 may also be smaller than 0.002 (at 10 GHz).

도 8의 공정에 따라, 제1 절연층(100)과 제2 절연층(200)이 결합된 단위층이 만들어지고, 제1 절연층(100)과 제2 절연층(200)의 사이에 제1 회로(111)와 금속패드(110)가 위치하며, 제1 회로(111)와 금속패드(110)가 제1 절연층(100)에 매립된다.According to the process of FIG. 8 , a unit layer in which the first insulating layer 100 and the second insulating layer 200 are combined is made, and a second insulating layer is formed between the first insulating layer 100 and the second insulating layer 200 . One circuit 111 and a metal pad 110 are positioned, and the first circuit 111 and the metal pad 110 are buried in the first insulating layer 100 .

도 9에서, 제1 절연층(100)에 제1 개구부(120)가 형성된다. 제1 개구부(120)는 CO2 레이저, UV 레이저 등의 레이저 가공으로 형성되거나, Sand Blast 등의 기계적 가공으로 형성될 수 있다. 제1 개구부(120)는 금속패드(110) 상에 형성되어 금속패드(110)의 일면이 제1 개구부(120)를 통해 노출된다. 제1 개구부(120)의 횡단면적은 금속패드(110) 측으로 갈수록 작아질 수 있고, 제1 개구부(120)의 금속패드(110) 반대편의 폭은 40~100um일 수 있다. 9 , a first opening 120 is formed in the first insulating layer 100 . The first opening 120 may be formed by laser processing such as a CO2 laser or UV laser, or may be formed by mechanical processing such as sand blast. The first opening 120 is formed on the metal pad 110 so that one surface of the metal pad 110 is exposed through the first opening 120 . A cross-sectional area of the first opening 120 may decrease toward the metal pad 110 , and a width of the first opening 120 opposite to the metal pad 110 may be 40-100 μm.

도 10에서, 제1 개구부(120) 내에 도금비아(130)가 형성된다. 도금비아(130)는 무전해도금으로 시드층(S)이 형성된 후에 전해도금으로 충진될 수 있다. 이때, 무전해도금으로 형성되는 시드층(S)은 제1 개구부(120)의 내측벽, 저면뿐만 아니라 제1 절연층(100)의 타면 상에도 연장되어 형성될 수 있다. 시드층(S)은 2um 이하의 두께를 가질 수 있다.In FIG. 10 , a plating via 130 is formed in the first opening 120 . The plating via 130 may be filled with electroplating after the seed layer S is formed by electroless plating. In this case, the seed layer S formed by electroless plating may extend not only on the inner wall and bottom of the first opening 120 , but also on the other surface of the first insulating layer 100 . The seed layer S may have a thickness of 2 μm or less.

도 11에서, 시드층(S) 위에 감광성 레지스트(R2)가 적층되고 감광성 레지스트(R2)가 패터닝된다. 감광성 레지스트(R2)는 제2 회로(112) 형성 영역에 대응하여 제거된다. In FIG. 11 , a photosensitive resist R2 is laminated on the seed layer S, and the photosensitive resist R2 is patterned. The photosensitive resist R2 is removed corresponding to the region where the second circuit 112 is formed.

도 12에서 제2 회로(112)가 형성되고, 전해도금으로 제2 회로(112)가 형성될 수 있다. 이렇게 제2 회로(112)가 semi additive 방식으로 형성될 수 있으나, 이러한 방식으로 제한될 필요는 없다.In FIG. 12 , the second circuit 112 may be formed, and the second circuit 112 may be formed by electroplating. In this way, the second circuit 112 may be formed in a semi-additive manner, but is not limited to this method.

도 13에서 감광성 레지스트(R2)가 박리된다. In Fig. 13, the photosensitive resist R2 is peeled off.

도 14에서 불필요한 시드층(S)이 제거된다. 즉, 제2 회로(112) 하부에 위치한 시드층(S) 외에 다른 영역의 시드층(S)이 제거된다. 여기서, 시드층(S) 제거 시, 시드층(S)과 동일한 금속으로 이루어진 도금비아(130)의 일면이 일부 제거된다. 즉, 도금비아(130)에 리세스공간(140)이 형성된다. 이로써, 도금비아(130)의 일면은 제1 절연층(100)의 타면보다 아래로 함몰된다.In FIG. 14 , an unnecessary seed layer S is removed. That is, the seed layer S in an area other than the seed layer S located under the second circuit 112 is removed. Here, when the seed layer S is removed, one surface of the plating via 130 made of the same metal as the seed layer S is partially removed. That is, the recess space 140 is formed in the plating via 130 . Accordingly, one surface of the plated via 130 is depressed lower than the other surface of the first insulating layer 100 .

도 15에서, 제2 개구부(220)가 형성되며, 제2 절연층(200)의 일면에 보호필름(210)이 부착된 후에 제2 개구부(220)가 형성된다. 보호필름(210)은 PET 필름일 수 있다. 보호필름(210)은 제2 개구부(220) 가공 시 burr 발생을 막을 수 있다. 제2 개구부(220)는 CO2 레이저, UV 레이저 등의 레이저 가공으로 형성되거나, Sand Blast 등의 기계적 가공으로 형성될 수 있다. 제2 개구부(220)의 제2 절연층(200) 일면에서의 폭은 40~100um일 수 있다.15 , the second opening 220 is formed, and after the protective film 210 is attached to one surface of the second insulating layer 200 , the second opening 220 is formed. The protective film 210 may be a PET film. The protective film 210 may prevent burr generation during processing of the second opening 220 . The second opening 220 may be formed by laser processing such as a CO2 laser or UV laser, or may be formed by mechanical processing such as sand blast. A width of the second opening 220 on one surface of the second insulating layer 200 may be 40 to 100 μm.

도 16에서, 제2 개구부(220) 내에 금속페이스트가 충진된다. 금속페이스트는, 주석 계열, 은 계열, 또는 비스무트(Bi)가 코팅된 구리로 된 금속 필러(filler)를 포함하며, 열경화성 수지로 믹싱된 페이스트일 수 있다. 금속페이스트는 진공 인쇄기, 또는 대기 인쇄기로 스퀴징(squeezing)될 수 있다.In FIG. 16 , a metal paste is filled in the second opening 220 . The metal paste includes a metal filler made of tin-based, silver-based, or bismuth (Bi)-coated copper, and may be a paste mixed with a thermosetting resin. The metal paste may be squeezed with a vacuum printer or an atmospheric printer.

도 17에서, 보호필름(210)이 제거되고, 페이스트비아(230)가 완성된다. 보호필름(210) 제거 시, 금속페이스트 일부가 떨어져 나갈 수 있다. 그렇다 하더라도 금속페이스트는 제2 절연층(200) 일면보다 돌출된다. 이러한 과정을 거쳐 인쇄회로기판의 단위층이 형성될 수 있다.In FIG. 17 , the protective film 210 is removed, and the paste via 230 is completed. When the protective film 210 is removed, a part of the metal paste may come off. Even so, the metal paste protrudes from one surface of the second insulating layer 200 . Through this process, the unit layer of the printed circuit board may be formed.

도 18에서는 제2 회로(112) 대신 그라운드층(113)이 형성된 단위층이 제조된다.In FIG. 18 , a unit layer in which the ground layer 113 is formed is manufactured instead of the second circuit 112 .

즉, 동일하게 제2 절연층(200)과 제1 절연층(100)이 적층된 단위층이 준비된 후에, 제1 개구부(120) 가공, 시드층(S) 형성이 이루어지고, 도금비아(130)와 함께 그라운드층(113)이 도금으로 형성될 수 있다. 이후, 보호필름(210) 부착, 제2 개구부(220) 가공, 페이스트비아(230) 형성, 보호필름(210) 제거의 과정을 거쳐, 그라운드층(113)이 형성된 단위층이 완성될 수 있다.That is, after the unit layer in which the second insulating layer 200 and the first insulating layer 100 are stacked in the same way is prepared, the first opening 120 is processed, the seed layer S is formed, and the plating via 130 is performed. ) together with the ground layer 113 may be formed by plating. Thereafter, the unit layer on which the ground layer 113 is formed may be completed through processes of attaching the protective film 210 , processing the second opening 220 , forming the paste via 230 , and removing the protective film 210 .

도 5 내지 도 7에서 설명된, 제2 회로(112)가 형성된 단위층과, 도 18에서 설명된, 그라운드층(113)이 형성된 단위층이 서로 가접된 후 고온에서 일괄적층됨으로써, 인쇄회로기판이 제조될 수 있다(도 2 참고).The unit layer on which the second circuit 112 is formed, described in FIGS. 5 to 7 , and the unit layer on which the ground layer 113 is formed, described in FIG. 18, are laminated together at a high temperature after being glued to each other, so that the printed circuit board can be prepared (see Fig. 2).

이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.Above, an embodiment of the present invention has been described, but those of ordinary skill in the art can add, change, delete or add components within the scope that does not depart from the spirit of the present invention described in the claims. The present invention may be variously modified and changed by such as, and it will be said that it is also included within the scope of the present invention.

100: 제1 절연층
110: 금속패드
111: 제1 회로
112: 제2 회로
113: 그라운드층
120: 제1 개구부
130: 도금비아
140: 리세스공간
200: 제2 절연층
210: 보호필름
220: 제2 개구부
230: 페이스트비아100: first insulating layer
110: metal pad
111: first circuit
112: second circuit
113: ground layer
120: first opening
130: plating via
140: recess space
200: second insulating layer
210: protective film
220: second opening
230: paste via

Claims (20)

일면에 금속패드가 형성된 제1 절연층;
상기 금속패드 일면과 연결되도록 상기 제1 절연층을 관통하여 형성되는 도금비아;
상기 제1 절연층 일면에 적층되는 제2 절연층; 및
상기 금속패드 타면과 연결되도록 상기 제2 절연층을 관통하여 형성되는 페이스트비아를 포함하고,
상기 도금비아의 제1 절연층 타면 측 표면은 상기 제1 절연층 내측에 위치하며,
상기 도금비아의 제1 절연층 타면 측 표면은 평평한 인쇄회로기판.
a first insulating layer having a metal pad formed on one surface thereof;
a plating via formed through the first insulating layer to be connected to one surface of the metal pad;
a second insulating layer laminated on one surface of the first insulating layer; and
and a paste via formed through the second insulating layer to be connected to the other surface of the metal pad,
A surface of the plated via on the other side of the first insulating layer is located inside the first insulating layer,
A printed circuit board having a flat surface on the other side of the first insulating layer of the plated via.
 제1항에 있어서,
상기 금속패드의 측면은 경사지게 형성되는 인쇄회로기판.
According to claim 1,
A printed circuit board in which a side surface of the metal pad is formed to be inclined.
 제2항에 있어서,
상기 금속패드의 횡단면적은 상기 금속패드의 일면에서 타면으로 갈수록 커지는 인쇄회로기판.
3. The method of claim 2,
The cross-sectional area of the metal pad increases from one surface of the metal pad to the other surface.
 제1항에 있어서,
상기 제1 절연층 일면에 형성된 제1 회로를 더 포함하고,
상기 제1 회로의 측면은 경사지게 형성되는 인쇄회로기판.
According to claim 1,
Further comprising a first circuit formed on one surface of the first insulating layer,
A printed circuit board in which a side surface of the first circuit is formed to be inclined.
 제1항에 있어서,
상기 제1 절연층 타면에 형성되는 제2 회로를 더 포함하는 인쇄회로기판.
According to claim 1,
The printed circuit board further comprising a second circuit formed on the other surface of the first insulating layer.
 제5항에 있어서,
상기 도금비아 및 상기 제2 회로는 하부에 시드층을 포함하는 인쇄회로기판.
6. The method of claim 5,
The plated via and the second circuit include a seed layer thereunder.
 제1항에 있어서,
상기 제1 절연층 타면에 형성되는 그라운드층을 더 포함하는 인쇄회로기판.
According to claim 1,
The printed circuit board further comprising a ground layer formed on the other surface of the first insulating layer.
 제1항에 있어서,
상기 페이스트비아는 상기 제2 절연층 일면보다 돌출되는 인쇄회로기판.
According to claim 1,
The paste via is a printed circuit board that protrudes from one surface of the second insulating layer.
 제1항에 있어서,
상기 도금비아 및 상기 페이스트비아 각각의 횡단면적은 상기 금속패드에서 외측으로 갈수록 커지는 인쇄회로기판.
According to claim 1,
A printed circuit board having a cross-sectional area of each of the plated via and the paste via increasing outward from the metal pad.
 제1항에 있어서,
상기 제1 절연층 및 상기 제2 절연층은 LCP(Liquid Crystal Polymer), PTFE(Polytetrafluoroethylene), PPE(Polyphenylene Ether), COP(Cyclo Olefin Polymer), PFA(Perfluoroalkoxy), PI(Polyimide) 중 적어도 하나로 이루어지는 인쇄회로기판.
According to claim 1,
The first insulating layer and the second insulating layer are made of at least one of Liquid Crystal Polymer (LCP), Polytetrafluoroethylene (PTFE), Polyphenylene Ether (PPE), Cyclo Olefin Polymer (COP), Perfluoroalkoxy (PFA), and Polyimide (PI). printed circuit board.
 제1 절연층;
상기 제1 절연층을 관통하여 형성되는 도금비아;
상기 제1 절연층 상에 적층되는 제2 절연층; 및
상기 도금비아와 접촉되도록 상기 제2 절연층을 관통하여 형성되는 페이스트비아를 포함하고,
상기 도금비아와 상기 페이스트비아의 접촉계면은 상기 제1 절연층 내측에 위치하며,
상기 제1 절연층 내측에서 상기 페이스트비아의 단부 측면이 상기 제1 절연층과 접촉되는 인쇄회로기판.
a first insulating layer;
a plating via formed through the first insulating layer;
a second insulating layer laminated on the first insulating layer; and
and a paste via formed through the second insulating layer so as to be in contact with the plating via;
A contact interface between the plated via and the paste via is located inside the first insulating layer,
A printed circuit board in which an end side surface of the paste via is in contact with the first insulating layer inside the first insulating layer.
 삭제delete 제11항에 있어서,
상기 제1 절연층의 일면에 형성되는 금속패드를 더 포함하고,
상기 도금비아는 상기 금속패드 일면에 형성되고,
상기 제2 절연층은 상기 제1 절연층 타면에 적층되는 인쇄회로기판.
12. The method of claim 11,
Further comprising a metal pad formed on one surface of the first insulating layer,
The plating via is formed on one surface of the metal pad,
The second insulating layer is a printed circuit board laminated on the other surface of the first insulating layer.
 제13항에 있어서,
상기 금속패드의 횡단면적은 상기 금속패드의 일면에서 타면으로 갈수록 커지는 인쇄회로기판.
14. The method of claim 13,
The cross-sectional area of the metal pad increases from one surface of the metal pad to the other surface.
 제13항에 있어서,
상기 제1 절연층 일면에 형성된 제1 회로를 더 포함하고,
상기 제1 회로의 측면은 경사지게 형성되는 인쇄회로기판.
14. The method of claim 13,
Further comprising a first circuit formed on one surface of the first insulating layer,
A printed circuit board in which a side surface of the first circuit is formed to be inclined.
 제13항에 있어서,
상기 제1 절연층 타면에 형성되는 제2 회로를 더 포함하는 인쇄회로기판.
14. The method of claim 13,
The printed circuit board further comprising a second circuit formed on the other surface of the first insulating layer.
 제16항에 있어서,
상기 도금비아 및 상기 제2 회로는 하부에 시드층을 포함하는 인쇄회로기판.
17. The method of claim 16,
The plated via and the second circuit include a seed layer thereunder.
 제13항에 있어서,
상기 제1 절연층 타면에 형성되는 그라운드층을 더 포함하는 인쇄회로기판.
14. The method of claim 13,
The printed circuit board further comprising a ground layer formed on the other surface of the first insulating layer.
 제11항에 있어서,
상기 도금비아의 횡단면적은 하면에서 상기 접촉계면으로 갈수록 커지고,
상기 페이스트비아의 횡단면적은, 상면에서 상기 제1 절연층 및 상기 제2 절연층의 계면으로 갈수록 커지고, 상기 제1 절연층 및 상기 제2 절연층의 계면에서 상기 접촉계면으로 갈수록 작아지는 인쇄회로기판.
12. The method of claim 11,
The cross-sectional area of the plated via increases from the lower surface to the contact interface,
The cross-sectional area of the paste via increases toward the interface between the first insulating layer and the second insulating layer from the top surface, and decreases from the interface between the first insulating layer and the second insulating layer toward the contact interface. Board.
 제11항에 있어서,
상기 제1 절연층 및 상기 제2 절연층은 LCP(Liquid Crystal Polymer), PTFE(Polytetrafluoroethylene), PPE(Polyphenylene Ether), COP(Cyclo Olefin Polymer), PFA(Perfluoroalkoxy), PI(Polyimide) 중 적어도 하나로 이루어지는 인쇄회로기판.
12. The method of claim 11,
The first insulating layer and the second insulating layer are made of at least one of Liquid Crystal Polymer (LCP), Polytetrafluoroethylene (PTFE), Polyphenylene Ether (PPE), Cyclo Olefin Polymer (COP), Perfluoroalkoxy (PFA), and Polyimide (PI). printed circuit board.
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