JP3929909B2 - 電子部品の実装方法 - Google Patents
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Description
【発明の属する分野】
本発明は、半導体チップ3の金属バンプと絶縁基板1の金属電極層とをフエースダウンボンディングする電子部品の実装方法に関するものである。
【0002】
【従来の技術】
電子部品(半導体チップ3)の金属バンプ(半田バンプ、金バンプ4等)と絶縁基板1の金属電極とを共晶合金を形成してフエィスダウン実装する方法としては、半導体チップ3に形成された金属バンプと、絶縁基板1に形成された金属電極層とをそれぞれ対向させて熱圧着させて共晶合金を作り、接合後、電子部品と絶縁基板1の隙間にアンダーフィル樹脂5として、液状の熱硬化性樹脂を注入して加熱硬化させ、電子部品と絶縁基板1の間隙を封止させる方法である。(例えば、特許文献1、2参照)。
上記の接合後にアンダーフィル樹脂5を注入する方法(後アンダーフィル法)を改良するものとして、絶縁基板1上にアンダーフィル樹脂5を塗布してから、金属バンプと金属電極を熱圧着させて、接合形成とアンダーフィル樹脂5の封止とを同時に行う方法(先アンダーフィル法)が提案されている(特許文献1、2、3参照)。
【0003】
(特許文献1)
特開平11−214440号公報 請求項1、2頁1欄 0002、図1
(特許文献2)
特開2000−100862号公報 請求項1、2頁1欄 0003、図1、2、3
(特許文献3)
特開昭60−262430号公報 請求項1、2、3頁、図1、2
【0004】
【発明が解決しようとする課題】
しかしながら、上記の半導体チップ3と絶縁基板1の間隙にアンダーフィル樹脂5を注入する工程はその隙間が狭く、アンダーフィル樹脂5の毛細管現象による浸透圧で注入されるので、絶縁基板1及び半導体チップ3の表面状態(汚れ等)や隙間の広さ、電極の密集度の差などによってアンダーフィル樹脂5が注入されない部分が生じ、接合部の長期信頼性を損ねるという問題が生じる。また、アンダーフィル樹脂5が注入されるまでに時間を要し、生産性が低いという問題点やアンダーフィル工程のために専用の装置が必要で、設備投資金額が高くなってしまうという問題点があった。
上記の後アンダーフイル法を改善するものとして提案された、金属接合を形成する前にアンダーフィル樹脂5を塗布する方法(先アンダーフィル法)は、金属接合とアンダーフィル樹脂5の封止が同時に行われるので、アンダーフィル樹脂5は接合温度(250℃以上)に晒されることにより、樹脂中の揮発成分の気化による気泡等によるボイドが発生してしまい、電子部品の信頼性を損ねるという問題が生じる。
【0005】
そこで、本発明は上述した点に鑑み、接合部の信頼性が高く、生産性に優れた半導体チップ3の実装方法を提供することを目的とするものである。
【0006】
【課題を解決する手段】
上記の課題を解決するため、本発明の電子部品の実装方法は、絶縁基板1の電極にはスズ電極層2が形成されてなり、半導体チップ3の電極には金バンプ4が形成されてなり、前記絶縁基板1の電極と前記半導体チップ3の電極とが接合され、前記絶縁基板1と半導体チップ3の間隙部にはアンダーフィル樹脂5が充填されてなる電子部品の実装方法であって、前記絶縁基板1上にアンダーフィル樹脂5を滴下するアンダーフィル滴下工程、熱圧着ツール6により280℃以上に加熱された前記半導体チップ3が前記半導体チップ3の金バンプ4と前記絶縁基板1上の電極とが対向するように下降し、前記半導体チップ3の金バンプ4と前記絶縁基板1上の電極に施されたスズ電極層2との間に金-スズ共晶合金層を形成し接合すると共に半導体チップ3と絶縁基板1の間隙部に充填されたアンダーフィル樹脂5は硬化(ゲル化)直前まで加熱させる熱圧着工程、前記アンダーフィル樹脂5を200℃以下の温度で硬化(ゲル化)させるアフターキュア工程の順で行うことを特徴とする。
【0007】
上記の本発明の電子部品の実装方法は、絶縁基板1上にアンダーフィル樹脂5を滴下した後に熱圧着工程を行うので、上記の熱圧着工程は半導体チップ3の金バンプ4と絶縁基板1のスズ電極層2との接合とアンダーフィル樹脂5の封入が同時に行われる。したがって、接合後アンダーフィル樹脂5の注入・封止を行うものと較べてアンダーフィル樹脂5の注入・封止の作業性が各段に向上すると共に、半導体チップ3と絶縁基板1の間隙が狭くてもアンダーフィル樹脂5の封入が可能となる。更に、アンダーフィル樹脂5は熱圧着工程を終了した時点では硬化(ゲル化)直前の液状であるので、金バンプ4とスズ電極層2との間にはアンダーフィル樹脂5が介在せず金-スズ共晶合金の接合がなされると共に、硬化(ゲル化)はアフターキュア工程で200℃以下の温度でおこなうものであるので、硬化するまでの時間、アンダーフィル樹脂5が液状状態を維持する時間が長いので、熱圧着工程で発生したボイドを消失させることが出来、信頼性の高い電子部品の実装方法を提供するものである。
【0008】
更に、本発明の電子部品の実装方法は、前記請求項1において、上記アフターキュア工程は、アンダーフィル樹脂5を硬化(ゲル化)させる前に硬化(ゲル化)温度よりも低い温度でアンダーフィル樹脂5中に含まれるボイドを脱泡する工程を含むものであることを特徴とする。
【0009】
上記の本発明の電子部品の実装方法は、アフターキュア工程で200℃以下の硬化温度でアンダーフィル樹脂5を硬化(ゲル化)させる前に、硬化温度よりも低い温度で所定時間キュアすることによりアンダーフィル樹脂5の粘度が低くなるのでより流動性が増し、樹脂中の気泡を抜けやすくなり、よりボイドの少ない樹脂封止が可能となり、信頼性の高い電子部品の実装方法を提供するものである。
【0010】
更に本発明の電子部品の実装方法は、前記請求項1、又は2において、上記アンダーフィル樹脂5は、(A)エポキシ樹脂、(B)硬化剤を必須成分とし、上記熱圧着工程完了後ゲル化せず液状であり、200℃以下のアフターキュアにより硬化(ゲル化)するものであることを特徴とする。
【0011】
上記の本発明の電子部品の実装方法は、前記請求項1、又は2において用いるアンダーフィル樹脂5は、(A)エポキシ樹脂、(B)硬化剤を必須成分とし、(A)エポキシ樹脂、(B)硬化剤の組成を適宜調整することにより、上記熱圧着工程完了後ゲル化せず液状であり、200℃以下のアフターキュアにより硬化(ゲル化)するものであるので、金−スズ共晶合金接合とボイドの少ない樹脂封止を可能とし、信頼性の高い電子部品の実装方法を提供するものである。
【0012】
【発明の実施の形態】
以下、本発明の実施例について図を用いて説明する。
【0013】
(実施例1)
図1(a)〜(d)は電子部品の実装方法を示す工程断面図である。
図2(a)は本発明の電子部品の実装方法で接合された電子部品の平面図であり、同図(b)は同図(a)のX−X方向の断面図である。
【0014】
まず、図1(a)〜(d)を用いて、本発明の電子部品の実装方法を説明する。
図1(a)はアンダーフィル樹脂滴下工程を、図1(b)、(c)は熱圧着工程を、図1(d)はアフターキュア工程をそれぞれ示すものである。
【0015】
まず、アンダーフィル樹脂滴下工程について説明する。
絶縁基板1上には、半導体チップ3の周辺部に形成された金バンプ4と対応した位置にスズ電極層2が形成されている。その絶縁基板1のスズ電極層2が形成されていない部分にアンダーフィル樹脂5を塗布する。望ましくは半導体チップ3の中心部に対応した位置にアンダーフィル樹脂5を滴下するのが望ましい。( 図1(a))
スズ電極層2のスズの厚みは、0.10から0.40μmの範囲が望ましい。0.10μm以下では十分な量の金との共晶合金が生成されず、接合強度が不足してしまう。
0.40μm以上では金との共晶合金が過剰に生成されてしまい、隣接する電極との接触による電気的短絡不良が発生するおそれがある。
【0016】
絶縁基板1は例えばポリイミドのような軟質の耐熱性樹脂からなるフイルム状の絶縁基板1であっても、ガラス入りエポキシ樹脂の様な硬質の耐熱性樹脂からなる絶縁基板1であってもよい。本発明では、ポリイミドフイルム基板を用いた。
【0017】
テーブル7は絶縁基板1を保持するためのものであるが、できるだけ熱を逃がさないよう熱伝導率の低いものを用いるのが望ましい。またテーブル7を40℃〜80℃程度に加熱して接合を補助、促進させることも可能である。
【0018】
次に、熱圧着工程を説明する。
加熱手段と下降手段を有する熱圧着ツール6にチャッキングされた半導体チップ3は金-スズ共晶合金を形成する280℃以上に加熱され、絶縁基板1に向かって下降する。下降する位置は、半導体チップ3の金バンプ4が絶縁基板1のスズ電極層2と相対するようにする。(図1(b))
下降する速度は、0.5〜8mm/secの範囲であることが望ましい。下降する速度が0.5mm/sec以下では熱圧着ツール6からの輻射熱でアンダーフィル樹脂5が接合する前に硬化を始めてしまうからである。
下降する速度が8mm/sec以上では衝撃荷重により半導体チップ3が破損してしまうからである。
【0019】
熱圧着ツール6が下降する間、絶縁基板1のスズ電極層2は熱圧着ツール6の輻射熱により加熱される。また、アンダーフィル樹脂5も加熱されるが硬化(ゲル化)は始まっていない。
【0020】
熱圧着ツール6が下降し終わると、アンダーフィル樹脂5の広がりと金バンプ4とスズ電極層2の接合が行われ、金−スズ共晶合金が形成され、アンダーフィル樹脂5は半導体チップ3と絶縁基板1の間隙(半導体チップ3の金バンプ4と絶縁基板1のスズ電極層2とで形成される接合層による間隙)に充填されると同時に、半導体チップ3の側面外周部にフィレット8を形成するように行う。(図1(c))
【0021】
上記のアンダーフィル樹脂5のフィレット8の形成において、アンダーフィル樹脂5の粘度が重要となる(熱圧着工程での粘度も含む)。
すなわち、アンダーフィル樹脂5の粘度は、400〜2000poise(熱圧着工程での粘度も含む)の範囲にあることが必要である。
400poise以下では、適正なフィレット8が形成できない。フィレット8は半導体チップ3と絶縁基板1の接着強度に関係し、接合状態の長期の信頼性を維持するためには、適正なフィレット8の厚みFは半導体チップ3の厚みTの1/3以上必要となる。もちろん、上記の適正なフィレット8の形成において、アンダーフィル樹脂5の量は適正量供給する必要がある。
2000poise以上では金バンプ4と絶縁基板1のスズ電極層2との接合部隙間に入ってしまったアンダーフィル樹脂5を排斥することが困難となり、金―スズ共晶合金の接合形成が接合面積の一部のみになってしまい、接合強度が不十分になってしまう。
【0022】
更に、上記の熱圧着工程でアンダーフィル樹脂5の特性として重要なことは、半導体チップ3の金バンプ4と絶縁基板1上の電極に施されたスズ電極層2との間に金-スズ共晶合金層を形成し接合させると共に、半導体チップ3と絶縁基板1の間隙部に充填されたアンダーフィル樹脂5は硬化(ゲル化)直前まで加熱させることである。すなわち、アンダーフィル樹脂5は適度な粘性を有する液状の状態を保っていることである。
すなわち、アンダーフィル樹脂5が金-スズ共晶合金が形成するのに必要である280℃以上の温度に所定時間晒されても液状の状態を保っているためには、アンダーフィル樹脂5は図3に示された特性を有するもので達成される。
図3はアンダーフィル樹脂5の各硬化温度における硬化時間と硬化反応率の関係を示すものである。図3において、縦軸の硬化反応率は硬化の程度を示すものであり、硬化反応率が80%では硬化(ゲル化)した状態に近く、硬化反応率の値が小さくなるにつれてアンダーフィル樹脂5の粘度は低くなる。
図3において、例えば硬化温度が450℃の場合は0.3sec位で80%硬化してしまうが、硬化温度が150℃では80%硬化には1000sec(約17分)を要する。硬化温度が350℃の場合、時間が1secの場合、硬化率が40〜45%である。もちろん、この条件でのアンダーフィル樹脂5は液状である。
金-スズ共晶合金を形成するためには、最低280℃以上の温度で行うことが必要となり、本実施例では上記の熱圧着工程は280℃より若干高い温度の350℃で硬化時間は1sec、硬化反応率が45%で行った。硬化反応率は37.5〜47.5%程度が適度な粘性を有するもので、フィレット8形状の維持にとって望ましいとともに、熱圧着工程の後に行われるアフターキュア工程での脱泡するにも望ましい条件といえる。
【0023】
更に、アンダーフィル樹脂5の構成する成分の沸点は250℃以上にすることが望ましい。
250℃以下ではアンダーフィル樹脂5が硬化する過程において、成分が沸騰し、気泡が生じて大きなボイドの発生の原因となってしまう。接合部に大きなボイドが生じると接着強度不足や耐湿性の低下の原因となり、信頼性の低下につながる。
【0024】
次に、アフターキュア工程について説明する。
熱圧着工程を終了した電子部品は冷却され、200℃以下の温度で所定時間、アフターキュアを行う。アフターキュアの目的は上記の熱圧着工程で生じてしまった樹脂中に含まれる気泡(ボイド)の除去(脱泡)とアンダーフィル樹脂5の硬化(ゲル化)である。(図1(d))
上記の熱圧着工程において、アンダーフィルフル樹脂中にアンダーフィル樹脂5成分中に少量でも比較的低分子量の成分(沸点が250℃以下の成分)が含まれてしまうと加熱により気化して小さなボイド(気泡)が発生してしまう。そのボイド(気泡)をアフターキュア工程で除去することにある。
すなわち、アフターキュア工程で200℃よりも低い温度でアンダーフィル樹脂を加熱することにより、アンダーフィル樹脂5は硬化(ゲル化)するまでの時間、液状状態を維持する時間が長いので、熱圧着工程で発生したボイドを消失させることが出来る。ボイドが消失するメカニズムは,まだ完全に解明されていないが,半導体チップと絶縁基板に挟まれているボイドが周囲に移動して排出される場合ももちろんあるが,それよりも上記の比較的低分子量のエポキシ樹脂が気化してボイドになっていた物が,低温で長時間放置されることによって再び液体に戻り液状のエポキシに吸収されることによって潰れて消失する物が多いものと考えられる。
更に、200℃以下の温度で硬化(ゲル化)させる前に硬化温度よりも低い温度、例えば100℃以下の温度(例えば70℃)で所定時間(例えば2時間)アフターキュアしてやるとボイドの周囲にあるアンダーフィル樹脂の粘度が下がってボイドの消失を促進できるのである。
上記の熱圧着工程を終了した液状であるアンダーフィル樹脂5の100℃以下での粘度特性は図4に示す特性を有している。アンダーフィル樹脂の温度が25℃から高くなるにつれて粘度が低くなり60℃で飽和する。この粘度の低い飽和する温度の60℃で所定時間(2時間)、アフターキュアすると気泡の除去(脱泡)がスムースに行われる。この脱泡工程ではある程度硬化(ゲル化)進む(アンダーフィル樹脂5の粘度が高くなる)が液状で行われるので脱泡がスムースに行われる。
アフターキュアでのボイドの除去(脱泡)は、アンダーフィル樹脂5の揮発成分の気泡の除去だけでなく、上記熱圧着工程での空気の巻き込み等によるボイドの除去にも効果があるのはいうまでもない。
上記の脱泡と硬化(ゲル化)を同一工程で行っても良いが、脱泡と硬化(ゲル化)は別々に行った方が効率的である。
アンダーフィル樹脂5の脱泡は100℃以下で所定時間、アンダーフィル樹脂5が液状の状態で行う作業であり、100℃以下の温度で硬化(ゲル化)するまでに長時間(数十時間)かかってしまうが、脱泡温度よりも高い温度(150℃位)で行うと短時間(1時間以内)で硬化(ゲル化)が完了するからである。
【0025】
図4は図3に示す硬化反応率が40%の場合を示したものであるが、硬化反応率が40%よりも高いと、図4に示す室温での粘度も上昇し、飽和する粘度も高くなり、流動性が低くなるので脱泡時間も長くなり、脱泡がスムースに行われ難くなる。また、硬化反応率が40%以下では粘度が小さくなり流動性が高くなるので、液だれ(フィレット8が形成できなくなる)が起きてしまう。
【0026】
上記で説明したアンダーフィル樹脂5は、上記熱圧着工程完了後ゲル化せず液状であり、200℃以下のアフターキュアにより硬化(ゲル化)するものである。
このものは、(A)エポキシ樹脂、(B)硬化剤を必須成分とした熱硬化性樹脂で可能となる。
上記(A)エポキシ樹脂としては、1分子中に2個以上のエポキシ基を有する多価エポキシ樹脂であれば、一般に用いられているエポキシ樹脂が使用可能である。具体的なものとしては、例えば、フェノールノボラックやクレゾールノボラック等のノボラック樹脂、ビスフェノールA、ビスフェノールF、レゾルシン、ビスヒドロキシジフェニルエーテル、p-アミノフェノール等の多価フェノール類、エチレングリコール、ネオペンチルグリコール、グリセリン、トリメチノールプロパン、ポリプロピレングリコール等の多価アルコール類、エチレンジアミン、トリエチレンテトラミン、アニリン等のポリアミノ化合物、アジピン酸、フタル酸、イソフタル酸等の多価カルボキシ化合物等とエピクロルヒドリン又は2-メチルエピクロルヒドリンを反応させて得られるグリシジル型のエポキシ樹脂が挙げられ、またジシクロペンタジエンエポキサイド、ブタジエンダイマージエポキサイド等の脂肪族および脂環族エポキシ樹脂等も挙げられ、これらは単独又は2種以上混合して使用できる。
更に、(B)硬化剤としては、1分子中に2個以上の活性水素を有するものであれば特に制限することはなく使用することができる。具体的なものとして、例えば、ジエチレントリアミン、トリエチレンテトラミン、メタフェニレンジアミン、ジシアンジアミド、ポリアミドアミン、イミダゾール等のポリアミノ化合物、無水フタル酸、無水メチルナジック酸、ヘキサヒドロ無水フタル酸、無水ピロメリット酸等の有機酸無水物、フェノールノボラック、クレゾールノボラック等のノボラック樹脂等が挙げられ、これらは単独又は2種以上混合して使用することができる。
本発明における重要特性としてその硬化特性が挙げられる。電極の熱共晶接合完了後まで樹脂がゲル化せず液状である事が良好な共晶接合状態を得る為に重要である。その条件を満たす硬化特性として、熱共晶温度領域280〜418℃において硬化時間が15〜1秒である事が必須である。この硬化時間よりも速い場合、熱共晶接合が得られる前に樹脂が硬化してしまい電気接続が得られない。また、硬化時間がこれよりも遅い場合、熱共晶接合は得られるが200℃以下のアフターキュアで樹脂が硬化しない為、アンダーフィルとして機能しない。つまり、電極熱共晶接合が得られる樹脂未硬化時間と、200℃以下のアフターキュアでの樹脂硬化を満たす硬化特性を硬化反応性で示すと硬化反応時の発熱量が40〜500mJ/mgとなる熱硬化性樹脂が適している事となる。
【0027】
上記の実施例では半導体チップ3のバンプが金バンプ4の場合について述べたが、半田バンプの場合でも、熱圧着工程での共晶合金を接合する温度が金スズ共晶合金の接合温度と近いので本発明を適用することが出来る。
【0028】
【発明の効果】
上記の本発明の電子部品の実装方法は、絶縁基板1上にアンダーフィル樹脂5を滴下した後に熱圧着工程を行うので、上記の熱圧着工程は半導体チップ3の金バンプ4と絶縁基板1のスズ電極層2との接合とアンダーフィル樹脂5の封入が同時に行われる。したがって、接合後アンダーフィル樹脂5の注入・封止を行うものと較べてアンダーフィル樹脂5の注入・封止の作業性が各段に向上すると共に、半導体チップ3と絶縁基板1の間隙が狭いものやチップサイズが大きくて注入距離が長くて注入に時間がかかってしまうようなチップでもほぼ一定の時間でアンダーフィル樹脂5の封入が可能となる。更に、アンダーフィル樹脂5は熱圧着工程を終了した時点では硬化(ゲル化)直前の液状であるので、金バンプ4とスズ電極層2との間にはアンダーフィル樹脂5が介在せず金-スズ共晶合金の接合がなされると共に、硬化(ゲル化)はアフターキュア工程で200℃以下の温度でおこなうものであるので、硬化するまでの時間、アンダーフィル樹脂5が液状状態を維持する時間が長いので、熱圧着工程で発生したボイドを消失させることが出来、信頼性の高い電子部品の実装方法を提供するものである。
【0029】
更に、上記の本発明の電子部品の実装方法は、アフターキュア工程で200℃以下の硬化温度でアンダーフィル樹脂5を硬化(ゲル化)させる前に、硬化温度よりも低い温度で所定時間キュアすることによりアンダーフィル樹脂5の粘度が低くなるのでより流動性が増し、樹脂中の気泡を抜けやすくなり、よりボイドの少ない樹脂封止が可能となり、信頼性の高い電子部品の実装方法を提供するものである。
【0030】
更に、上記の本発明の電子部品の実装方法は、前記請求項1、又は2において用いるアンダーフィル樹脂5は、(A)エポキシ樹脂、(B)硬化剤を必須成分とし、(A)エポキシ樹脂、(B)硬化剤の組成を適宜調整することにより、上記熱圧着工程完了後ゲル化せず液状であり、200℃以下のアフターキュアにより硬化(ゲル化)するものであるので、金−スズ共晶合金接合とボイドの少ない樹脂封止を可能とし、信頼性の高い電子部品の実装方法を提供するものである。
【0031】
【図面の簡単な説明】
【図1】(a)〜(d)は本発明の電子部品の実装方法を示す工程断面図である。
【図2】(a)は本発明の電子部品の実装方法で接合された電子部品の平面図であり、同図(b)は同図(a)のX−X方向の断面図である。
【図3】本発明のアンダーフィル樹脂の熱圧着工程での各接合温度における樹脂の硬化時間と硬化反応率の関係を示すものである。
【図4】本発明のアンダーフィル樹脂のアフターキュア工程での樹脂の粘度と温度の関係を示すものである。
【符号の説明】
1 絶縁基板
2 スズ電極層
3 半導体チップ
4 金バンプ
5 アンダーフィル樹脂
6 熱圧着ツール
7 テーブル
8 フィレット
Claims (3)
- 絶縁基板(1)の電極にはスズ電極層(2)が形成されてなり、半導体チップ(3)の電極には金バンプ(4)が形成されてなり、前記絶縁基板(1)の電極と前記半導体チップ(3)の電極とが接合され、前記絶縁基板(1)と半導体チップ(3)の間隙部にはアンダーフィル樹脂(5)が充填されてなる電子部品の実装方法であって、前記絶縁基板(1)上にアンダーフィル樹脂(5)を滴下するアンダーフィル樹脂(5)滴下工程、熱圧着ツール(6)により280℃以上に加熱された前記半導体チップ(3)が前記半導体チップ(3)の金バンプ(4)と前記絶縁基板(1)上の電極とが対向するように下降し、前記半導体チップ(3)の金バンプ(4)と前記絶縁基板(1)上の電極に施されたスズ電極層(2)との間に金-スズ共晶合金層を形成し接合すると共に半導体チップ(3)と絶縁基板(1)の間隙部に充填されたアンダーフィル樹脂(5)は硬化(ゲル化)直前まで加熱させる熱圧着工程、前記アンダーフィル樹脂(5)を200℃以下の温度で硬化(ゲル化)させるアフターキュア工程の順で行うことを特徴とする電子部品の実装方法。
- 上記アフターキュア工程は、アンダーフィル樹脂(5)を硬化(ゲル化)させる前に硬化(ゲル化)温度よりも低い温度でアンダーフィル樹脂(5)中に含まれるボイドを脱泡する工程を含むものであることを特徴とする請求項1記載の電子部品の実装方法。
- 上記アンダーフィル樹脂(5)は、(A)エポキシ樹脂、(B)硬化剤を必須成分とし、上記熱圧着工程完了後ゲル化せず液状であり、200℃以下のアフターキュアにより硬化(ゲル化)する熱硬化性樹脂であることを特徴とする請求項1、又は2記載の電子部品の実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003036071A JP3929909B2 (ja) | 2003-02-14 | 2003-02-14 | 電子部品の実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003036071A JP3929909B2 (ja) | 2003-02-14 | 2003-02-14 | 電子部品の実装方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004247531A JP2004247531A (ja) | 2004-09-02 |
JP2004247531A5 JP2004247531A5 (ja) | 2005-10-20 |
JP3929909B2 true JP3929909B2 (ja) | 2007-06-13 |
Family
ID=33021273
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003036071A Expired - Lifetime JP3929909B2 (ja) | 2003-02-14 | 2003-02-14 | 電子部品の実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3929909B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006152075A (ja) * | 2004-11-26 | 2006-06-15 | Asahi Organic Chem Ind Co Ltd | フェノール樹脂複合体 |
JP4810097B2 (ja) * | 2005-01-14 | 2011-11-09 | 株式会社リコー | 立体回路基板、電気回路構造体、及び立体回路基板の製造方法 |
JP4640380B2 (ja) * | 2007-06-20 | 2011-03-02 | パナソニック株式会社 | 半導体装置の実装方法 |
JP4905339B2 (ja) * | 2007-12-10 | 2012-03-28 | パナソニック株式会社 | 電子部品実装基板の製造方法 |
JP5285465B2 (ja) * | 2008-02-26 | 2013-09-11 | パナソニック株式会社 | 実装方法および吸着コレット |
JP2010171118A (ja) * | 2009-01-21 | 2010-08-05 | Panasonic Electric Works Co Ltd | 実装部品の表面実装方法、その方法を用いて得られる実装部品構造体、及びその方法に用いられるアンダーフィル用液状エポキシ樹脂組成物 |
JP2012069545A (ja) | 2010-09-21 | 2012-04-05 | Toyoda Gosei Co Ltd | 発光素子の搭載方法 |
JP6009860B2 (ja) * | 2011-11-09 | 2016-10-19 | 積水化学工業株式会社 | 半導体装置の製造方法 |
JP7390824B2 (ja) * | 2019-08-28 | 2023-12-04 | デクセリアルズ株式会社 | 半導体装置の製造方法 |
-
2003
- 2003-02-14 JP JP2003036071A patent/JP3929909B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2004247531A (ja) | 2004-09-02 |
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A521 | Written amendment |
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R150 | Certificate of patent (=grant) or registration of utility model |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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