JP3926595B2 - 半導体装置 - Google Patents
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、パッドに与えられた高周波信号の半導体基板への漏洩を防止する半導体装置に関する。
【０００２】
【従来の技術】
近年、高周波用の半導体装置の開発が進んでいるが、取り扱う信号の周波数が高くなるにつれて、半導体装置に信号を取り入れるパッド部分の寄生容量に依る入力信号の損失が無視できなくなってきている。
【０００３】
この対策としては、例えば図４（ａ）に示すように、例えばＰ型の半導体基板１００上に形成されたパッド１０１の下方にＮ− 型のエピタキシャル層の半導体層１０２を形成し、パッド１０１と半導体層１０２で挟まれた層間膜１０３で形成される寄生容量１０４に対して、図４（ｂ）の等価回路に示すように、半導体基板１００と半導体層１０２で形成される寄生接合容量１０５を直列接続した状態とし、パッド１０１に接続される寄生容量を低減するようにしたものがあった。しかし、このような対策では、パッド１０１に与えられる入力信号の周波数が高くなると、寄生容量を低減しただけでは不十分で、入力信号は容易に寄生容量を介して半導体基板１００に漏れ、信号が減衰していた。
【０００４】
また、文献「日経エレクトロニクス1998.10.19(N0.728)P128」には、パッドの直下に高濃度のＰ＋ 拡散層を設け、半導体基板の電位をパッドの近辺で取り、パッド直下の寄生抵抗を低減することにより消費電力を削減した技術が提案されている。この提案では、パッドの寄生抵抗を低減してだけであり、パッドの寄生容量に依る信号の漏洩を防ぐことはできなかった。
【０００５】
【発明が解決しようとする課題】
以上説明したように、従来の半導体装置においては、パッドに寄生する寄生容量を介してパッドに与えられる高周波の信号が半導体基板に漏洩するといった不具合を招いていた。このことは、信号の周波数が高くなるにしたがって顕著なものとなり、従来採られていた対策では、上記不具合を解決することができなかった。
【０００６】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、パッドに与えられる高周波信号の半導体基板への漏洩を防止した半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する手段は、金属の第２配線層で形成されて、高周波の入力信号が与えられるパッドと、層間膜を介して前記パッドの下方に前記パッドと対向して形成された金属の第１配線層と、前記パッドを一端とし、前記第１配線層を他端として形成される前記パッドの寄生容量と、前記第２配線層で形成されて、前記パッドとは電気的に分離された電極と、前記層間膜を貫通して前記電極と前記第１配線層とを電気的に接続する層間接続配線と、ボルテージフォロワに接続され、一方の入力端が前記パッドに接続され、他方の入力端が接続された出力端が前記電極に接続されたオペアンプとを有することを特徴とする。
【０００８】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【０００９】
図１はこの発明の一実施形態に係る半導体装置の構成を示す図である。図１において、この実施形態の半導体装置は、半導体基板１上に酸化膜等からなる層間膜２が形成され、層間膜２上に金属からなる第１配線層３が形成されている。第１配線層３の上には、酸化膜等からなる層間膜４が形成され、第１配線層３の上部の層間膜４にはビア（VIA ）５が形成されている。層間膜４の上には、金属の第２配線層からなるパッド６、ならびに第２配線層からなる電極７が形成されている。パッド６は、第１配線層３の上方に第１配線層と対向するように形成され、第１配線層３は、パッド６と対向する面積よりも十分に広く形成されている。パッド６は、半導体基板１に形成された内部回路（図示せず）に接続され、パッド６に与えられた高周波の入力信号が内部回路に供給される。電極７は、ビア５を介して第１配線層３と接続されている。また、半導体基板１の表面には、保護膜８が形成されている。
【００１０】
また、半導体基板１には、オペアンプ（演算増幅器）９が形成されている。このオペアンプ９は、ボルテージ（電圧）フォロワに接続されている。すなわち、オペアンプ９の一方の入力端に入力信号が与えられ、他方の入力端が出力端と接続され、高入力インピーダンス、低出力インピーダンスで入力電位と同電位を出力電位に与えるオペアンプを実現している。このようなオペアンプ９は、一方の入力端がパッド６に接続され、他方の入力端が接続された出力端が電極７に接続されている。
【００１１】
このようなオペアンプ９がパッド６に接続された構成の電気的な等価回路を図２に示す。図２において、パッド６と第１の配線層３ならびにこれらに挟まれた層間膜４からなるパッド６の寄生容量１０の一方端には、オペアンプ９の高入力インピーダンスとなる一方の入力端が接続され、寄生容量１０の他方端には、オペアンプ９の低インピーダンスとなる出力端が接続されている。また、寄生容量１０の他方端とオペアンプ９の出力端との接続点はパッド６の寄生抵抗１１を介して半導体基板１の基板電位となるグランドに接続されている。
【００１２】
このような構成において、微弱な高周波の入力信号がパッド６に与えられると、
この入力信号はオペアンプ９の一方の入力端にも与えられる。これにより、オペアンプ９の出力端には、ボルテージフォロワのオペアンプ９の特性にしたがって入力信号と同電位の低インピーダンスの出力電位が生成され、この出力がパッド６に接続された寄生容量１０の他方端に与えられる。すなわち、入力信号がパッド６に与えられてパッド６の寄生容量１０の一方端に入力信号が与えられた時には、寄生容量１０の他方端にも入力信号と同電位が与えられることになる。
【００１３】
したがって、寄生容量１０の両極端は同電位となり、寄生容量１０の両極端の間の電位差はなくなる。これにより、パッド６に与えられた高周波の入力信号はパッド６の寄生容量１０を介して半導体基板１に漏洩することは防止される。この結果、入力信号の損失を防ぐことができる。また、パッド６に与えられた入力信号は、オペアンプ９の高入力インピーダンスの入力端に与えられるので、入力信号が微弱であっても入力信号に影響を及ぼすことは回避される。
【００１５】
【発明の効果】
以上説明したように、この発明によれば、ボルテージフォロワに接続されたオペアンプの入力をパッドならびにパッドの寄生容量の一方側に接続し、オペアンプのフォロワ出力を寄生容量の他方側に接続して構成したので、パッドに与えられる高周波信号の半導体基板への漏洩を防止することが可能となり、高周波信号の損失を回避することができる。
【図面の簡単な説明】
【図１】 この発明の一実施形態に係る半導体装置の構成を示す図である。
【図２】 図１の等価回路を示す図である。
【図３】 従来の半導体装置の構成を示す図である。
【符号の説明】
１ 半導体基板
２，４ 層間膜
３ 第１配線層
５ ビア
６ パッド
７ 電極
８ 保護膜
９ オペアンプ
１０ 寄生容量
１１ 寄生抵抗
【発明の属する技術分野】
この発明は、パッドに与えられた高周波信号の半導体基板への漏洩を防止する半導体装置に関する。
【０００２】
【従来の技術】
近年、高周波用の半導体装置の開発が進んでいるが、取り扱う信号の周波数が高くなるにつれて、半導体装置に信号を取り入れるパッド部分の寄生容量に依る入力信号の損失が無視できなくなってきている。
【０００３】
この対策としては、例えば図４（ａ）に示すように、例えばＰ型の半導体基板１００上に形成されたパッド１０１の下方にＮ− 型のエピタキシャル層の半導体層１０２を形成し、パッド１０１と半導体層１０２で挟まれた層間膜１０３で形成される寄生容量１０４に対して、図４（ｂ）の等価回路に示すように、半導体基板１００と半導体層１０２で形成される寄生接合容量１０５を直列接続した状態とし、パッド１０１に接続される寄生容量を低減するようにしたものがあった。しかし、このような対策では、パッド１０１に与えられる入力信号の周波数が高くなると、寄生容量を低減しただけでは不十分で、入力信号は容易に寄生容量を介して半導体基板１００に漏れ、信号が減衰していた。
【０００４】
また、文献「日経エレクトロニクス1998.10.19(N0.728)P128」には、パッドの直下に高濃度のＰ＋ 拡散層を設け、半導体基板の電位をパッドの近辺で取り、パッド直下の寄生抵抗を低減することにより消費電力を削減した技術が提案されている。この提案では、パッドの寄生抵抗を低減してだけであり、パッドの寄生容量に依る信号の漏洩を防ぐことはできなかった。
【０００５】
【発明が解決しようとする課題】
以上説明したように、従来の半導体装置においては、パッドに寄生する寄生容量を介してパッドに与えられる高周波の信号が半導体基板に漏洩するといった不具合を招いていた。このことは、信号の周波数が高くなるにしたがって顕著なものとなり、従来採られていた対策では、上記不具合を解決することができなかった。
【０００６】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、パッドに与えられる高周波信号の半導体基板への漏洩を防止した半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する手段は、金属の第２配線層で形成されて、高周波の入力信号が与えられるパッドと、層間膜を介して前記パッドの下方に前記パッドと対向して形成された金属の第１配線層と、前記パッドを一端とし、前記第１配線層を他端として形成される前記パッドの寄生容量と、前記第２配線層で形成されて、前記パッドとは電気的に分離された電極と、前記層間膜を貫通して前記電極と前記第１配線層とを電気的に接続する層間接続配線と、ボルテージフォロワに接続され、一方の入力端が前記パッドに接続され、他方の入力端が接続された出力端が前記電極に接続されたオペアンプとを有することを特徴とする。
【０００８】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【０００９】
図１はこの発明の一実施形態に係る半導体装置の構成を示す図である。図１において、この実施形態の半導体装置は、半導体基板１上に酸化膜等からなる層間膜２が形成され、層間膜２上に金属からなる第１配線層３が形成されている。第１配線層３の上には、酸化膜等からなる層間膜４が形成され、第１配線層３の上部の層間膜４にはビア（VIA ）５が形成されている。層間膜４の上には、金属の第２配線層からなるパッド６、ならびに第２配線層からなる電極７が形成されている。パッド６は、第１配線層３の上方に第１配線層と対向するように形成され、第１配線層３は、パッド６と対向する面積よりも十分に広く形成されている。パッド６は、半導体基板１に形成された内部回路（図示せず）に接続され、パッド６に与えられた高周波の入力信号が内部回路に供給される。電極７は、ビア５を介して第１配線層３と接続されている。また、半導体基板１の表面には、保護膜８が形成されている。
【００１０】
また、半導体基板１には、オペアンプ（演算増幅器）９が形成されている。このオペアンプ９は、ボルテージ（電圧）フォロワに接続されている。すなわち、オペアンプ９の一方の入力端に入力信号が与えられ、他方の入力端が出力端と接続され、高入力インピーダンス、低出力インピーダンスで入力電位と同電位を出力電位に与えるオペアンプを実現している。このようなオペアンプ９は、一方の入力端がパッド６に接続され、他方の入力端が接続された出力端が電極７に接続されている。
【００１１】
このようなオペアンプ９がパッド６に接続された構成の電気的な等価回路を図２に示す。図２において、パッド６と第１の配線層３ならびにこれらに挟まれた層間膜４からなるパッド６の寄生容量１０の一方端には、オペアンプ９の高入力インピーダンスとなる一方の入力端が接続され、寄生容量１０の他方端には、オペアンプ９の低インピーダンスとなる出力端が接続されている。また、寄生容量１０の他方端とオペアンプ９の出力端との接続点はパッド６の寄生抵抗１１を介して半導体基板１の基板電位となるグランドに接続されている。
【００１２】
このような構成において、微弱な高周波の入力信号がパッド６に与えられると、
この入力信号はオペアンプ９の一方の入力端にも与えられる。これにより、オペアンプ９の出力端には、ボルテージフォロワのオペアンプ９の特性にしたがって入力信号と同電位の低インピーダンスの出力電位が生成され、この出力がパッド６に接続された寄生容量１０の他方端に与えられる。すなわち、入力信号がパッド６に与えられてパッド６の寄生容量１０の一方端に入力信号が与えられた時には、寄生容量１０の他方端にも入力信号と同電位が与えられることになる。
【００１３】
したがって、寄生容量１０の両極端は同電位となり、寄生容量１０の両極端の間の電位差はなくなる。これにより、パッド６に与えられた高周波の入力信号はパッド６の寄生容量１０を介して半導体基板１に漏洩することは防止される。この結果、入力信号の損失を防ぐことができる。また、パッド６に与えられた入力信号は、オペアンプ９の高入力インピーダンスの入力端に与えられるので、入力信号が微弱であっても入力信号に影響を及ぼすことは回避される。
【００１５】
【発明の効果】
以上説明したように、この発明によれば、ボルテージフォロワに接続されたオペアンプの入力をパッドならびにパッドの寄生容量の一方側に接続し、オペアンプのフォロワ出力を寄生容量の他方側に接続して構成したので、パッドに与えられる高周波信号の半導体基板への漏洩を防止することが可能となり、高周波信号の損失を回避することができる。
【図面の簡単な説明】
【図１】 この発明の一実施形態に係る半導体装置の構成を示す図である。
【図２】 図１の等価回路を示す図である。
【図３】 従来の半導体装置の構成を示す図である。
【符号の説明】
１ 半導体基板
２，４ 層間膜
３ 第１配線層
５ ビア
６ パッド
７ 電極
８ 保護膜
９ オペアンプ
１０ 寄生容量
１１ 寄生抵抗
Claims (1)
- 金属の第２配線層で形成されて、高周波の入力信号が与えられるパッドと、
層間膜を介して前記パッドの下方に前記パッドと対向して形成された金属の第１配線層と、
前記パッドを一端とし、前記第１配線層を他端として形成される前記パッドの寄生容量と、
前記第２配線層で形成されて、前記パッドとは電気的に分離された電極と、
前記層間膜を貫通して前記電極と前記第１配線層とを電気的に接続する層間接続配線と、
ボルテージフォロワに接続され、一方の入力端が前記パッドに接続され、他方の入力端が接続された出力端が前記電極に接続されたオペアンプと
を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001293941A JP3926595B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001293941A JP3926595B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003100884A JP2003100884A (ja) | 2003-04-04 |
| JP3926595B2 true JP3926595B2 (ja) | 2007-06-06 |
Family
ID=19115627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001293941A Expired - Fee Related JP3926595B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3926595B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9768737B2 (en) | 2012-08-02 | 2017-09-19 | Horiba, Ltd. | Amplifier and radiation detector |
-
2001
- 2001-09-26 JP JP2001293941A patent/JP3926595B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003100884A (ja) | 2003-04-04 |
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040910 |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061128 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070126 |
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