JP3914415B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、リードフレームまたは配線基板の共通化に適用して有効な技術に関する。
【０００２】
【従来の技術】
特開平６−２１６３０３号公報（U.S.Patent No.5,637,913)には、ダイパッド３と、インナーリード部５ａおよびアウターリード部５ｂからなるリード５を有するリードフレーム１と、前記リードフレーム１上に塔載された半導体チップを有する半導体装置において、前記ダイパッド３の大きさを半導体チップよりも小さくする（以降、この構造を小タブ構造という）ことによって、従来タブのサイズによって塔載できるチップサイズが規定されていた大タブ型のパッケージと比較して、外形寸法の異なる各種の半導体チップを塔載することを可能とする技術が開示されている。
【０００３】
【発明が解決しようとする課題】
ところが、特開平６−２１６３０３号公報においては、搭載可能な半導体チップのサイズの範囲を明確に規定した記載は無い。
【０００４】
小タブ構造のＱＦＰ（Quad Flat Package)では、チップサイズに比較してチップ塔載領域となるタブが大幅に小さいために、タブの大きさによらず、外形寸法の異なる各種の半導体チップを塔載することが可能となり、このとき塔載できるチップサイズの範囲は適用するワイヤボンディング技術の能力によって決定される。
【０００５】
なお、リードフレームを小タブ構造にすることにより、リードフレームにチップサイズに対する汎用性を持たせることができるといっても、その汎用性にもワイヤ長さという制約のもとで範囲が限られる。しかし、半導体チップのサイズの広がりはこのように限定された狭い範囲内に収まるものではなく、塔載するトランジスタの数や採用するプロセスの微細化の程度によって非常に大きな幅を持つものである。
【０００６】
そこで、このように様々なサイズの半導体チップを搭載するという要求に応えるためには、複数種類のリードフレームを準備することが必要となるが、リードフレームの種類が増えることと、これに伴ってコストも増えることとが問題となる。
【０００７】
本発明の目的は、リードフレームまたは配線基板にチップ縦横比の変化への汎用性をも確保した複数サイズの半導体チップを搭載可能にする半導体装置の製造方法を提供することにある。
【０００８】
本発明のその他の目的は、１種類のベースフレームまたはベース基板を用いてさらに広範囲のサイズの半導体チップを搭載可能にする半導体装置の製造方法を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
すなわち、本発明は、（ａ）第１タブ、前記第１タブの周囲に延在する複数の第１インナリード、前記第１インナリードの長さ及びワイヤボンディングルールを基に半導体チップの搭載範囲が定義された第１の搭載範囲を有する第１のリードフレームと、前記第１タブと同じサイズの第２タブ、前記第２タブの周囲に延在し、かつ前記複数の第１インナリードよりもそれぞれ短い複数の第２インナリード、前記第２インナリードの長さ及び前記ワイヤボンディングルールを基に前記半導体チップの搭載範囲が定義され、かつ前記第１の搭載範囲よりも大きい範囲を含む第２の搭載範囲を有する第２のリードフレームを準備する工程と、（ｂ）前記（ａ）工程の後に、前記第１タブおよび前記第２タブよりも大きいサイズから成る前記半導体チップを準備する工程と、（ｃ）前記半導体チップのサイズが前記第１の搭載範囲内である場合は、前記半導体チップを前記第１タブ上に搭載し、前記半導体チップのサイズが前記第２の搭載範囲内である場合は、前記半導体チップを前記第２タブ上に搭載し、前記半導体チップのサイズが前記第１の搭載範囲内であり、かつ前記第２の搭載範囲内である場合は、前記半導体チップを前記第１タブ上に搭載する工程と、（ｄ）前記半導体チップが第１タブ上に搭載された場合は、前記半導体チップの主面上の複数の電極と前記複数の第１インナリードを複数のボンディングワイヤを介してそれぞれ電気的に接続し、前記半導体チップが第２タブ上に搭載された場合は、前記半導体チップの主面上の複数の電極と前記複数の第２インナリードを複数のボンディングワイヤを介してそれぞれ電気的に接続する工程と、（ｅ）前記半導体チップが第１タブ上に搭載された場合は、前記半導体チップ、前記複数の第１インナリード、前記複数のボンディングワイヤを封止する樹脂封止体を形成し、前記半導体チップが第２タブ上に搭載された場合は、前記半導体チップ、前記複数の第２インナリード、前記複数のボンディングワイヤを封止する樹脂封止体を形成する工程とを有するものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。
【００１６】
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは前記数値および範囲についても同様である。
【００１７】
また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の製造方法によって組み立てられるＱＦＰの内部構造を樹脂封止体を透過して示す平面図、図２は図１に示すＱＦＰの構造を示す断面図、図３は図１に示すＱＦＰにおいて小さな半導体チップを搭載した際の構造を示す断面図、図４は図１に示すＱＦＰにおけるワイヤボンディングルールの要素の一例を示す拡大部分平面図、図５は図１に示すＱＦＰの組み立てに用いられるリードフレームの構造の一例を示す部分平面図、図６は図１に示すＱＦＰの組み立てに用いられるリードフレームの変形例であるマトリクスフレームの構造を示す部分平面図、図７は図５および図６に示すリードフレームのインナリード配列を示す部分平面図、図８は図６に示すリードフレームに最小サイズの半導体チップを搭載した構造を示す部分平面図、図９は図６に示すリードフレームに最大サイズの半導体チップを搭載した構造を示す部分平面図、図１０は図６に示すリードフレームにおけるチップ搭載可能範囲を示す枠取り図、図１１は本発明の半導体装置の製造方法における小タブの正方形パッケージ用の２種類のリードフレームに対応するチップ搭載可能範囲と、従来の大タブのＱＦＰのチップ搭載可能範囲とを示す枠取り図、図１２は本発明の半導体装置の製造方法における小タブのパッケージ用の２種類のリードフレームのチップ搭載可能範囲が重ならない一例を示す枠取り図、図１３は本発明の半導体装置の製造方法における小タブのパッケージ用の２種類のリードフレームのチップ搭載可能範囲が接する一例を示す枠取り図、図１４は本発明の半導体装置の製造方法における小タブのパッケージ用の２種類のリードフレームのチップ搭載可能範囲が重なる一例を示す枠取り図、図１５〜図１７は本発明の実施の形態１の長方形のＱＦＰの組み立てに用いられるリードフレームの構造の一例をそれぞれ示す拡大部分平面図、図１８は図１５〜図１７に示すリードフレームそれぞれに対応する３つのチップ搭載可能範囲を示す枠取り図、図１９は本発明の半導体装置の製造方法における２種類のリードフレームのチップ搭載可能範囲が重なる場合のフレーム優先使用順位の一例を示す拡大部分平面図、図２０は本発明の半導体装置の製造方法のリードフレームにおけるインナリードの３段の切断例を示す拡大部分平面図、図２１は図２０に示す３段の切断例に対応するリードフレームそれぞれに対応する３つのチップ搭載可能範囲を示す枠取り図、図２２は本発明の半導体装置の製造方法におけるインナリード切断工程を含めたＱＦＰの組み立て手順の一例を示すプロセスフロー図、図２３は図２２に示す組み立て手順に対する変形例の組み立て手順を示すプロセスフロー図、図２４は本発明の半導体装置の製造方法における４種類のリードフレームそれぞれのチップ搭載可能範囲の一例を示す枠取り図、図２５および図２６は変形例の半導体装置であるＱＦＮの構造を示す図であり、図２５は断面図、図２６は底面図である。
【００１９】
本実施の形態１の半導体装置の製造方法によって組み立てられる半導体装置は、図５や図６に示すリードフレームを用いて組み立てられた樹脂封止形のものであり、半導体チップ２と接合するタブ１ａが半導体チップ２よりも小さく形成され小タブ構造のものである。
【００２０】
本実施の形態１ではこの半導体装置の一例として、図１および図２に示すＱＦＰ６を取り上げて説明する。
【００２１】
ＱＦＰ６の構成について説明すると、半導体チップ２の周囲に延在する複数のリードであるインナリード１ｂと、半導体チップ２の裏面２ｂとダイボンド材を介して接合しており、かつ半導体チップ２の主面２ｃより小さく形成されたタブ１ａと、半導体チップ２の主面２ｃに形成された電極であるパッド２ａとこれに対応するインナリード１ｂとを電気的に接続するボンディングワイヤ４と、半導体チップ２、複数のインナリード１ｂおよびボンディングワイヤ４を封止する樹脂封止体３と、インナリード１ｂに繋がり、かつ樹脂封止体３から４方向の外部に突出した複数のリードであるアウタリード１ｃとからなり、それぞれのアウタリード１ｃが、ガルウィング状に曲げ加工されている。
【００２２】
また、樹脂封止体３に埋め込まれた各インナリード５ｂの長さは、最小値で0.８ｍｍ程度であるが、この数値に限定されるものではない。
【００２３】
なお、本実施の形態１のＱＦＰ６は、小タブ構造を採用することにより、１つのリードフレームで種々のサイズの半導体チップ２が搭載可能になるとともに、ワイヤボンディングを可能にするための制約（以降、この制約をワイヤボンディングルールという）に基づいてリードフレームにおける半導体チップ２の搭載可能範囲を求めて、この範囲内に収まるようなサイズの半導体チップ２が搭載されたものである。
【００２４】
ここで、前記ワイヤボンディングルールについて説明する。
【００２５】
ワイヤボンディングルールは、例えば、ワイヤボンディングに関する不良対策のための制約または条件である。
【００２６】
図３は、ＱＦＰ６が、図２に示すＱＦＰ６より小さな半導体チップ２を搭載している場合であり、小タブ構造を採用することにより、複数のインナリード１ｂの先端の配列によって形成された開口部において、種々のサイズの半導体チップ２が搭載可能になり、同じリードフレームを用いて組み立てられたＱＦＰ６において、図３は図２より小さい半導体チップ２を搭載した構造を示している。
【００２７】
なお、小タブ構造にすることにより、１つのリードフレームにおいて複数種類のサイズの半導体チップ２の搭載が可能になるものの、複数のインナリード１ｂの先端によって形成された開口部においてどこにでも半導体チップ２が搭載可能になるわけではなく、ワイヤボンディングルールによって前記開口部におけるチップ搭載可能範囲が定められる。
【００２８】
小タブ構造のＱＦＰ６を組み立てる際のワイヤボンディングルールは、例えば、図２および図３に示すようなワイヤ長（Ｌ）や図４に示す隣接するボンディングワイヤ４同士の間隔（Ｓ）などである。
【００２９】
すなわち、同一のリードフレームを用いた場合、図２と図３に示すように、チップサイズが小さくなると、その分、チップ端部とインナリード１ｂの先端との距離が長くなるため、ワイヤ長（Ｌ）が長くなる。
【００３０】
したがって、チップ搭載可能範囲を定める際に、ワイヤ長（Ｌ）の最大限界と最小限界を考慮しなければならない。
【００３１】
さらに、ワイヤ間隔（Ｓ）も考慮しなければならない。
【００３２】
ワイヤ間隔（Ｓ）は、樹脂封止工程におけるモールド時のワイヤ流れを防止するためのものであり、目安としては、例えば、ワイヤ長（Ｌ）の１０％程度であるが、この数値に限定されるものではない。
【００３３】
これらにより、小タブを採用するにあたり、ワイヤ長（Ｌ）やワイヤ間隔（Ｓ）などのワイヤボンディングルールに基づいてチップ搭載可能範囲を定める。
【００３４】
次に、小タブを採用したリードフレームにおけるチップ搭載可能範囲の定め方について説明する。
【００３５】
図５は、ＱＦＰ６の組み立てに用いられるリードフレームの一例である単列リードフレーム１ｇであり、枠部１ｆで囲われたパッケージ領域（製品形成領域）１ｈ内に複数のインナリード１ｂおよびアウタリード１ｃと、タブ１ａとが形成され、このパッケージ領域１ｈが単列で複数形成されているものである。
【００３６】
また、図６は、前記リードフレームの変形例であるマトリクスフレーム１であり、前記パッケージ領域１ｈが、複数行×複数列のマトリクス配置で形成されている。
【００３７】
図５、図６の何れも小タブを採用したフレームであり、各リード間に樹脂モールド時の封止用樹脂の流出を阻止するダムバー１ｉが形成され、さらに、それぞれの対向する外側の枠部１ｆにはガイド用長孔１ｄや位置決め孔１ｅが形成されている。
【００３８】
さらに、図７は、図５に示す単列リードフレーム１ｇのパッケージ領域１ｈにおけるインナリード１ｂ配列とタブ１ａとを示したものであり、各インナリード１ｂの先端によって形成される開口部の略四角形が長方形の場合であり、ここでは、この図７を用いてチップ搭載可能範囲の定め方を説明する。
【００３９】
まず、図８は、図７に示すリードフレームにおいて、搭載可能な最小のチップサイズ（ｅ，ｆ）を示したものであり、この最小のチップサイズ（ｅ，ｆ）は、ボンディングワイヤ４の最大限界（最長のワイヤ長さ）によって決まる。
【００４０】
さらに、図９は、図７に示すリードフレームにおいて、搭載可能な最大のチップサイズをＸ方向とＹ方向に対してそれぞれ定めたものであり、長手方向がＸ方向に対して平行なチップサイズの最大は（ａ，ｂ）であり、一方、長手方向がＹ方向に対して平行なチップサイズの最大は（ｃ，ｄ）となる。
【００４１】
図８および図９に示すデータを、図１０に示すように、Ｘ方向の搭載可能チップサイズＸを横軸に設定し、Ｙ方向の搭載可能チップサイズＹを縦軸に設定してグラフ化すると、多角形（ここでは、五角形）の枠Ｕが形成され、この多角形の枠Ｕ内の大きさの半導体チップ２を搭載することが可能になる。
【００４２】
なお、図７に示すＴ部は、長方形パッケージのコーナーリード面取り部を示すものであり、したがって、図１０に示すように、多角形枠Ｕが五角形となる。
【００４３】
また、図１１は、リード本数やリード形状およびタブ１ａ（小タブ）の形状などが同じで、かつインナリード１ｂの長さ（開口部の大きさ）が異なった２種類のリードフレームについて、図８〜図１０に示す方法と同じ方法でそれぞれのチップ搭載可能範囲である多角形枠を求めたものであるが、それぞれの多角形枠の一部が重複している。
【００４４】
さらに、点Ｗは、従来構造のリードフレームを用いた際のチップ搭載可能範囲Ｖを示したものであり、従来構造のリードフレームでは、基本的に１つのリードフレームで１つのサイズの半導体チップ２しか搭載できず、リードフレームと半導体チップ２とが一品一様の関係となっている。
【００４５】
これに対して、小タブを採用した２種類のリードフレームでは、チップ搭載可能範囲Ｖを多角形枠内として拡大することができる。
【００４６】
ここで、図１１に示す２つの多角形枠であるチップ搭載可能範囲Ｖの重複領域について説明する。
【００４７】
前記のように、ボンディングワイヤ４の最大長さ／最小長さによって塔載できるチップサイズの範囲が定義され、この範囲は、例えば、半導体チップ２が長方形の主面２ｃを有する場合に、チップ主面の直交する２辺の長さを軸とする平面上において、図１０に示すような多角形となる。
【００４８】
そこで、図１２、図１３および図１４に示す多角形枠は、４種類のリードフレームからそれぞれ形成されたチップ搭載可能範囲５１，５２，５３，５４であり、同じピン数で、かつ各インナリード１ｂの先端とその接線で作られる多角形（開口部）の大きさが違い、故に塔載できるチップサイズの範囲が異なる物同士である。
【００４９】
２つのリードフレームを用意することによってできるチップ搭載範囲の面積を最大にするには、チップ搭載可能範囲５１とチップ搭載可能範囲５２が重ならない様に設定した図１２または図１３に示すリードフレームを準備するのが妥当である。
【００５０】
しかし、図１２のように塔載範囲を並べるとチップ搭載可能範囲５１とチップ搭載可能範囲５２が不連続であるために、その間の領域のサイズのチップへの対応が必要になった場合に、さらに別のリードフレームを準備しなければいけなくなる。
【００５１】
そこで、図１３のように塔載範囲を頂点で接触するように並べると、チップ搭載可能範囲５１とチップ搭載可能範囲５３を連続とすることができる、しかし、この場合、Ａ点が示すサイズの半導体チップ２を搭載することができない。Ａ点の半導体チップ２とは、その主面２ｃの縦横比が、リードフレームの先端と、その接点によって形成される多角形（開口部）の縦横比と異なるチップである。
【００５２】
すなわち、パッケージ（樹脂封止体３）の縦横比と異なった縦横比の半導体チップ２である。
【００５３】
そこで、Ａ点に示すようなサイズの半導体チップ２を塔載するためには、図１４に示すようにチップ搭載可能範囲５１とチップ搭載可能範囲５４が重なるようにすることが重要となる。これはリードフレームに汎用性を持たせるためには、半導体チップ２の主面２ｃの大きさ（辺の長さ）の変化以外に、縦横比の変化を想定した製品展開が必要になるということである。
【００５４】
つまり、半導体チップ２の主面２ｃの形状には、大きさ（辺の長さ）のバリエーション以外に、半導体チップ２の主面２ｃ上の半導体素子や電極（ボンディング用のパッド２ａ）のレイアウト如何によっては縦横比が様々に変化することも有り得るが、図１３に示すように塔載範囲が頂点で接触するように並べるということは、リードフレームを小タブ形状にすることで、塔載できるチップサイズに範囲を持たせることが可能になったにもかかわらず、前記塔載範囲が接触する部分の近傍において、半導体チップ２の縦横比の変化に対する対応が極端に制限されてしまうということに陥る。
【００５５】
そこで、図１４に示すようにチップ搭載可能範囲５１とチップ搭載可能範囲５４が重なるようにすることで、半導体チップ２の大きさの変化だけでなく、縦横比の変化への汎用性も確保した上で、チップ搭載可能範囲５１とチップ搭載可能範囲５４を連続させて、複数種類のリードフレームを活用した塔載範囲の拡大を実現することができる。
【００５６】
例えば、パッケージ（樹脂封止体３）が正方形で１００ピンのＱＦＰ６用のリードフレームと、パッケージが長方形で同じ１００ピンのＱＦＰ６用のリードフレームとに、正方形または長方形の同一の半導体チップ２を前記ワイヤボンディングルールに基づいて搭載することが可能になる。
【００５７】
さらに、チップ搭載可能範囲５１とチップ搭載可能範囲５４が重なった部分のサイズの半導体チップ２に対しては、チップ搭載可能範囲５１を形成するリードフレームを選択することにより、チップ搭載可能範囲５４を形成するリードフレームに塔載する場合と比較してより短いボンディングワイヤ４にてインナリード１ｂとパッド２ａとを接続することができるため、ＱＦＰ６（半導体装置）の高周波特性を向上することができる。
【００５８】
これらのことを具体的な３種類のリードフレームで説明したものが図１５〜図１７と、それぞれのリードフレームから形成された多角形枠であるチップ搭載可能範囲Ａ，Ｂ，Ｃである（図１８参照）。
【００５９】
すなわち、図１５〜図１７に示すリードフレームＡ，Ｂ，Ｃは、組み立て後のパッケージ（樹脂封止体３）の縦横比およびピン数が同じで、インナリード１ｂの内側（タブ側）への長さがそれぞれ異なるものであり、したがって、各インナリード１ｂの先端の配列によって形成される開口部の大きさがそれぞれ異なっている。
【００６０】
そこで、リードフレームＡ，Ｂ，Ｃについて、ワイヤボンディングルールに基づいた図８〜図１０に示す方法によって半導体チップ２の搭載範囲（多角形枠）をそれぞれ示したものが図１８に示すチップ搭載可能範囲Ａ，Ｂ，Ｃである。
【００６１】
つまり、リードフレームＡに対応したチップ搭載可能範囲Ａ、リードフレームＢに対応したチップ搭載可能範囲Ｂ、リードフレームＣに対応したチップ搭載可能範囲Ｃをそれぞれ示している。
【００６２】
なお、図１８に示すチップ搭載可能範囲Ａ，Ｂ，Ｃにおいて、チップ搭載可能範囲Ａとチップ搭載可能範囲Ｂ、または、チップ搭載可能範囲Ｂとチップ搭載可能範囲Ｃではそれぞれに重なった領域があり、それぞれチップ搭載可能範囲Ａとチップ搭載可能範囲Ｂの重複領域では、チップ搭載可能範囲Ａを選択し、チップ搭載可能範囲Ｂとチップ搭載可能範囲Ｃの重複領域では、チップ搭載可能範囲Ｂを選択する方が好ましい。
【００６３】
これは、前記したように、例えば、図１９に示すチップ搭載可能範囲Ａとチップ搭載可能範囲Ｂの場合において、重複領域内の大きさの半導体チップ２に対してリードフレームＡの方がリードフレームＢよりチップ端部とリードとの距離が短くなり、ボンディングワイヤ４の長さを短くすることができるためである。
【００６４】
その結果、ＱＦＰ６の高周波特性を向上を図ることができるとともに、ＱＦＰ６の組み立て性の向上も図ることができる。
【００６５】
なお、図２や図３に示す本実施の形態１のＱＦＰ６の組み立て手順は、まず、リードやタブ１ａを有する図５または図６に示すようなリードフレームを準備する。
【００６６】
さらに、ボンディングワイヤ長さの最大限界および最小限界を基に前記リードフレームに搭載可能な半導体チップ２の主面２ｃの形状の範囲を定義する。
【００６７】
続いて、タブ１ａよりも大きく、かつ前記範囲に該当する形状の主面２ｃを有する半導体チップ２を準備する。
【００６８】
その後、ダイボンド材を介して半導体チップ２をタブ１ａ上に固定するダイボンドを行う。
【００６９】
ダイボンド後、半導体チップ２の主面２ｃのパッド２ａと、これに対応するインナリード１ｂとをボンディングワイヤ４を介して電気的に接続するワイヤボンドを行う。
【００７０】
ワイヤボンド後、半導体チップ２や各リード、および複数のボンディングワイヤ４をモールド樹脂によって樹脂封止して樹脂封止体３を形成し、これによってＱＦＰ６の完成となる。
【００７１】
なお、半導体チップ２を準備する際に、タブ１ａよりも大きく、ボンディングワイヤ長さの最大限界、最小限界を基にチップ搭載可能範囲が予め定義されたリードフレームに塔載可能な半導体チップ２を準備してもよい。
【００７２】
また、リードフレームの共通化を図る技術として、図２０に示すように、小タブであるタブ５ａおよび複数のインナリード５ｂを有するとともに、ベースとなる第１のリードフレームであるベースフレーム５を準備し、このベースフレーム５の各インナリード５ｂの先端側を切断することにより、第２のリードフレームや第３のリードフレームを形成し、この第２のリードフレームや第３のリードフレームを用いてＱＦＰ６を組み立てることも可能である。
【００７３】
つまり、図２０に示すベースフレーム５である複数の第１リード先端部Ｄを有する第１のリードフレームにおいて、チップサイズが大きな他の半導体チップ２を搭載しようとした時、各インナリード５ｂの先端を所定量切断することにより、各インナリード５ｂが短くなって第２リード先端部Ｅを有する第２のリードフレームとなる。同様に、搭載する半導体チップ２のサイズ変更に伴って、さらに、各インナリード５ｂの先端を切断すれば、第３リード先端部Ｆを有する第１のリードフレームとなる。
【００７４】
このようにベースフレーム５を利用して、各インナリード５ｂを切断することにより、１種類のベースフレーム５から第１リード先端部Ｄ、第２リード先端部Ｅまたは第３リード先端部Ｆをそれぞれ有する３種類のリードフレームを形成することができ、ベースフレーム５の種類を低減してリードフレームの共通化を図ることができる。
【００７５】
なお、第１リード先端部Ｄ、第２リード先端部Ｅおよび第３リード先端部Ｆにそれぞれ対応し、かつワイヤボンディングルールに基づいて定めたチップ搭載範囲を示したものが図２１に示すチップ搭載可能範囲Ｄ、チップ搭載可能範囲Ｅおよびチップ搭載可能範囲Ｆである。
【００７６】
すなわち、図２１に示すチップ搭載可能範囲Ｄ，Ｅ，Ｆは、図２０に示すベースフレーム５（第１のリードフレーム）と、これと同じベースフレーム５から各インナリード５ｂを切断したことにより形成した第２および第３のリードフレームに対してそれぞれワイヤボンディングルールに基づいて定めたものであるため、同一のパッケージサイズのＱＦＰ６のリードフレームであるとともに、ベースフレーム５の製品形成領域内のリードの本数と、前記第２および第３のリードフレームの製品形成領域内のリードの本数が同じである。
【００７７】
そこで、図２１に示すように、ベースフレーム５の定義されたチップ搭載可能範囲Ｄは、その一部が第２のリードフレームのチップ搭載可能範囲Ｅと重なっており、また別の一部はチップ搭載可能範囲Ｅと重なっていない。同様に、第２のリードフレームのチップ搭載可能範囲Ｅは、その一部が第３のリードフレームのチップ搭載可能範囲Ｆと重なっており、また別の一部はチップ搭載可能範囲Ｆと重なっていない。
【００７８】
このようにして、チップ搭載可能範囲Ｄとチップ搭載可能範囲Ｅ、およびチップ搭載可能範囲Ｅとチップ搭載可能範囲Ｆがそれぞれ一部で重なるようにすることにより、半導体チップ２の大きさの変化だけでなく、縦横比の変化への汎用性も確保した上で、複数種類のリードフレームを活用した塔載範囲の拡大を実現することができる。さらに、重なった領域のサイズの半導体チップ２に対しては、図２１中、原点（１，１）に近い方の搭載範囲のリードフレームすなわち、インナリードがより長い方のリードフレームを用いることにより、ボンディングワイヤ４を短くすることができ、ＱＦＰ６の組み立て性や高周波特性の向上を図ることができる。
【００７９】
ただし、チップ搭載可能範囲Ｄ，Ｅ，Ｆは、相互が必ずしも重なっていなくてもよい。
【００８０】
また、図２２および図２３は、ベースフレーム５の各インナリード５ｂを切断してベースフレーム５から第２のリードフレームや第３のリードフレームを形成し、この第２または第３のリードフレームを用いてＱＦＰ６などの半導体装置を組み立てる際の手順を示したものである。
【００８１】
まず、図２２は、コイニングやワイヤボンディング用のめっき処理が施されたベースフレーム５をフレームメーカで形成した後、このリードフレームをアセンブリメーカで搬入し、アセンブリメーカで各インナリード５ｂの先端カットを行って第２または第３のリードフレームを形成する場合である。
【００８２】
その後、第２または第３のリードフレームを使って、ダイボンディング、ワイヤボンディング、封止、切断・成形を順番に行って半導体装置を組み立てる。
【００８３】
図２２に示す手順によれば、アセンブリメーカにおいてベースフレーム５のみを購入し、搭載するチップサイズとワイヤボンディングルールとに応じてアセンブリメーカで各インナリード５ｂの所定量の切断を行って第２または第３のリードフレームを形成し、これを用いて半導体装置の組み立てを行うことが可能になる。
【００８４】
一方、図２３は、コイニングやワイヤボンディング用のめっき処理などが行われるベースフレーム５の形成とインナリード５ｂの先端カットまでをフレームメーカで行い、その後のダイボンディング、ワイヤボンディング、封止、切断・成形を同様にフレームメーカにおいて順番に行って半導体装置を組み立てる場合である。
【００８５】
このように、ベースフレーム５の各インナリード５ｂの先端カットを行って第２または第３のリードフレームを形成する場合、前記先端カットは、予めフレームメーカで行ってもよく、あるいは、アセンブリメーカで行ってもよい。
【００８６】
また、ベースフレーム５には、各インナリード５ｂのカット領域に、予めフレームメーカでワイヤボンディング用のめっき処理が施されている（先付けめっき）ことが好ましい。
【００８７】
なお、ベースフレーム５のカット領域は、ベースフレーム５の各インナリード５ｂの内側先端から切断によって最も短くなると考えられるインナリード先端（切断箇所）の外側までの範囲の領域、すなわち、図２０のめっき形成範囲５ｃに示すように、ベースフレーム５の第１リード先端部Ｄから、ベースフレーム５のチップ搭載可能範囲Ｄに対応して最もインナリード５ｂが短くなると考えられる際のリード先端付近のワイヤ接続領域よりやや外側までの領域である。
【００８８】
このように、めっき形成範囲５ｃにワイヤボンディング用の銀めっきなどのめっきを予めフレームメーカで塗布しておくことにより、アセンブリメーカでベースフレーム５の各インナリード５ｂを何れの長さに切断した場合であっても、半導体装置の組み立てにおいて、ワイヤボンディング用のめっき処理済みのリードフレームを素早く準備することが可能となる。
【００８９】
また、ベースフレーム５から第２または第３のリードフレームを形成する際に、搭載する半導体チップ２のサイズが小さくなる場合には、図２０に示す吊りリード５ｄのタブ下げ用の曲げ加工部５ｅの位置を内側（タブ側）に変更しておくことが好ましい。
【００９０】
吊りリード５ｄの曲げ加工部５ｅを内側（タブ側）に変更することにより、チップサイズが小さくなった際のワイヤボンディング時に、ヒートステージをタブ１ａの裏面側に確実に配置することができる。
【００９１】
次に、図２４は、縦横比などのパッケージサイズが同じＱＦＰ６について、図２１に示すチップ搭載可能範囲Ｄ，Ｅ，Ｆに加えて、ベースフレーム５に比較してインナリード長さやタブサイズなどのリードパターンが異なった第４のリードフレームに対応する多角形枠であるチップ搭載可能範囲Ｇをワイヤボンディングルールに基づいて定めて、これらを図示したものであり、このように、縦横比が同じパッケージサイズのＱＦＰ６において複数種類のリードフレームを採用することができる。
【００９２】
さらに、言い換えると、同一のリードフレームに、複数の縦横比のサイズの半導体チップ２をワイヤボンディングルールによって定められたチップ搭載可能範囲に搭載することが可能となる。
【００９３】
次に、図２５および図２６は、本実施の形態１の変形例の半導体装置であるＱＦＮ（Quad Flat Non-leaded Package) の構造を示したものである。
【００９４】
ＱＦＮ７は、図２６に示すように、樹脂封止体３の裏面３ａの周縁部にリード部（リード）１ｊの露出部１ｋが配置される構造のものであり、図２５に示すように、半導体チップ２より小さなタブ１ａが樹脂封止体３内に埋め込まれるとともに、タブ１ａに樹脂ペースト８を介して半導体チップ２が固定された構造のものである。
【００９５】
なお、ＱＦＮ７では、樹脂封止体３内におけるリード部１ｊの長さは、例えば、0.２ｍｍ程度であるが、この数値に限定されるものではない。
【００９６】
このＱＦＮ７の組み立てにおいても、その際用いられるリードフレームに関し、ＱＦＰ６の場合と同様に、複数種類のリードフレームにそれぞれ対応したチップ搭載可能範囲をワイヤボンディングルールに基づいて定め、この範囲内の半導体チップ２を搭載することにより、半導体チップ２の大きさの変化だけでなく、縦横比の変化への汎用性も確保した上での複数種類のリードフレームを活用したチップ塔載範囲の拡大を実現することができる。
【００９７】
（実施の形態２）
図２７は本発明の実施の形態２の半導体装置の製造方法によって組み立てられるＣＳＰの構造の一例を示す断面図、図２８は図２７に示すＣＳＰの組み立てに用いられる配線基板のベース基板の構造の一例を示す平面図、図２９は図２８に示すベース基板を用いて形成した小サイズチップ用の配線基板の構造を示す平面図、図３０は図２８に示すベース基板を用いて形成した中サイズチップ用の配線基板の構造を示す平面図、図３１は図２８に示すベース基板を用いて形成した大サイズチップ用の配線基板の構造を示す平面図、図３２は図３０に示す中サイズチップ用の配線基板を用いた際のワイヤボンディング状態の一例を示す平面図、図３３は図２７に示すＣＳＰの組み立てに用いられる変形例の配線基板であるマトリクス基板の構造を示す平面図、図３４は図３３のＰ部の詳細構造を示す拡大部分平面図、図３５は図３４のＱ部の詳細構造を示す拡大部分平面図、図３６は図２９、図３０、図３１に示す３種類の配線基板それぞれのチップ搭載可能範囲の一例を示す枠取り図である。
【００９８】
図２７に示す本実施の形態２の半導体装置は、インタポーザ基板である配線基板９上に半導体チップ２が搭載され、かつ半導体チップ２と同じかそれより若干大きい程度の小形のＣＳＰ（Chip Size Package またはChip Scale Package) １０と呼ばれる半導体パッケージである。
【００９９】
ＣＳＰ１０の構成は、半導体チップ２が搭載された配線基板９と、配線基板９に形成されたボンディング用の電極であるボンディングパッド９ａと、半導体チップ２の電極とこれに対応するボンディングパッド９ａとを電気的に接続するボンディングワイヤ４と、配線基板９のボンディングパッド９ａが形成された主面（以降、表面９ｉという）と反対側の面（以降、裏面９ｊという）に設けられた複数の外部端子である半田ボール１１と、半導体チップ２および複数のボンディングワイヤ４を封止する樹脂封止体３とからなり、配線基板９の表面９ｉにおいて複数のボンディングパッド９ａのみを露出させるような領域に絶縁膜であるソルダレジスト９ｂが形成された構造のものである。
【０１００】
すなわち、図２９、図３０、図３１に示すように、搭載する半導体チップ２のサイズに応じて配線基板９の表面９ｉに形成する絶縁膜であるソルダレジスト９ｂの形成範囲を変え、チップサイズに対応したボンディングパッド９ａを露出させたものであり、例えば、図３２に示すように、露出したボンディングパッド９ａ列の内側の領域のソルダレジスト９ｂ上に半導体チップ２が搭載され、この半導体チップ２の各電極（図２７に示すパッド２ａ）とこれに対応する配線基板９上の露出したボンディングパッド９ａとがボンディングワイヤ４によって接続されている。
【０１０１】
その際、図２９、図３０、図３１に示す各配線基板９は、全て図２８に示すベース基板９ｇを用いて形成したものであり、ベース基板９ｇと、図２９、図３０、図３１に示す各配線基板９とは、基板サイズや配線パターンは全く同じであり、ソルダレジスト９ｂの形成領域のみ異なっており、各基板が、チップサイズに応じたボンディングパッド９ａ群を露出するようにソルダレジスト９ｂが形成されている。
【０１０２】
図２９、図３０、図３１に示す各配線基板９は、最内側、中間、または最外側の何れかのボンディングパッド９ａ列を露出させた場合であり、したがって、ソルダレジスト９ｂが形成されていない領域が枠状となっている。
【０１０３】
図２９、図３０、図３１においては、図２９に示す配線基板９が最も小さな半導体チップ２を搭載する場合であり、図３１に示す配線基板９が最も大きな半導体チップ２を搭載する場合であり、図３０に示す配線基板９がその間のサイズの半導体チップ２を搭載する場合である。
【０１０４】
このように１種類のベース基板９ｇからソルダレジスト９ｂの形成領域のみを変えるだけで複数種類の配線基板９を形成することが可能になり、ベース基板９ｇの共通化を図ることができる。
【０１０５】
さらに、実施の形態１のＱＦＰ６の場合と同様に、複数種類の配線基板９にそれぞれ対応したチップ搭載可能範囲をワイヤボンディングルールに基づいて定めれば、例えば、図１８に示すような多角形枠であるチップ搭載可能範囲を求めることができる。
【０１０６】
したがって、ＣＳＰ１０の組み立てを行う際には、まず、ボンディングワイヤ４の長さの最大限界や最小限界を基に配線基板９の搭載可能な半導体チップ２の主面２ｃの形状の範囲を定義する。
【０１０７】
言い換えると、ボンディングワイヤ４と接続するボンディングパッド９ａのみを露出させてそれ以外のボンディングパッド９ａを覆うように表面９ｉ上に形成されたソルダレジスト９ｂの形成領域と、ワイヤボンディングルールとを基に配線基板９の塔載可能な半導体チップ２の主面２ｃの形状の範囲を定義する。また、この際、前記実施の形態１と同様に、図３６に示すように、中間のボンディングパッド９ａに対応するチップ搭載可能範囲Ｉが、それぞれ最内側のボンディングパッド９ａと最外側のボンディングパッド９ａに対応するチップ搭載可能範囲ＨおよびＪに重なるようにボンディングパッド９ａの位置を設計するのが好ましい。
【０１０８】
さらに、前記範囲に該当する形状の主面２ｃを有する半導体チップ２を準備した後、この半導体チップ２を配線基板９の表面９ｉ上に搭載してＣＳＰ１０を組み立てる。
【０１０９】
これにより、半導体装置が本実施の形態２のような配線基板９（インタポーザ基板）を有したＣＳＰ１０の場合であっても、このＣＳＰ１０の組み立てにおいて、その際用いられる配線基板９に関し、ＱＦＰ６の場合と同様に、それぞれのボンディングパッド９ａに対応するチップ搭載可能範囲が重なるように、最内側、中間、最外側のボンディングパッド９ａの位置を設計することにより、複数種類の配線基板９にそれぞれ対応したチップ搭載可能範囲をワイヤボンディングルールに基づいて定めることができ、この範囲内の半導体チップ２を搭載することにより、半導体チップ２の大きさの変化だけでなく、その縦横比の変化への汎用性も確保した上での複数種類の配線基板９を活用したチップ塔載範囲の拡大を実現することができる。
【０１１０】
なお、ソルダレジスト９ｂの形成については、予め基板メーカで形成してもよいし、あるいは、図２８に示すようなベース基板９ｇにおいてその表面９ｉのほぼ全体にソルダレジスト９ｂが形成された配線基板９をアセンブリメーカで購入し、アセンブリメーカでチップサイズに対応させて必要なボンディングパッド９ａ群を露出させて配線基板９を準備した後、ＣＳＰ１０を組み立ててもよい。
【０１１１】
また、各配線基板９において、ボンディングパッド９ａはワイヤボンディングのために必要な面積を確保するために、細い配線部９ｆよりは大きな面積となっている。
【０１１２】
さらに、配線基板９において、ボンディングパッド９ａと内部配線、または半田ボール１１と内部配線は、スルーホール配線９ｃあるいはビアホール配線９ｄなどで電気的に接続されている。
【０１１３】
また、図３３は、複数のパッケージ領域９ｈがマトリクス配置で形成された多数個取り基板であるマトリクス基板１２を示したものであり、このマトリクス基板１２を用いて図２７に示すＣＳＰ１０を製造することにより、効率良く製造することができる。
【０１１４】
なお、図３４は、図３３のマトリクス基板１２のＰ部（パッケージ領域９ｈ）を拡大したものであり、さらに、図３５は図３４のＱ部を拡大して示したものである。
【０１１５】
図３５に示すように、配線基板９の表面９ｉ（図２７参照）には、複数の配線部９ｆと、これをソルダレジスト９ｂから露出させる開口部とが形成されており、外側の大チップ用開口部９ｅは、大きな半導体チップ２に対応したワイヤボンディング部であり、また、内側の小チップ用開口部９ｋは、小さな半導体チップ２に対応したワイヤボンディング部である。
【０１１６】
そこで、大チップ用開口部９ｅと小チップ用開口部９ｋのうちの何れか一方の開口部を形成しておくことにより、同一配線パターンの基板にて、２種類のボンディング位置を設定できる。
【０１１７】
ただし、同一配線パターンの基板にて２種類以上のボンディング位置を設定できるような配線基板９であってもよい。
【０１１８】
また、大チップ用開口部９ｅまたは小チップ用開口部９ｋは、図２９〜図３２に示す配線基板９のように、繋がった枠状のものであってもよい。
【０１１９】
なお、図２７に示すＣＳＰ１０では、樹脂封止体３の側面が、配線基板９の表面９ｉに対してほぼ直角を成すように形成されている。
【０１２０】
すなわち、ＣＳＰ１０は、その組み立ての樹脂封止工程において、複数のパッケージ領域９ｈがモールド金型の１つのキャビティによって一括で覆われた状態で樹脂封止（以降、このモールド方法を一括モールドという）され、その後、樹脂封止体３と基板をダイシングして個片化されたものである。
【０１２１】
ただし、ＣＳＰ１０は、一括モールドではなく、個別モールド（パッケージ領域９ｈとモールド金型のキャビティとが１対１で対応したモールドのこと）によって組み立てられたものであってもよい。
【０１２２】
なお、本実施の形態２のＣＳＰ１０によって得られるその他の効果については、実施の形態１のＱＦＰ６と同じであるため、その重複説明は省略する。
【０１２３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２４】
例えば、前記実施の形態１では、半導体装置としてＱＦＰ６を取り上げて説明したが、実施の形態１の半導体装置としては、リードフレームを用いて組み立てられ、かつ小タブのワイヤボンディングタイプのものであれば、ＱＦＰ６以外のＱＦＪ（Quad Flat J-leaded Package) などであってもよい。
【０１２５】
また、実施の形態２の半導体装置についても、ソルダレジスト９ｂが形成された配線基板（インタポーザ基板）上に半導体チップ２を搭載して成るものであれば、ＣＳＰ１０以外のＢＧＡ（Ball Grid Array)やＬＧＡ（Land Grid Array)などであってもよい。
【０１２６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１２７】
リードフレームや配線基板で定められる複数のチップ搭載可能範囲の一部が重なるようにすることにより、チップやパッケージの縦横比の変化への汎用性も確保した上で、複数種類のリードフレームや配線基板を活用したチップ塔載範囲の拡大化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の製造方法によって組み立てられるＱＦＰの内部構造を樹脂封止体を透過して示す平面図である。
【図２】図１に示すＱＦＰの構造を示す断面図である。
【図３】図１に示すＱＦＰにおいて小さな半導体チップを搭載した際の構造を示す断面図である。
【図４】図１に示すＱＦＰにおけるワイヤボンディングルールの要素の一例を示す拡大部分平面図である。
【図５】図１に示すＱＦＰの組み立てに用いられるリードフレームの構造の一例を示す部分平面図である。
【図６】図１に示すＱＦＰの組み立てに用いられるリードフレームの変形例であるマトリクスフレームの構造を示す部分平面図である。
【図７】図５および図６に示すリードフレームのインナリード配列を示す部分平面図である。
【図８】図６に示すリードフレームに最小サイズの半導体チップを搭載した構造を示す部分平面図である。
【図９】図６に示すリードフレームに最大サイズの半導体チップを搭載した構造を示す部分平面図である。
【図１０】図６に示すリードフレームにおけるチップ搭載可能範囲を示す枠取り図である。
【図１１】本発明の半導体装置の製造方法における小タブの正方形パッケージ用の２種類リードフレームに対応するチップ搭載可能範囲と、従来の大タブのＱＦＰのチップ搭載可能範囲とを示す枠取り図である。
【図１２】本発明の半導体装置の製造方法における小タブのパッケージ用の２種類のリードフレームのチップ搭載可能範囲が重ならない一例を示す枠取り図である。
【図１３】本発明の半導体装置の製造方法における小タブのパッケージ用の２種類のリードフレームのチップ搭載可能範囲が接する一例を示す枠取り図である。
【図１４】本発明の半導体装置の製造方法における小タブのパッケージ用の２種類のリードフレームのチップ搭載可能範囲が重なる一例を示す枠取り図である。
【図１５】本発明の実施の形態１の長方形のＱＦＰの組み立てに用いられるリードフレームの構造の一例を示す拡大部分平面図である。
【図１６】本発明の実施の形態１の長方形のＱＦＰの組み立てに用いられるリードフレームの構造の一例を示す拡大部分平面図である。
【図１７】本発明の実施の形態１の長方形のＱＦＰの組み立てに用いられるリードフレームの構造の一例を示す拡大部分平面図である。
【図１８】図１５〜図１７に示すリードフレームそれぞれに対応する３つのチップ搭載可能範囲を示す枠取り図である。
【図１９】本発明の半導体装置の製造方法における２種類のリードフレームのチップ搭載可能範囲が重なる場合のフレーム優先使用順位の一例を示す拡大部分平面図である。
【図２０】本発明の半導体装置の製造方法のリードフレームにおけるインナリードの３段の切断例を示す拡大部分平面図である。
【図２１】図２０に示す３段の切断例に対応するリードフレームそれぞれに対応する３つのチップ搭載可能範囲を示す枠取り図である。
【図２２】本発明の半導体装置の製造方法におけるインナリード切断工程を含めたＱＦＰの組み立て手順の一例を示すプロセスフロー図である。
【図２３】図２２に示す組み立て手順に対する変形例の組み立て手順を示すプロセスフロー図である。
【図２４】本発明の半導体装置の製造方法における４種類のリードフレームそれぞれのチップ搭載可能範囲の一例を示す枠取り図である。
【図２５】本発明の半導体装置の製造方法によって組み立てられる変形例の半導体装置であるＱＦＮの構造を示す断面図である。
【図２６】図２５に示すＱＦＮの構造を示す底面図である。
【図２７】本発明の実施の形態２の半導体装置の製造方法によって組み立てられるＣＳＰの構造の一例を示す断面図である。
【図２８】図２７に示すＣＳＰの組み立てに用いられる配線基板のベース基板の構造の一例を示す平面図である。
【図２９】図２８に示すベース基板を用いて形成した小サイズチップ用の配線基板の構造を示す平面図である。
【図３０】図２８に示すベース基板を用いて形成した中サイズチップ用の配線基板の構造を示す平面図である。
【図３１】図２８に示すベース基板を用いて形成した大サイズチップ用の配線基板の構造を示す平面図である。
【図３２】図３０に示す中サイズチップ用の配線基板を用いた際のワイヤボンディング状態の一例を示す平面図である。
【図３３】図２７に示すＣＳＰの組み立てに用いられる変形例の配線基板であるマトリクス基板の構造を示す平面図である。
【図３４】図３３のＰ部の詳細構造を示す拡大部分平面図である。
【図３５】図３４のＱ部の詳細構造を示す拡大部分平面図である。
【図３６】図２９、図３０、図３１に示す３種類の配線基板それぞれのチップ搭載可能範囲の一例を示す枠取り図である。
【符号の説明】
１ マトリクスフレーム（リードフレーム）
１ａ タブ
１ｂ インナリード（リード）
１ｃ アウタリード（リード）
１ｄ ガイド用長孔
１ｅ 位置決め孔
１ｆ 枠部
１ｇ 単列リードフレーム（リードフレーム）
１ｈ パッケージ領域（製品形成領域）
１ｉ ダムバー
１ｊ リード部（リード）
１ｋ 露出部
２ 半導体チップ
２ａ パッド（電極）
２ｂ 裏面
２ｃ 主面
３ 樹脂封止体
３ａ 裏面
４ ボンディングワイヤ
５ ベースフレーム（第１のリードフレーム）
５ａ タブ
５ｂ インナリード（リード）
５ｃ めっき形成範囲
５ｄ 吊りリード
５ｅ 曲げ加工部
６ ＱＦＰ（半導体装置）
７ ＱＦＮ（半導体装置）
８ 樹脂ペースト
９ 配線基板
９ａ ボンディングパッド（電極）
９ｂ ソルダレジスト（絶縁膜）
９ｃ スルーホール配線
９ｄ ビアホール配線
９ｅ 大チップ用開口部
９ｆ 配線部
９ｇ ベース基板
９ｈ パッケージ領域
９ｉ 表面（主面）
９ｊ 裏面
９ｋ 小チップ用開口部
１０ ＣＳＰ（半導体装置）
１１ 半田ボール
１２ マトリクス基板
５１，５２，５３，５４ チップ搭載可能範囲

Claims (5)

  1. （ａ）第１タブ、前記第１タブの周囲に延在する複数の第１インナリード、前記第１インナリードの長さ及びワイヤボンディングルールを基に半導体チップの搭載範囲が定義された第１の搭載範囲を有する第１のリードフレームと、前記第１タブと同じサイズの第２タブ、前記第２タブの周囲に延在し、かつ前記複数の第１インナリードよりもそれぞれ短い複数の第２インナリード、前記第２インナリードの長さ及び前記ワイヤボンディングルールを基に前記半導体チップの搭載範囲が定義され、かつ前記第１の搭載範囲よりも大きい範囲を含む第２の搭載範囲を有する第２のリードフレームを準備する工程と、
    （ｂ）前記（ａ）工程の後に、前記第１タブおよび前記第２タブよりも大きいサイズから成る前記半導体チップを準備する工程と、
    （ｃ）前記半導体チップのサイズが前記第１の搭載範囲内である場合は、前記半導体チップを前記第１タブ上に搭載し、前記半導体チップのサイズが前記第２の搭載範囲内である場合は、前記半導体チップを前記第２タブ上に搭載し、前記半導体チップのサイズが前記第１の搭載範囲内であり、かつ前記第２の搭載範囲内である場合は、前記半導体チップを前記第１タブ上に搭載する工程と、
    （ｄ）前記半導体チップが第１タブ上に搭載された場合は、前記半導体チップの主面上の複数の電極と前記複数の第１インナリードを複数のボンディングワイヤを介してそれぞれ電気的に接続し、前記半導体チップが第２タブ上に搭載された場合は、前記半導体チップの主面上の複数の電極と前記複数の第２インナリードを複数のボンディングワイヤを介してそれぞれ電気的に接続する工程と、
    （ｅ）前記半導体チップが第１タブ上に搭載された場合は、前記半導体チップ、前記複数の第１インナリード、前記複数のボンディングワイヤを封止する樹脂封止体を形成し、前記半導体チップが第２タブ上に搭載された場合は、前記半導体チップ、前記複数の第２インナリード、前記複数のボンディングワイヤを封止する樹脂封止体を形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法であって、前記半導体チップは長方形または正方形の主面を有しており、前記主面の直交する２辺の長さを軸に取った平面上において、前記第１の搭載範囲および前記第２の搭載範囲が多角形になっていることを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法であって、前記第１および第２のリードフレームは、前記第１および第２タブをそれぞれ支持する吊りリードを有することを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法であって、前記第１および第２インナリードのそれぞれの先端には、めっきが形成されていることを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法であって、前記第１および第２のリードフレームは、前記第１および第２インナリードのそれぞれに繋がり、かつ前記樹脂封止体の外側に露出したアウタリードを有することを特徴とする半導体装置の製造方法。
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