JP3880485B2 - ステレオ復調回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ステレオ受信機等に用いられるステレオ復調回路に係り、特にはその中に組み込まれるノイズ制御のための各種回路における制御技術の改良に関する。更には、そのようなステレオ復調回路をも含む信号処理回路の全般に関する。
【０００２】
【従来の技術】
ステレオ復調回路は、一般に、受信したＲＦ信号に基づいてＬ信号及びＲ信号を発生させる回路である。
この種のステレオ復調回路においては、受信したＲＦ信号を周波数変換回路で周波数変換してＩＦ信号が得られ、そのＩＦ信号がリミッタアンプで増幅され、更にＦＭ検波回路で検波されて、コンポジット信号が再生される。
【０００３】
再生されたコンポジット信号は、一般に主成分Ｌ＋Ｒと副成分Ｌ−Ｒを含んでおり、このコンポジット信号は２つの経路に分岐される。すなわち、コンポジット信号は、一方の経路においてはＬ＋Ｒ成分が得られ、他方の経路においては、例えば３８ＫＨｚの信号とミキシングされてＬ−Ｒ成分が得られる。こうして得られたＬ＋Ｒ、Ｌ−Ｒの各成分を加算／減算器により加算してＬ成分が得られ、また、加算／減算器により減算してＲ成分が得られる。
【０００４】
更に、上記したステレオ復調回路に生じるノイズを低減して音質を向上させるために、信号を減衰させたり、信号の高域成分をカットしたりするノイズ制御手段を備えたものがある。
例えば、上記のＬ＋Ｒ成分と、このＬ＋Ｒ成分から高域成分をカットした信号とを、ＲＳＳＩ（受信電界強度）を示す信号であるＲＳＳＩ信号に応じた比率でミキシングするように構成したハイカットコントロール（ＨＣＣ）回路を設けることで、ＲＳＳＩ信号に応じたハイカットコントロールが行われている。また、上記ステレオ復調されたＬ成分、Ｒ成分に含まれる高域ノイズに対し、ディエンファシス回路内において、それら高域ノイズをカットするハイカットコントロールも行われている。
【０００５】
また、ＲＳＳＩが小さい場合、混入するノイズの影響が無視できなくなるので、ソフトミューティング（ＳＭＵＴＥ）回路において、上記コンポジット信号をソフトミューティング処理により減衰させることも知られている。
更に、クロストークを抑えるため、主成分Ｌ＋Ｒと加算／減算器でブレンドする副成分Ｌ−Ｒの割り合いを調整することも行われている。すなわち、ステレオノイズコントロール（ＳＮＣ）回路において、その副成分Ｌ−Ｒをステレオノイズコントロールにより減衰させるようにしている。
【０００６】
上記したＨＣＣ、ＳＭＵＴＥ、ＳＮＣの各処理を行うにあたって、上記のＲＳＳＩと、上記ＨＣＣ、ＳＭＵＴＥ、ＳＮＣの各ノイズ制御を行う回路における制御量を決定するための制御信号との関係は、例えば図５に示すように定められている。
【０００７】
この図５において、例えばＨＣＣ処理では、ＲＳＳＩがＩ2 〜Ｉ3 の範囲内にある場合にその時のＲＳＳＩに応じた制御信号Ｃ2 〜Ｃ3 に従って制御される。なお、ＲＳＳＩが上記範囲の下限値Ｉ2 以下の場合は制御信号がＣ2 に保持され、この保持された制御信号Ｃ2 に従った制御が行われる。一方、ＲＳＳＩが上記範囲の上限値であるＩ3 以上の場合は制御信号がＣ3 に保持され、この保持された制御信号Ｃ3 に従った制御が行われる。
【０００８】
これと同様に、ＳＭＵＴＥ処理では、ＲＳＳＩがＩ0 〜Ｉ1 の範囲内にある場合にその時のＲＳＳＩに応じた制御信号Ｃ0 〜Ｃ1 に従って制御され、ＳＮＣ処理では、ＲＳＳＩがＩ4 〜Ｉ5 の範囲内にある場合にその時のＲＳＳＩに応じた制御信号Ｃ4 〜Ｃ5 に従って制御される。ＲＳＳＩが各範囲の外にある時にも、ＨＣＣ処理と同様に、保持された制御信号に従った制御が行われる。
【０００９】
【発明が解決しようとする課題】
上記のステレオ復調回路において、ＨＣＣ、ＳＮＣ、ＳＭＵＴＥ等の各処理はアナログ制御であるため、その制御動作がどうしても不安定であり、精度の高いノイズ制御が困難であるという問題があった。
【００１０】
また、ＨＣＣ、ＳＮＣ、ＳＭＵＴＥ等の各回路におけるノイズ制御量を決定する制御信号を生成する上で基準となる基準電圧（バイアス電圧）が、周囲温度の変化や、プロセスのばらつき等に起因して変動するため、所望のバイアス電圧に常に維持することが困難であった。従来は、例えば図６に示すように、点ａに基準電圧としてゼロ（０）でない所定値のバイアス（非ゼロバイアス）が印加されており、上記ＲＳＳＩに相当する入力Ｖｉｎの値が上記基準電圧（所定値）を上回った場合に、その差分を増幅し、上記各ノイズ制御回路への制御信号として出力している。
【００１１】
このような構成においては、上記所定値のバイアスが温度変化やプロセスばらつき等に起因して変動し、その結果、正確なノイズ制御が行えなくなるといった問題があった。すなわち、本来の動作範囲から外れたＲＳＳＩに対して上記ＨＣＣ、ＳＮＣ、ＳＭＵＴＥによるノイズ制御が行なわれてしまい、音質が劣化する一因となっていた。
【００１２】
そこで、本発明の第１の課題は、受信電界強度が所定範囲内にある時にこの所定範囲内の受信電界強度に応じたノイズ制御を行うノイズ制御手段を少なくとも1つ備えるステレオ復調回路において、上記ノイズ制御手段によるノイズ制御の安定化を図り、かつ、その制御量を決定するための制御信号を出力する制御信号出力回路をより簡素な構成で実現することである。
【００１３】
本発明の第２の課題は、上記ノイズ制御手段を、温度変化やプロセスばらつき等の影響を受けずに正確に動作させるようにすることである。
【００１４】
【課題を解決するための手段】
本発明は、上記課題を解決するために、以下のように構成する。
まず、本発明の第１の態様に係るステレオ復調回路は、受信電界強度が所定範囲内にある時にこの受信電界強度に応じたノイズ制御を行うノイズ制御手段を少なくとも1つ備えるステレオ復調回路において、上記受信電界強度を示す信号である受信電界強度信号をＡＤ変換するＡＤ変換手段と、このＡＤ変換手段で得られたディジタル信号を上記所定範囲に応じた所定値分（例えば、上記所定範囲の下限値に相当する分）だけディジタル的にオフセットし、かつ、上記ノイズ制御手段におけるノイズ制御の精度の粗さに応じて設定されるビット数だけ上記ディジタル信号の下位ビットを切り捨てるオフセット手段と、このオフセット手段で得られた信号に基づき、上記ノイズ制御手段におけるノイズ制御の制御量を決定する制御信号を出力する制御信号出力手段と、を備えることを特徴とする。
【００１５】
このような構成によれば、上記ノイズ制御手段における制御量を決定するための制御信号がディジタル処理により生成されるので、従来のようにアナログ処理によって制御信号を生成するものと比べ、ノイズ制御動作の著しい安定化が図れる。
【００１６】
また、上記オフセット手段においては、ＡＤ変換によって得られたディジタル信号をディジタル的にオフセットするだけでなく、そのディジタル信号から、ノイズ制御手段におけるノイズ制御の精度の粗さに応じたビット数だけ下位ビットを切り捨て、その残りのビットに基づいて制御信号出力手段で制御信号を生成するようにしてある。そのため、制御信号出力手段では、単にＡＤ変換して得られた信号のビット数をそのまま使用して制御信号を生成する場合と比較し、ノイズ制御の精度の粗さに応じた、より少ないビット数を処理するだけで済むため、無駄のない信号処理が可能になる。その結果、制御信号出力手段を構成する回路を一段と簡素化することも可能になる。ここで、上記オフセットと上記下位ビットの切り捨ては、どちらを先に実行する構成であってもよい。
【００１７】
なお、上記ノイズ制御手段は、上記制御信号出力手段から出力される制御信号に応じたノイズ制御量に段階的に切り替えられる構成とすることも可能である。その一例としては、上記制御信号に応じて複数のスイッチを切り換えることで、ノイズ制御の制御量を段階的に増減させる構成等があげられる。
【００１８】
また、上記ＡＤ変換手段は、実際には通常のＡＤ変換回路によって実現可能であるが、このＡＤ変換回路で得られた信号を一時的に保持するラッチ回路を備えた構成も、本発明の範囲内である。
次に、本発明の第２の態様に係るステレオ復調回路は、受信電界強度が所定範囲内にある時にこの受信電界強度に応じたノイズ制御を行うノイズ制御手段を少なくとも1つ備えるステレオ復調回路において、上記受信電界強度を示す信号である受信電界強度信号を、上記所定範囲に応じた所定値分（例えば、上記所定範囲の下限値に相当する分）だけオフセットするオフセット手段と、このオフセット手段で得られた信号をゼロバイアスと比較し、その差分を出力する差分出力手段と、この差分出力手段で得られた信号に基づき、上記ノイズ制御手段におけるノイズ制御の制御量を決定する制御信号を出力する制御信号出力手段と、を備えることを特徴とする。
【００１９】
このような構成によれば、予めオフセット手段により受信電界強度信号をオフセットしておき、その後に差分出力手段でゼロバイアスと比較して、その差分を出力するようにしている。このような構成とすることで、差分出力手段における比較の基準値をゼロバイアスとすることができるので、前述した温度変化、プロセスばらつき等の影響を受けることなく、上記ノイズ制御手段におけるノイズ制御を正確に行うことが可能となる。
【００２０】
なお、本発明は、ノイズ制御手段を複数備えたものであってもよく、そのような場合、それら複数のノイズ制御手段における受信電界強度の上記範囲が互いに別々に設定されているものにも適用可能である。上記ノイズ制御手段としては、例えば、ディエンファシス回路、ソストミューティング回路、ステレオノイズコントロール回路等がある。
【００２１】
以上に述べた本発明の基本思想は、単にステレオ復調回路に適用可能なだけではなく、何らかの信号処理を行う信号処理回路の全般に応用可能である。
すなわち、本発明の第１の態様に係る信号処理回路は、入力信号レベルが所定範囲内にある時にこの入力信号レベルに応じた所定の制御を行う回路部分を少なくとも1つ備える信号処理回路において、上記入力信号レベルを示す信号であるレベル信号をＡＤ変換するＡＤ変換手段と、このＡＤ変換手段で得られたディジタル信号を上記所定範囲に応じた所定値分だけディジタル的にオフセットし、かつ、上記回路部分における上記所定制御の精度の粗さに応じて設定されるビット数だけ上記ディジタル信号の下位ビットを切り捨てるオフセット手段と、このオフセット手段で得られた信号に基づき、上記回路部分における上記所定制御の制御量を決定する制御信号を出力する制御信号出力手段と、を備えることを特徴とする。
【００２２】
このような構成からなる信号処理回路によれば、上述した第１の態様に係るステレオ復調回路の場合と同様、制御動作の著しい安定化が図れると共に、制御信号出力手段での無駄のない信号処理が可能になる。
また、本発明の第２の態様に係る信号処理回路は、入力信号レベルが所定範囲内にある時にこの入力信号レベルに応じた所定の制御を行う回路部分を少なくとも1つ備える信号処理回路において、上記入力信号レベルを示す信号であるレベル信号を、上記所定範囲に応じた所定値分だけオフセットするオフセット手段と、このオフセット手段で得られた信号をゼロバイアスと比較し、その差分を出力する差分出力手段と、この差分出力手段で得られた信号に基づき、上記回路部分における上記所定制御の制御量を決定する制御信号を出力する制御信号出力手段と、を備えることを特徴とする。
【００２３】
このような構成からなる信号処理回路によれば、上述した第２の態様に係るステレオ復調回路の場合と同様、温度変化やプロセスばらつき等の影響を受けることなく、上記回路部分の制御を正確に行うことが可能となる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の一実施の形態に係るステレオ復調回路１０の回路図である。
このステレオ復調回路１０は、公知の構成として、主に、リミッタアンプ１１、ＦＭ検波回路１２、ハイカットコントロール（ＨＣＣ）回路１３、ディエンファシス回路１４、ソフトミューティング（ＳＭＵＴＥ）回路１５、ステレオノイズコントロール（ＳＮＣ）回路１６等を備えると共に、本実施の形態において新たに加わる構成として、ＡＤ変換器１７、ラッチ回路１８、及び制御信号生成回路２０を備えている。ここで、上記のディエンファシス回路１４、ＳＭＵＴＥ回路１５、ＳＮＣ回路１６は、ＲＳＳＩ（受信電界強度）に応じたノイズ制御を行うノイズ制御手段でもあり、これらノイズ制御手段における制御量を決定するための各制御信号が制御信号生成回路２０から出力される。なお、ＡＤ変換器１７は、請求項に記載のＡＤ変換手段に対応する。
【００２５】
このような構成において、入力信号（中間周波信号）Ｓｉｇ１はリミッタアンプ１１を介してＦＭ検波回路１２に入力され、ステレオコンポジット信号が生成される。一方、リミッタアンプ１１から出力されたＲＳＳＩ信号Ｓｉｇ２が、ＡＤ変換手段としてのＡＤ変換器１７に入力されることで、アナログのＲＳＳＩ信号Ｓｉｇ２がディジタル信号Ｓｉｇ３へと変換される。このＡＤ変換によって得られた信号Ｓｉｇ３は、ラッチ回路１８に一時的に保持され、その保持された信号Ｓｉｇ３が制御信号生成回路２０に入力される。
【００２６】
制御信号生成回路２０では、入力された信号Ｓｉｇ３のレベル（これはＲＳＳＩに相当する）に基づき、ＳＭＵＴＥ回路１５で行われるソフトミューティング（ＳＭＵＴＥ）処理、ＳＮＣ回路１６で行われるステレオノイズコントロール（ＳＮＣ）処理、ディエンファシス回路１４で行なわれるハイカットコントロール（ＨＣＣ）処理をそれぞれ制御する制御信号を生成する。
【００２７】
図２は、制御信号生成回路２０の回路構成図である。
この制御信号生成回路２０は、ＳＭＵＴＥ、ＨＣＣ、ＳＮＣの各処理用に３つのオフセット回路２１、２２、２３と３つのセレクタ２４、２５、２６とを備えて構成されている。ここで、オフセット回路２１、２２、２３は請求項に記載のオフセット手段に対応し、セレクタ２４、２５、２６は請求項に記載の制御信号出力手段に対応する。
【００２８】
ここで、ＳＭＵＴＥ回路１５は、ＲＳＳＩが所定の範囲（図５中のＩ0 〜Ｉ1 ）内にある時にはそのＲＳＳＩに応じたＳＭＵＴＥ処理を行い、ＲＳＳＩが上記範囲よりも小さい時には上記範囲の下限値（図５中のＩ0 ）に対応したＳＭＵＴＥ処理を行い、ＲＳＳＩが上記範囲よりも大きい時には上記範囲の上限値（図５中のＩ1 ）に対応したＳＭＵＴＥ処理を行う回路である。そこで、このようなＳＭＵＴＥ回路用のオフセット回路２１では、ＳＭＵＴＥ回路１５で考慮されている上記ＲＳＳＩの範囲の下限値（図５中のＩ0 ）に相当するディジタル値がオフセット値Ｆ1 として設定されており、ＲＳＳＩに相当するディジタル信号Ｓｉｇ３を上記オフセット値Ｆ1 だけディジタル的にオフセットする。更に、このオフセットによって得られた信号から、ＳＭＵＴＥ回路１５に要求される制御精度の粗さに応じて設定されるビット数だけ下位ビットを切り捨てる処理を行う。
【００２９】
例えば、もともとの信号Ｓｉｇ３が５ビットで構成されており、また、ＳＭＵＴＥ回路１５では相当に粗い制御精度で十分であるものとする。このような場合、まず、ＳＭＵＴＥ処理で考慮されるＲＳＳＩの範囲の下限値であるＩ0 に相当するオフセット値Ｆ1 の分だけ信号Ｓｉｇ３をオフセットし、かつ、そのオフセットによって得られた信号から、例えば下位２ビット分を切り捨て、残りの３ビットだけを出力する。このように下位２ビット分切り捨てて得られた上位３ビットの信号は、実際のＲＳＳＩの値よりも相当に粗い値を示すことになる。
【００３０】
図２に示したＨＣＣ用のオフセット回路２２及びＳＮＣ用のオフセット回路２３も、ＳＭＵＴＥ用のオフセット回路２１と同様である。すなわち、以下の通りである。
ＨＣＣ用のオフセット回路２２では、ディエンファシス回路１４におけるＨＣＣ処理で考慮されているＲＳＳＩの範囲の下限値（図５中のＩ2 ）に相当するディジタル値がオフセット値Ｆ2 として設定されており、ＲＳＳＩに相当するディジタル信号Ｓｉｇ３を上記オフセット値Ｆ2 だけディジタル的にオフセットする。更に、このオフセットによって得られた信号から、ディエンファシス回路１４におけるＨＣＣ処理に要求される制御精度の粗さに応じたビット数だけ下位ビットを切り捨てる処理を行う。
【００３１】
例えば、もともとの信号Ｓｉｇ３が５ビットで構成されており、また、ディエンファシス回路１４では若干粗い制御精度で十分であるものとする。このような場合、まず、ＨＣＣ処理で考慮されるＲＳＳＩの範囲の下限値であるＩ2 に相当するオフセット値Ｆ2 の分だけ信号Ｓｉｇ３をオフセットし、かつ、そのオフセットによって得られた信号から、例えば下位１ビット分を切り捨て、残りの４ビットだけを出力する。このように下位１ビット分切り捨てて得られた上位４ビットの信号は、実際のＲＳＳＩの値よりも若干粗い値を示すことになる。
【００３２】
ＳＮＣ用のオフセット回路２３では、ＳＮＣ回路１６で考慮されているＲＳＳＩの範囲の下限値（図５中のＩ4 ）に相当するディジタル値がオフセット値Ｆ3 として設定されており、ＲＳＳＩに相当するディジタル信号Ｓｉｇ３を上記オフセット値Ｆ3 だけディジタル的にオフセットする。更に、このオフセットによって得られた信号から、ＳＮＣ回路１６に要求される制御精度の粗さに応じたビット数だけ下位ビットを切り捨てる処理を行う（勿論、制御精度を粗くしたくなければ、下位ビットを切り捨てる必要はない）。
【００３３】
例えば、もともとの信号Ｓｉｇ３が５ビットで構成されており、また、ＳＮＣ回路１６では比較的細かい制御精度が必要であるものとする。このような場合、まず、ＳＮＣ処理で考慮されるＲＳＳＩの範囲の下限値であるＩ4 に相当するオフセット値Ｆ3 の分だけ信号Ｓｉｇ３をオフセットし、かつ、そのオフセットによって得られた信号から下位ビットを切り捨てずに、もともとの５ビットをそのまま出力する。このように下位ビットを切り捨てずに得られた５ビットの信号は、実際のＲＳＳＩの値と同程度の粗さの値を示すことになる。
【００３４】
このように、３つのオフセット回路２１、２２、２３からは、ＳＭＵＴＥ、ＨＣＣ、ＳＮＣのそれぞれに要求される各制御精度の粗さに応じたビット数の信号が出力され、このビット数が少ないほど粗い値となる。これらオフセット回路２１、２２、２３は、具体的には加算器によって実現可能である。すなわち、各オフセット値Ｆ1 、Ｆ2 、Ｆ3 のマイナスデータに相当する値を保持しておき、この値を信号Ｓｉｇ３に加算することで、実質的に信号Ｓｉｇ３から各オフセット値を減算する処理を実行する。また、その演算によって得られたデータを出力する際は、その下位ビットが出力されないように構成しておくことで、ビットの切り捨てが可能となる。
【００３５】
勿論、ビットの切り捨ては、その他様々な手法によって実現可能であり、その切り捨てるべきビット数も適宜設定可能である。また、信号Ｓｉｇ３に対して、予めビットの切り捨てを行っておき、その後にオフセットを行うようにしてもよい。
【００３６】
次に、図２に示されているように、各オフセット回路２１、２２、２３の後段にはそれぞれセレクタ２４、２５、２６が配置されている。これらセレクタ２４、２５、２６は、図１に示したＳＭＵＴＥ回路１５、ディエンファシス回路１４、ＳＮＣ回路１６における各ノイズ処理を、各オフセット回路２１、２２、２３から出力された信号Ｓｉｇ４（すなわち、信号Ｓｉｇ３をオフセットし、かつ下位ビットを切り捨てて得られた信号）に応じて段階的に制御するための制御信号を出力するためのものである。
【００３７】
例えば、図１のＳＮＣ回路１６は、ＲＳＳＩに応じたＳＮＣ処理を行うために、ＲＳＳＩに応じて抵抗値を段階的に切り換え可能なように複数のスイッチＵ0 、Ｕ1 、Ｕ2 、Ｕ3 を備えており、例えば、Ｌ−Ｒ成分を減衰させる割り合いを小さくしたい場合はスイッチＵ0 を選択し、Ｌ−Ｒ成分の減衰率をもっと大きくしたい場合は、順次スイッチＵ1 、Ｕ2 、Ｕ3 をそれぞれ選択するようになっている。そこで、ＳＮＣ用のセレクタ２６は、オフセット回路２３から出力された信号Ｓｉｇ４に応じて、上記４つのスイッチＵ0 、Ｕ1 、Ｕ2 、Ｕ3 の中のいずれを選択すべきかを指示する信号を制御信号としてＳＮＣ回路１６へ出力する。なお、ＲＳＳＩが所定の範囲（図５中のＩ4 〜Ｉ5 の範囲）よりも小さい場合は、信号Ｓｉｇ４が負の値を示すことになるが、そのような場合は下限値Ｉ4 に対応するスイッチＵ0 を選択する制御信号が出力され、一方、ＲＳＳＩが所定の範囲（図５中のＩ4 〜Ｉ5 の範囲）よりも大きい場合は、上限値Ｉ5 に対応するスイッチＵ3 を選択する制御信号が出力される。
【００３８】
なお、以上では、ＳＮＣ用のセレクタ２６についての説明を行ったが、ＨＣＣ用のセレクタ２５や、ＳＭＵＴＥ用のセレクタ２４においても同様にして、ＨＣＣ処理やＳＭＵＴＥ処理のための制御信号が生成される。
例えば、ディエンファシス回路１４（図１）におけるＨＣＣ処理の場合、オフセット回路２２から出力される信号Ｓｉｇ４に従い、Ｌ成分とＲ成分の減衰率を小さく制御する場合はスイッチＳ0 が選択されるように、またＬ成分とＲ成分の減衰率を大きく制御する場合は、順次スイッチＳ1 、Ｓ2 、Ｓ3 がそれぞれ選択されるように、セレクタ２５から制御信号が出力される。なお、ＲＳＳＩが所定の範囲（図５中のＩ2 〜Ｉ3 の範囲）から外れている場合は、ＳＮＣ用のセレクタ２６の場合と同様に、下限値Ｉ2 又は上限値Ｉ3 に対応するスイッチを選択する制御信号が出力される。
【００３９】
また、ＳＭＵＴＥ回路１５（図１）で行われるＳＭＵＴＥ処理の場合、オフセット回路２１から出力される信号Ｓｉｇ４に従い、コンポジット信号の減衰率を大きく制御する場合はスイッチＶ0 が選択されるように、また、減衰率を小さく制御する場合はスイッチＶ1 が選択されるように、セレクタ２４から制御信号が出力される。なお、ＲＳＳＩが所定の範囲（図５中のＩ0 〜Ｉ1 の範囲）から外れている場合は、ＳＮＣ用のセレクタ２６の場合と同様に、下限値Ｉ0 又は上限値Ｉ1 に対応するスイッチを選択する制御信号が出力される。
【００４０】
図３は、図１に示したディエンファシス回路１４のスイッチ部分の具体的な回路構成の一例である。
図３において、スイッチＳ1 が選択される場合、制御信号生成回路２０の出力信号としては、Ｓ0 ＝オフ、Ｓ1 ＝オン、Ｓ2 ＝オフ、Ｓ3 ＝オフの信号が出力される。他のスイッチが選択される場合も同様に、選択されるスイッチに入力される信号のみオンに設定され、その他のスイッチに入力される信号はオフに設定される。なお、図３は、図１のディエンファシス回路１４のスイッチ部分に関するものだが、ＳＭＵＴＥ回路１５のスイッチ部分、ＳＮＣ回路１６のスイッチ部分も同様に構成可能である。
【００４１】
以上に述べた実施の形態によれば、オフセット回路２１、２２、２３において、各ノイズ制御の精度の粗さに応じたビット数だけ下位ビットを切り捨て、セレクタ２４、２５、２６ではその残りの上位ビットに基づいて制御信号を生成する構成としたことにより、セレクタ２４、２５、２６はより少ないビット数を処理するだけで済むようになり、よって、無駄のない信号処理を実現できる。その結果、セレクタ２４、２５、２６を一段と簡素な構成で実現することができる。
【００４２】
なお、上記の実施の形態では、図２に示したように、制御信号生成回路２０をオフセット回路とセレクタとからなるハードウェアで実現しているが、これをソフトウェアによる演算処理で実現することも可能である。例えば、ＨＣＣ用のオフセット回路２２及びセレクタ２５の上記例をソフトウェアで実現するには、まず、ＨＣＣの制御精度の粗さに応じて、５ビットの信号Ｓｉｇ３から下位１ビット分を切り捨てて上位４ビットの信号を生成し、この４ビットの信号からオフセット値Ｆ2 (例えば3ビットの値)を減算する。そして、その減算結果が、図5におけるＨＣＣの範囲Ｉ2 〜Ｉ3 に相当する値（例えば、十進数で「０」〜「７」の範囲の値）にある時は、その値に応じたスイッチ（図１に示したスイッチＳ0 〜Ｓ3 のいずれか1つ）をオンにする制御信号を出力し、また、上記演算結果が負の時は、演算結果が「０」の時と同一の制御信号を出力し、一方、上記演算結果が「８」以上の時は、演算結果が「７」の時と同一の制御信号を出力するようにする。これはほんの一例であるが、ＳＭＵＴＥやＳＮＣ用の制御信号も、それらに応じたほぼ同様な演算処理によって生成可能である。
【００４３】
次に、本発明の他の実施の形態に係るステレオ復調回路について説明する。
この実施の形態は、ＲＳＳＩが所定の範囲内にある時にＲＳＳＩに応じたノイズ制御を行うノイズ制御手段（図１に示したディエンファシス回路１４、ＳＭＵＴＥ回路１５、ＳＮＣ回路１６等）を少なくとも1つ備えるステレオ復調回路を前提とするものであり、図１に示したステレオ復調回路１０における制御信号生成回路２０の代わりに、新たな制御信号生成回路が採用されている。なお、ここでは、上記のノイズ制御手段におけるノイズ制御の制御量がアナログの制御信号によって決定されるものを対象としており、よって、ノイズ制御手段は図１に示したようなスイッチＳ、Ｕ、Ｖを備えていないものとする。
【００４４】
ここで、上記の独自の制御信号生成回路は、図１に示したようにＡＤ変換器１７でＡＤ変換されてラッチ回路１８に一旦保持された信号Ｓｉｇ３を、上記所定値分だけディジタル的にオフセットするオフセット回路（不図示）と、このオフセットされた信号をＤＡ変換するＤＡ変換器（不図示）と、このＤＡ変換によって得られた信号をゼロバイアスと比較し、その差分を増幅して上記制御信号として出力する差動増幅回路３０（図４）とから構成される。
【００４５】
上記オフセット回路としては、図２に示した各オフセット回路２１、２２、２３と同様な構成のものを採用可能であるが、下位ビットを切り捨てる機能は備えていなくともよい。上記ＤＡ変換器は、公知のものを採用可能であり、ここではその説明を省略する。
【００４６】
上記差動増幅回路３０は、図４から明らかなように、比較用の基準電圧としてゼロバイアスを採用する差動増幅回路であり、そのＶｉｎ端子には上記ＤＡ変換器でＤＡ変換して得られたアナログ信号（ＲＳＳＩに相当する信号であって、既にオフセットされたもの）が入力され、そのアナログ信号をｂ点の基準電圧（＝０）と比較して、その差分を増幅して出力するものである。すなわち、ｂ点は接地されてゼロバイアスとなっているので、予めオフセットを与えられているＶｉｎ端子への入力信号と、ｂ点のゼロバイアスとの差分が増幅されて、上記ノイズ制御手段への制御信号として出力される。この場合、制御信号はアナログ信号であり、このアナログ信号に応じて上記ノイズ制御手段のノイズ制御量が連続的に切り替えられる。
【００４７】
このように、基準電圧として０バイアスを使用する構成とすることで、基準電圧が温度変化やプロセスばらつき等によって変動することがなくなり、よって、上記ノイズ制御手段のノイズ制御を非常に正確に行うことができるようになる。なお、本発明は、上記の実施の形態における構成に限定されるものではなく、各請求項に記載された範囲内で種々の構成変更が可能である。
【００４８】
また、前述したように、本発明の技術思想はステレオ復調回路にのみ適用されるものではなく、入力信号レベルが所定範囲内にある時にそのレベルに応じた所定の制御を行う回路部分を少なくとも1つ備える信号処理回路であれば、同様に適用可能である。
【００４９】
【発明の効果】
以上説明したように、本発明の第１の態様によれば、ノイズ制御等の制御動作の著しい安定化を図ることができると共に、ノイズ制御等の所定制御のための制御信号を出力する制御信号出力手段を、一段と簡素な回路構成で実現することでができる。
【００５０】
また、本発明の第２の態様によれば、温度変化やプロセスばらつき等の影響を受けることなく、ノイズ制御等の所定制御を非常に精度良く行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るステレオ復調回路１０の回路図である。
【図２】図１に示した制御信号生成回路２０の回路図である。
【図３】図１のディエンファシス回路１４のスイッチ部分の具体的な回路構成の一例を示す図である。
【図４】本発明の他の実施の形態に係るステレオ復調回路に採用された作動増幅回路３０の回路図である。
【図５】ＨＣＣ、ＳＭＵＴＥ、ＳＮＣの各処理を行うＲＳＳＩの範囲を示す図である。
【図６】非ゼロ・バイアスを採用した従来の回路の一例を示す回路図である。
【符号の説明】
１０ ステレオ復調回路
１１ リミッタアンプ
１２ ＦＭ検波回路
１３ ＨＣＣ回路
１４ ディエンファシス回路
１５ ＳＭＵＴＥ回路
１６ ＳＮＣ回路
１７ ＡＤ変換器
１８ ラッチ回路
２０ 制御信号生成回路
２１ ＳＭＵＴＥ用のオフセット回路
２２ ＨＣＣ用のオフセット回路
２３ ＳＮＣ用のオフセット回路
２４ ＳＭＵＴＥ用のセレクタ
２５ ＨＣＣ用のセレクタ
２６ ＳＮＣ用のセレクタ
３０ 差動増幅回路
【発明の属する技術分野】
本発明は、ステレオ受信機等に用いられるステレオ復調回路に係り、特にはその中に組み込まれるノイズ制御のための各種回路における制御技術の改良に関する。更には、そのようなステレオ復調回路をも含む信号処理回路の全般に関する。
【０００２】
【従来の技術】
ステレオ復調回路は、一般に、受信したＲＦ信号に基づいてＬ信号及びＲ信号を発生させる回路である。
この種のステレオ復調回路においては、受信したＲＦ信号を周波数変換回路で周波数変換してＩＦ信号が得られ、そのＩＦ信号がリミッタアンプで増幅され、更にＦＭ検波回路で検波されて、コンポジット信号が再生される。
【０００３】
再生されたコンポジット信号は、一般に主成分Ｌ＋Ｒと副成分Ｌ−Ｒを含んでおり、このコンポジット信号は２つの経路に分岐される。すなわち、コンポジット信号は、一方の経路においてはＬ＋Ｒ成分が得られ、他方の経路においては、例えば３８ＫＨｚの信号とミキシングされてＬ−Ｒ成分が得られる。こうして得られたＬ＋Ｒ、Ｌ−Ｒの各成分を加算／減算器により加算してＬ成分が得られ、また、加算／減算器により減算してＲ成分が得られる。
【０００４】
更に、上記したステレオ復調回路に生じるノイズを低減して音質を向上させるために、信号を減衰させたり、信号の高域成分をカットしたりするノイズ制御手段を備えたものがある。
例えば、上記のＬ＋Ｒ成分と、このＬ＋Ｒ成分から高域成分をカットした信号とを、ＲＳＳＩ（受信電界強度）を示す信号であるＲＳＳＩ信号に応じた比率でミキシングするように構成したハイカットコントロール（ＨＣＣ）回路を設けることで、ＲＳＳＩ信号に応じたハイカットコントロールが行われている。また、上記ステレオ復調されたＬ成分、Ｒ成分に含まれる高域ノイズに対し、ディエンファシス回路内において、それら高域ノイズをカットするハイカットコントロールも行われている。
【０００５】
また、ＲＳＳＩが小さい場合、混入するノイズの影響が無視できなくなるので、ソフトミューティング（ＳＭＵＴＥ）回路において、上記コンポジット信号をソフトミューティング処理により減衰させることも知られている。
更に、クロストークを抑えるため、主成分Ｌ＋Ｒと加算／減算器でブレンドする副成分Ｌ−Ｒの割り合いを調整することも行われている。すなわち、ステレオノイズコントロール（ＳＮＣ）回路において、その副成分Ｌ−Ｒをステレオノイズコントロールにより減衰させるようにしている。
【０００６】
上記したＨＣＣ、ＳＭＵＴＥ、ＳＮＣの各処理を行うにあたって、上記のＲＳＳＩと、上記ＨＣＣ、ＳＭＵＴＥ、ＳＮＣの各ノイズ制御を行う回路における制御量を決定するための制御信号との関係は、例えば図５に示すように定められている。
【０００７】
この図５において、例えばＨＣＣ処理では、ＲＳＳＩがＩ2 〜Ｉ3 の範囲内にある場合にその時のＲＳＳＩに応じた制御信号Ｃ2 〜Ｃ3 に従って制御される。なお、ＲＳＳＩが上記範囲の下限値Ｉ2 以下の場合は制御信号がＣ2 に保持され、この保持された制御信号Ｃ2 に従った制御が行われる。一方、ＲＳＳＩが上記範囲の上限値であるＩ3 以上の場合は制御信号がＣ3 に保持され、この保持された制御信号Ｃ3 に従った制御が行われる。
【０００８】
これと同様に、ＳＭＵＴＥ処理では、ＲＳＳＩがＩ0 〜Ｉ1 の範囲内にある場合にその時のＲＳＳＩに応じた制御信号Ｃ0 〜Ｃ1 に従って制御され、ＳＮＣ処理では、ＲＳＳＩがＩ4 〜Ｉ5 の範囲内にある場合にその時のＲＳＳＩに応じた制御信号Ｃ4 〜Ｃ5 に従って制御される。ＲＳＳＩが各範囲の外にある時にも、ＨＣＣ処理と同様に、保持された制御信号に従った制御が行われる。
【０００９】
【発明が解決しようとする課題】
上記のステレオ復調回路において、ＨＣＣ、ＳＮＣ、ＳＭＵＴＥ等の各処理はアナログ制御であるため、その制御動作がどうしても不安定であり、精度の高いノイズ制御が困難であるという問題があった。
【００１０】
また、ＨＣＣ、ＳＮＣ、ＳＭＵＴＥ等の各回路におけるノイズ制御量を決定する制御信号を生成する上で基準となる基準電圧（バイアス電圧）が、周囲温度の変化や、プロセスのばらつき等に起因して変動するため、所望のバイアス電圧に常に維持することが困難であった。従来は、例えば図６に示すように、点ａに基準電圧としてゼロ（０）でない所定値のバイアス（非ゼロバイアス）が印加されており、上記ＲＳＳＩに相当する入力Ｖｉｎの値が上記基準電圧（所定値）を上回った場合に、その差分を増幅し、上記各ノイズ制御回路への制御信号として出力している。
【００１１】
このような構成においては、上記所定値のバイアスが温度変化やプロセスばらつき等に起因して変動し、その結果、正確なノイズ制御が行えなくなるといった問題があった。すなわち、本来の動作範囲から外れたＲＳＳＩに対して上記ＨＣＣ、ＳＮＣ、ＳＭＵＴＥによるノイズ制御が行なわれてしまい、音質が劣化する一因となっていた。
【００１２】
そこで、本発明の第１の課題は、受信電界強度が所定範囲内にある時にこの所定範囲内の受信電界強度に応じたノイズ制御を行うノイズ制御手段を少なくとも1つ備えるステレオ復調回路において、上記ノイズ制御手段によるノイズ制御の安定化を図り、かつ、その制御量を決定するための制御信号を出力する制御信号出力回路をより簡素な構成で実現することである。
【００１３】
本発明の第２の課題は、上記ノイズ制御手段を、温度変化やプロセスばらつき等の影響を受けずに正確に動作させるようにすることである。
【００１４】
【課題を解決するための手段】
本発明は、上記課題を解決するために、以下のように構成する。
まず、本発明の第１の態様に係るステレオ復調回路は、受信電界強度が所定範囲内にある時にこの受信電界強度に応じたノイズ制御を行うノイズ制御手段を少なくとも1つ備えるステレオ復調回路において、上記受信電界強度を示す信号である受信電界強度信号をＡＤ変換するＡＤ変換手段と、このＡＤ変換手段で得られたディジタル信号を上記所定範囲に応じた所定値分（例えば、上記所定範囲の下限値に相当する分）だけディジタル的にオフセットし、かつ、上記ノイズ制御手段におけるノイズ制御の精度の粗さに応じて設定されるビット数だけ上記ディジタル信号の下位ビットを切り捨てるオフセット手段と、このオフセット手段で得られた信号に基づき、上記ノイズ制御手段におけるノイズ制御の制御量を決定する制御信号を出力する制御信号出力手段と、を備えることを特徴とする。
【００１５】
このような構成によれば、上記ノイズ制御手段における制御量を決定するための制御信号がディジタル処理により生成されるので、従来のようにアナログ処理によって制御信号を生成するものと比べ、ノイズ制御動作の著しい安定化が図れる。
【００１６】
また、上記オフセット手段においては、ＡＤ変換によって得られたディジタル信号をディジタル的にオフセットするだけでなく、そのディジタル信号から、ノイズ制御手段におけるノイズ制御の精度の粗さに応じたビット数だけ下位ビットを切り捨て、その残りのビットに基づいて制御信号出力手段で制御信号を生成するようにしてある。そのため、制御信号出力手段では、単にＡＤ変換して得られた信号のビット数をそのまま使用して制御信号を生成する場合と比較し、ノイズ制御の精度の粗さに応じた、より少ないビット数を処理するだけで済むため、無駄のない信号処理が可能になる。その結果、制御信号出力手段を構成する回路を一段と簡素化することも可能になる。ここで、上記オフセットと上記下位ビットの切り捨ては、どちらを先に実行する構成であってもよい。
【００１７】
なお、上記ノイズ制御手段は、上記制御信号出力手段から出力される制御信号に応じたノイズ制御量に段階的に切り替えられる構成とすることも可能である。その一例としては、上記制御信号に応じて複数のスイッチを切り換えることで、ノイズ制御の制御量を段階的に増減させる構成等があげられる。
【００１８】
また、上記ＡＤ変換手段は、実際には通常のＡＤ変換回路によって実現可能であるが、このＡＤ変換回路で得られた信号を一時的に保持するラッチ回路を備えた構成も、本発明の範囲内である。
次に、本発明の第２の態様に係るステレオ復調回路は、受信電界強度が所定範囲内にある時にこの受信電界強度に応じたノイズ制御を行うノイズ制御手段を少なくとも1つ備えるステレオ復調回路において、上記受信電界強度を示す信号である受信電界強度信号を、上記所定範囲に応じた所定値分（例えば、上記所定範囲の下限値に相当する分）だけオフセットするオフセット手段と、このオフセット手段で得られた信号をゼロバイアスと比較し、その差分を出力する差分出力手段と、この差分出力手段で得られた信号に基づき、上記ノイズ制御手段におけるノイズ制御の制御量を決定する制御信号を出力する制御信号出力手段と、を備えることを特徴とする。
【００１９】
このような構成によれば、予めオフセット手段により受信電界強度信号をオフセットしておき、その後に差分出力手段でゼロバイアスと比較して、その差分を出力するようにしている。このような構成とすることで、差分出力手段における比較の基準値をゼロバイアスとすることができるので、前述した温度変化、プロセスばらつき等の影響を受けることなく、上記ノイズ制御手段におけるノイズ制御を正確に行うことが可能となる。
【００２０】
なお、本発明は、ノイズ制御手段を複数備えたものであってもよく、そのような場合、それら複数のノイズ制御手段における受信電界強度の上記範囲が互いに別々に設定されているものにも適用可能である。上記ノイズ制御手段としては、例えば、ディエンファシス回路、ソストミューティング回路、ステレオノイズコントロール回路等がある。
【００２１】
以上に述べた本発明の基本思想は、単にステレオ復調回路に適用可能なだけではなく、何らかの信号処理を行う信号処理回路の全般に応用可能である。
すなわち、本発明の第１の態様に係る信号処理回路は、入力信号レベルが所定範囲内にある時にこの入力信号レベルに応じた所定の制御を行う回路部分を少なくとも1つ備える信号処理回路において、上記入力信号レベルを示す信号であるレベル信号をＡＤ変換するＡＤ変換手段と、このＡＤ変換手段で得られたディジタル信号を上記所定範囲に応じた所定値分だけディジタル的にオフセットし、かつ、上記回路部分における上記所定制御の精度の粗さに応じて設定されるビット数だけ上記ディジタル信号の下位ビットを切り捨てるオフセット手段と、このオフセット手段で得られた信号に基づき、上記回路部分における上記所定制御の制御量を決定する制御信号を出力する制御信号出力手段と、を備えることを特徴とする。
【００２２】
このような構成からなる信号処理回路によれば、上述した第１の態様に係るステレオ復調回路の場合と同様、制御動作の著しい安定化が図れると共に、制御信号出力手段での無駄のない信号処理が可能になる。
また、本発明の第２の態様に係る信号処理回路は、入力信号レベルが所定範囲内にある時にこの入力信号レベルに応じた所定の制御を行う回路部分を少なくとも1つ備える信号処理回路において、上記入力信号レベルを示す信号であるレベル信号を、上記所定範囲に応じた所定値分だけオフセットするオフセット手段と、このオフセット手段で得られた信号をゼロバイアスと比較し、その差分を出力する差分出力手段と、この差分出力手段で得られた信号に基づき、上記回路部分における上記所定制御の制御量を決定する制御信号を出力する制御信号出力手段と、を備えることを特徴とする。
【００２３】
このような構成からなる信号処理回路によれば、上述した第２の態様に係るステレオ復調回路の場合と同様、温度変化やプロセスばらつき等の影響を受けることなく、上記回路部分の制御を正確に行うことが可能となる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の一実施の形態に係るステレオ復調回路１０の回路図である。
このステレオ復調回路１０は、公知の構成として、主に、リミッタアンプ１１、ＦＭ検波回路１２、ハイカットコントロール（ＨＣＣ）回路１３、ディエンファシス回路１４、ソフトミューティング（ＳＭＵＴＥ）回路１５、ステレオノイズコントロール（ＳＮＣ）回路１６等を備えると共に、本実施の形態において新たに加わる構成として、ＡＤ変換器１７、ラッチ回路１８、及び制御信号生成回路２０を備えている。ここで、上記のディエンファシス回路１４、ＳＭＵＴＥ回路１５、ＳＮＣ回路１６は、ＲＳＳＩ（受信電界強度）に応じたノイズ制御を行うノイズ制御手段でもあり、これらノイズ制御手段における制御量を決定するための各制御信号が制御信号生成回路２０から出力される。なお、ＡＤ変換器１７は、請求項に記載のＡＤ変換手段に対応する。
【００２５】
このような構成において、入力信号（中間周波信号）Ｓｉｇ１はリミッタアンプ１１を介してＦＭ検波回路１２に入力され、ステレオコンポジット信号が生成される。一方、リミッタアンプ１１から出力されたＲＳＳＩ信号Ｓｉｇ２が、ＡＤ変換手段としてのＡＤ変換器１７に入力されることで、アナログのＲＳＳＩ信号Ｓｉｇ２がディジタル信号Ｓｉｇ３へと変換される。このＡＤ変換によって得られた信号Ｓｉｇ３は、ラッチ回路１８に一時的に保持され、その保持された信号Ｓｉｇ３が制御信号生成回路２０に入力される。
【００２６】
制御信号生成回路２０では、入力された信号Ｓｉｇ３のレベル（これはＲＳＳＩに相当する）に基づき、ＳＭＵＴＥ回路１５で行われるソフトミューティング（ＳＭＵＴＥ）処理、ＳＮＣ回路１６で行われるステレオノイズコントロール（ＳＮＣ）処理、ディエンファシス回路１４で行なわれるハイカットコントロール（ＨＣＣ）処理をそれぞれ制御する制御信号を生成する。
【００２７】
図２は、制御信号生成回路２０の回路構成図である。
この制御信号生成回路２０は、ＳＭＵＴＥ、ＨＣＣ、ＳＮＣの各処理用に３つのオフセット回路２１、２２、２３と３つのセレクタ２４、２５、２６とを備えて構成されている。ここで、オフセット回路２１、２２、２３は請求項に記載のオフセット手段に対応し、セレクタ２４、２５、２６は請求項に記載の制御信号出力手段に対応する。
【００２８】
ここで、ＳＭＵＴＥ回路１５は、ＲＳＳＩが所定の範囲（図５中のＩ0 〜Ｉ1 ）内にある時にはそのＲＳＳＩに応じたＳＭＵＴＥ処理を行い、ＲＳＳＩが上記範囲よりも小さい時には上記範囲の下限値（図５中のＩ0 ）に対応したＳＭＵＴＥ処理を行い、ＲＳＳＩが上記範囲よりも大きい時には上記範囲の上限値（図５中のＩ1 ）に対応したＳＭＵＴＥ処理を行う回路である。そこで、このようなＳＭＵＴＥ回路用のオフセット回路２１では、ＳＭＵＴＥ回路１５で考慮されている上記ＲＳＳＩの範囲の下限値（図５中のＩ0 ）に相当するディジタル値がオフセット値Ｆ1 として設定されており、ＲＳＳＩに相当するディジタル信号Ｓｉｇ３を上記オフセット値Ｆ1 だけディジタル的にオフセットする。更に、このオフセットによって得られた信号から、ＳＭＵＴＥ回路１５に要求される制御精度の粗さに応じて設定されるビット数だけ下位ビットを切り捨てる処理を行う。
【００２９】
例えば、もともとの信号Ｓｉｇ３が５ビットで構成されており、また、ＳＭＵＴＥ回路１５では相当に粗い制御精度で十分であるものとする。このような場合、まず、ＳＭＵＴＥ処理で考慮されるＲＳＳＩの範囲の下限値であるＩ0 に相当するオフセット値Ｆ1 の分だけ信号Ｓｉｇ３をオフセットし、かつ、そのオフセットによって得られた信号から、例えば下位２ビット分を切り捨て、残りの３ビットだけを出力する。このように下位２ビット分切り捨てて得られた上位３ビットの信号は、実際のＲＳＳＩの値よりも相当に粗い値を示すことになる。
【００３０】
図２に示したＨＣＣ用のオフセット回路２２及びＳＮＣ用のオフセット回路２３も、ＳＭＵＴＥ用のオフセット回路２１と同様である。すなわち、以下の通りである。
ＨＣＣ用のオフセット回路２２では、ディエンファシス回路１４におけるＨＣＣ処理で考慮されているＲＳＳＩの範囲の下限値（図５中のＩ2 ）に相当するディジタル値がオフセット値Ｆ2 として設定されており、ＲＳＳＩに相当するディジタル信号Ｓｉｇ３を上記オフセット値Ｆ2 だけディジタル的にオフセットする。更に、このオフセットによって得られた信号から、ディエンファシス回路１４におけるＨＣＣ処理に要求される制御精度の粗さに応じたビット数だけ下位ビットを切り捨てる処理を行う。
【００３１】
例えば、もともとの信号Ｓｉｇ３が５ビットで構成されており、また、ディエンファシス回路１４では若干粗い制御精度で十分であるものとする。このような場合、まず、ＨＣＣ処理で考慮されるＲＳＳＩの範囲の下限値であるＩ2 に相当するオフセット値Ｆ2 の分だけ信号Ｓｉｇ３をオフセットし、かつ、そのオフセットによって得られた信号から、例えば下位１ビット分を切り捨て、残りの４ビットだけを出力する。このように下位１ビット分切り捨てて得られた上位４ビットの信号は、実際のＲＳＳＩの値よりも若干粗い値を示すことになる。
【００３２】
ＳＮＣ用のオフセット回路２３では、ＳＮＣ回路１６で考慮されているＲＳＳＩの範囲の下限値（図５中のＩ4 ）に相当するディジタル値がオフセット値Ｆ3 として設定されており、ＲＳＳＩに相当するディジタル信号Ｓｉｇ３を上記オフセット値Ｆ3 だけディジタル的にオフセットする。更に、このオフセットによって得られた信号から、ＳＮＣ回路１６に要求される制御精度の粗さに応じたビット数だけ下位ビットを切り捨てる処理を行う（勿論、制御精度を粗くしたくなければ、下位ビットを切り捨てる必要はない）。
【００３３】
例えば、もともとの信号Ｓｉｇ３が５ビットで構成されており、また、ＳＮＣ回路１６では比較的細かい制御精度が必要であるものとする。このような場合、まず、ＳＮＣ処理で考慮されるＲＳＳＩの範囲の下限値であるＩ4 に相当するオフセット値Ｆ3 の分だけ信号Ｓｉｇ３をオフセットし、かつ、そのオフセットによって得られた信号から下位ビットを切り捨てずに、もともとの５ビットをそのまま出力する。このように下位ビットを切り捨てずに得られた５ビットの信号は、実際のＲＳＳＩの値と同程度の粗さの値を示すことになる。
【００３４】
このように、３つのオフセット回路２１、２２、２３からは、ＳＭＵＴＥ、ＨＣＣ、ＳＮＣのそれぞれに要求される各制御精度の粗さに応じたビット数の信号が出力され、このビット数が少ないほど粗い値となる。これらオフセット回路２１、２２、２３は、具体的には加算器によって実現可能である。すなわち、各オフセット値Ｆ1 、Ｆ2 、Ｆ3 のマイナスデータに相当する値を保持しておき、この値を信号Ｓｉｇ３に加算することで、実質的に信号Ｓｉｇ３から各オフセット値を減算する処理を実行する。また、その演算によって得られたデータを出力する際は、その下位ビットが出力されないように構成しておくことで、ビットの切り捨てが可能となる。
【００３５】
勿論、ビットの切り捨ては、その他様々な手法によって実現可能であり、その切り捨てるべきビット数も適宜設定可能である。また、信号Ｓｉｇ３に対して、予めビットの切り捨てを行っておき、その後にオフセットを行うようにしてもよい。
【００３６】
次に、図２に示されているように、各オフセット回路２１、２２、２３の後段にはそれぞれセレクタ２４、２５、２６が配置されている。これらセレクタ２４、２５、２６は、図１に示したＳＭＵＴＥ回路１５、ディエンファシス回路１４、ＳＮＣ回路１６における各ノイズ処理を、各オフセット回路２１、２２、２３から出力された信号Ｓｉｇ４（すなわち、信号Ｓｉｇ３をオフセットし、かつ下位ビットを切り捨てて得られた信号）に応じて段階的に制御するための制御信号を出力するためのものである。
【００３７】
例えば、図１のＳＮＣ回路１６は、ＲＳＳＩに応じたＳＮＣ処理を行うために、ＲＳＳＩに応じて抵抗値を段階的に切り換え可能なように複数のスイッチＵ0 、Ｕ1 、Ｕ2 、Ｕ3 を備えており、例えば、Ｌ−Ｒ成分を減衰させる割り合いを小さくしたい場合はスイッチＵ0 を選択し、Ｌ−Ｒ成分の減衰率をもっと大きくしたい場合は、順次スイッチＵ1 、Ｕ2 、Ｕ3 をそれぞれ選択するようになっている。そこで、ＳＮＣ用のセレクタ２６は、オフセット回路２３から出力された信号Ｓｉｇ４に応じて、上記４つのスイッチＵ0 、Ｕ1 、Ｕ2 、Ｕ3 の中のいずれを選択すべきかを指示する信号を制御信号としてＳＮＣ回路１６へ出力する。なお、ＲＳＳＩが所定の範囲（図５中のＩ4 〜Ｉ5 の範囲）よりも小さい場合は、信号Ｓｉｇ４が負の値を示すことになるが、そのような場合は下限値Ｉ4 に対応するスイッチＵ0 を選択する制御信号が出力され、一方、ＲＳＳＩが所定の範囲（図５中のＩ4 〜Ｉ5 の範囲）よりも大きい場合は、上限値Ｉ5 に対応するスイッチＵ3 を選択する制御信号が出力される。
【００３８】
なお、以上では、ＳＮＣ用のセレクタ２６についての説明を行ったが、ＨＣＣ用のセレクタ２５や、ＳＭＵＴＥ用のセレクタ２４においても同様にして、ＨＣＣ処理やＳＭＵＴＥ処理のための制御信号が生成される。
例えば、ディエンファシス回路１４（図１）におけるＨＣＣ処理の場合、オフセット回路２２から出力される信号Ｓｉｇ４に従い、Ｌ成分とＲ成分の減衰率を小さく制御する場合はスイッチＳ0 が選択されるように、またＬ成分とＲ成分の減衰率を大きく制御する場合は、順次スイッチＳ1 、Ｓ2 、Ｓ3 がそれぞれ選択されるように、セレクタ２５から制御信号が出力される。なお、ＲＳＳＩが所定の範囲（図５中のＩ2 〜Ｉ3 の範囲）から外れている場合は、ＳＮＣ用のセレクタ２６の場合と同様に、下限値Ｉ2 又は上限値Ｉ3 に対応するスイッチを選択する制御信号が出力される。
【００３９】
また、ＳＭＵＴＥ回路１５（図１）で行われるＳＭＵＴＥ処理の場合、オフセット回路２１から出力される信号Ｓｉｇ４に従い、コンポジット信号の減衰率を大きく制御する場合はスイッチＶ0 が選択されるように、また、減衰率を小さく制御する場合はスイッチＶ1 が選択されるように、セレクタ２４から制御信号が出力される。なお、ＲＳＳＩが所定の範囲（図５中のＩ0 〜Ｉ1 の範囲）から外れている場合は、ＳＮＣ用のセレクタ２６の場合と同様に、下限値Ｉ0 又は上限値Ｉ1 に対応するスイッチを選択する制御信号が出力される。
【００４０】
図３は、図１に示したディエンファシス回路１４のスイッチ部分の具体的な回路構成の一例である。
図３において、スイッチＳ1 が選択される場合、制御信号生成回路２０の出力信号としては、Ｓ0 ＝オフ、Ｓ1 ＝オン、Ｓ2 ＝オフ、Ｓ3 ＝オフの信号が出力される。他のスイッチが選択される場合も同様に、選択されるスイッチに入力される信号のみオンに設定され、その他のスイッチに入力される信号はオフに設定される。なお、図３は、図１のディエンファシス回路１４のスイッチ部分に関するものだが、ＳＭＵＴＥ回路１５のスイッチ部分、ＳＮＣ回路１６のスイッチ部分も同様に構成可能である。
【００４１】
以上に述べた実施の形態によれば、オフセット回路２１、２２、２３において、各ノイズ制御の精度の粗さに応じたビット数だけ下位ビットを切り捨て、セレクタ２４、２５、２６ではその残りの上位ビットに基づいて制御信号を生成する構成としたことにより、セレクタ２４、２５、２６はより少ないビット数を処理するだけで済むようになり、よって、無駄のない信号処理を実現できる。その結果、セレクタ２４、２５、２６を一段と簡素な構成で実現することができる。
【００４２】
なお、上記の実施の形態では、図２に示したように、制御信号生成回路２０をオフセット回路とセレクタとからなるハードウェアで実現しているが、これをソフトウェアによる演算処理で実現することも可能である。例えば、ＨＣＣ用のオフセット回路２２及びセレクタ２５の上記例をソフトウェアで実現するには、まず、ＨＣＣの制御精度の粗さに応じて、５ビットの信号Ｓｉｇ３から下位１ビット分を切り捨てて上位４ビットの信号を生成し、この４ビットの信号からオフセット値Ｆ2 (例えば3ビットの値)を減算する。そして、その減算結果が、図5におけるＨＣＣの範囲Ｉ2 〜Ｉ3 に相当する値（例えば、十進数で「０」〜「７」の範囲の値）にある時は、その値に応じたスイッチ（図１に示したスイッチＳ0 〜Ｓ3 のいずれか1つ）をオンにする制御信号を出力し、また、上記演算結果が負の時は、演算結果が「０」の時と同一の制御信号を出力し、一方、上記演算結果が「８」以上の時は、演算結果が「７」の時と同一の制御信号を出力するようにする。これはほんの一例であるが、ＳＭＵＴＥやＳＮＣ用の制御信号も、それらに応じたほぼ同様な演算処理によって生成可能である。
【００４３】
次に、本発明の他の実施の形態に係るステレオ復調回路について説明する。
この実施の形態は、ＲＳＳＩが所定の範囲内にある時にＲＳＳＩに応じたノイズ制御を行うノイズ制御手段（図１に示したディエンファシス回路１４、ＳＭＵＴＥ回路１５、ＳＮＣ回路１６等）を少なくとも1つ備えるステレオ復調回路を前提とするものであり、図１に示したステレオ復調回路１０における制御信号生成回路２０の代わりに、新たな制御信号生成回路が採用されている。なお、ここでは、上記のノイズ制御手段におけるノイズ制御の制御量がアナログの制御信号によって決定されるものを対象としており、よって、ノイズ制御手段は図１に示したようなスイッチＳ、Ｕ、Ｖを備えていないものとする。
【００４４】
ここで、上記の独自の制御信号生成回路は、図１に示したようにＡＤ変換器１７でＡＤ変換されてラッチ回路１８に一旦保持された信号Ｓｉｇ３を、上記所定値分だけディジタル的にオフセットするオフセット回路（不図示）と、このオフセットされた信号をＤＡ変換するＤＡ変換器（不図示）と、このＤＡ変換によって得られた信号をゼロバイアスと比較し、その差分を増幅して上記制御信号として出力する差動増幅回路３０（図４）とから構成される。
【００４５】
上記オフセット回路としては、図２に示した各オフセット回路２１、２２、２３と同様な構成のものを採用可能であるが、下位ビットを切り捨てる機能は備えていなくともよい。上記ＤＡ変換器は、公知のものを採用可能であり、ここではその説明を省略する。
【００４６】
上記差動増幅回路３０は、図４から明らかなように、比較用の基準電圧としてゼロバイアスを採用する差動増幅回路であり、そのＶｉｎ端子には上記ＤＡ変換器でＤＡ変換して得られたアナログ信号（ＲＳＳＩに相当する信号であって、既にオフセットされたもの）が入力され、そのアナログ信号をｂ点の基準電圧（＝０）と比較して、その差分を増幅して出力するものである。すなわち、ｂ点は接地されてゼロバイアスとなっているので、予めオフセットを与えられているＶｉｎ端子への入力信号と、ｂ点のゼロバイアスとの差分が増幅されて、上記ノイズ制御手段への制御信号として出力される。この場合、制御信号はアナログ信号であり、このアナログ信号に応じて上記ノイズ制御手段のノイズ制御量が連続的に切り替えられる。
【００４７】
このように、基準電圧として０バイアスを使用する構成とすることで、基準電圧が温度変化やプロセスばらつき等によって変動することがなくなり、よって、上記ノイズ制御手段のノイズ制御を非常に正確に行うことができるようになる。なお、本発明は、上記の実施の形態における構成に限定されるものではなく、各請求項に記載された範囲内で種々の構成変更が可能である。
【００４８】
また、前述したように、本発明の技術思想はステレオ復調回路にのみ適用されるものではなく、入力信号レベルが所定範囲内にある時にそのレベルに応じた所定の制御を行う回路部分を少なくとも1つ備える信号処理回路であれば、同様に適用可能である。
【００４９】
【発明の効果】
以上説明したように、本発明の第１の態様によれば、ノイズ制御等の制御動作の著しい安定化を図ることができると共に、ノイズ制御等の所定制御のための制御信号を出力する制御信号出力手段を、一段と簡素な回路構成で実現することでができる。
【００５０】
また、本発明の第２の態様によれば、温度変化やプロセスばらつき等の影響を受けることなく、ノイズ制御等の所定制御を非常に精度良く行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るステレオ復調回路１０の回路図である。
【図２】図１に示した制御信号生成回路２０の回路図である。
【図３】図１のディエンファシス回路１４のスイッチ部分の具体的な回路構成の一例を示す図である。
【図４】本発明の他の実施の形態に係るステレオ復調回路に採用された作動増幅回路３０の回路図である。
【図５】ＨＣＣ、ＳＭＵＴＥ、ＳＮＣの各処理を行うＲＳＳＩの範囲を示す図である。
【図６】非ゼロ・バイアスを採用した従来の回路の一例を示す回路図である。
【符号の説明】
１０ ステレオ復調回路
１１ リミッタアンプ
１２ ＦＭ検波回路
１３ ＨＣＣ回路
１４ ディエンファシス回路
１５ ＳＭＵＴＥ回路
１６ ＳＮＣ回路
１７ ＡＤ変換器
１８ ラッチ回路
２０ 制御信号生成回路
２１ ＳＭＵＴＥ用のオフセット回路
２２ ＨＣＣ用のオフセット回路
２３ ＳＮＣ用のオフセット回路
２４ ＳＭＵＴＥ用のセレクタ
２５ ＨＣＣ用のセレクタ
２６ ＳＮＣ用のセレクタ
３０ 差動増幅回路
Claims (6)
- 受信電界強度が所定範囲内にある時に該受信電界強度に応じたノイズ制御を行うノイズ制御手段を少なくとも1つ備えるステレオ復調回路において、
前記受信電界強度を示す信号である受信電界強度信号をＡＤ変換するＡＤ変換手段と、
該ＡＤ変換手段で得られたディジタル信号を前記所定範囲に応じた所定値分だけディジタル的にオフセットし、かつ、前記ノイズ制御手段におけるノイズ制御の精度の粗さに応じて設定されるビット数だけ前記ディジタル信号の下位ビットを切り捨てるオフセット手段と、
該オフセット手段で得られた信号に基づき、前記ノイズ制御手段におけるノイズ制御の制御量を決定する制御信号を出力する制御信号出力手段と、
を備えることを特徴とするステレオ復調回路。 - 前記ノイズ制御手段は、前記制御信号出力手段から出力される制御信号に応じたノイズ制御量に段階的に切り替えられることを特徴とする請求項１記載のステレオ復調回路。
- 受信電界強度が所定範囲内にある時に該受信電界強度に応じたノイズ制御を行うノイズ制御手段を少なくとも1つ備えるステレオ復調回路において、
前記受信電界強度を示す信号である受信電界強度信号を、前記所定範囲に応じた所定値分だけオフセットするオフセット手段と、
該オフセット手段で得られた信号をゼロバイアスと比較し、その差分を出力する差分出力手段と、
該差分出力手段で得られた信号に基づき、前記ノイズ制御手段におけるノイズ制御の制御量を決定する制御信号を出力する制御信号出力手段と、
を備えることを特徴とするステレオ復調回路。 - 前記ノイズ制御手段を複数備え、該複数のノイズ制御手段における前記所定範囲がそれぞれ別々に設定されていることを特徴とする請求項１乃至３のいずれか１項に記載のステレオ復調回路。
- 入力信号レベルが所定範囲内にある時に該入力信号レベルに応じた所定の制御を行う回路部分を少なくとも1つ備える信号処理回路において、
前記入力信号レベルを示す信号であるレベル信号をＡＤ変換するＡＤ変換手段と、
該ＡＤ変換手段で得られたディジタル信号を前記所定範囲に応じた所定値分だけディジタル的にオフセットし、かつ、前記回路部分における前記所定制御の精度の粗さに応じて設定されるビット数だけ前記ディジタル信号の下位ビットを切り捨てるオフセット手段と、
該オフセット手段で得られた信号に基づき、前記回路部分における前記所定制御の制御量を決定する制御信号を出力する制御信号出力手段と、
を備えることを特徴とする信号処理回路。 - 入力信号レベルが所定範囲内にある時に該入力信号レベルに応じた所定の制御を行う回路部分を少なくとも1つ備える信号処理回路において、
前記入力信号レベルを示す信号であるレベル信号を、前記所定範囲に応じた所定値分だけオフセットするオフセット手段と、
該オフセット手段で得られた信号をゼロバイアスと比較し、その差分を出力する差分出力手段と、
該差分出力手段で得られた信号に基づき、前記回路部分における前記所定制御の制御量を決定する制御信号を出力する制御信号出力手段と、
を備えることを特徴とする信号処理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002242105A JP3880485B2 (ja) | 2002-08-22 | 2002-08-22 | ステレオ復調回路 |
| CNA038199459A CN1679259A (zh) | 2002-08-22 | 2003-08-21 | 立体声解调器电路 |
| PCT/JP2003/010584 WO2004019526A1 (ja) | 2002-08-22 | 2003-08-21 | ステレオ復調回路 |
| TW092122948A TWI250740B (en) | 2002-08-22 | 2003-08-21 | Stereo-demodulation circuit |
| US10/524,792 US20060013404A1 (en) | 2002-08-22 | 2003-08-21 | Stereo demodulator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002242105A JP3880485B2 (ja) | 2002-08-22 | 2002-08-22 | ステレオ復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004080708A JP2004080708A (ja) | 2004-03-11 |
| JP3880485B2 true JP3880485B2 (ja) | 2007-02-14 |
Family
ID=31944010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002242105A Expired - Fee Related JP3880485B2 (ja) | 2002-08-22 | 2002-08-22 | ステレオ復調回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20060013404A1 (ja) |
| JP (1) | JP3880485B2 (ja) |
| CN (1) | CN1679259A (ja) |
| TW (1) | TWI250740B (ja) |
| WO (1) | WO2004019526A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108964682A (zh) * | 2018-08-02 | 2018-12-07 | 北京车联天下信息技术有限公司 | 收音机降噪方法、降噪装置及电子设备 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200931A (ja) * | 1986-02-28 | 1987-09-04 | Fujitsu Ten Ltd | 自動ステレオ分離度制御回路 |
| JP2708777B2 (ja) * | 1988-05-19 | 1998-02-04 | 三洋電機株式会社 | ダイバーシティ受信装置 |
| JPH0777332B2 (ja) * | 1989-06-26 | 1995-08-16 | 富士通株式会社 | 利得可変回路 |
| JPH06315016A (ja) * | 1993-04-28 | 1994-11-08 | Sanyo Electric Co Ltd | ラジオ受信機のノイズ低減回路 |
| JP3910707B2 (ja) * | 1997-12-01 | 2007-04-25 | 松下電器産業株式会社 | ディジタル信号処理回路 |
| JPH11284677A (ja) * | 1998-03-27 | 1999-10-15 | Nec Corp | 復調器とこれを用いたディジタル無線通信システム |
-
2002
- 2002-08-22 JP JP2002242105A patent/JP3880485B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-21 US US10/524,792 patent/US20060013404A1/en not_active Abandoned
- 2003-08-21 CN CNA038199459A patent/CN1679259A/zh active Pending
- 2003-08-21 WO PCT/JP2003/010584 patent/WO2004019526A1/ja active Application Filing
- 2003-08-21 TW TW092122948A patent/TWI250740B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW200405688A (en) | 2004-04-01 |
| WO2004019526A1 (ja) | 2004-03-04 |
| US20060013404A1 (en) | 2006-01-19 |
| JP2004080708A (ja) | 2004-03-11 |
| TWI250740B (en) | 2006-03-01 |
| CN1679259A (zh) | 2005-10-05 |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
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