JP3910707B2 - ディジタル信号処理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号処理の演算ビット数を切り捨て処理により削減するディジタル信号処理回路に関し、特に切り捨てによって生じた誤差のうちの直流成分を補正する回路を設けることにより、直流オフセット誤差の小さいビット数削減を実現するよう構成したものである。
【０００２】
【従来の技術】
ディジタル信号処理は、離散振幅の信号を有限のビット数のディジタル値に置き換えて信号を処理するものである。
【０００３】
このビット数が大きければ、信号処理の精度が高くなるが、必要なハードウェアの規模は増大してしまう。したがって、両者のトレードオフを考慮したビット数を選ぶ必要がある。
【０００４】
ディジタル信号処理の過程では、加算や乗算を行なうと、入力のビット数に対して出力のビット数は増加する。このとき、ハードウェアが必要以上に増大するのを避けるためには、出力のビット数を適当に削減する処理が行なわれる。
【０００５】
ビット数を削減する方法には、四捨五入に相当する丸めと、単に下位のビットを無視する切り捨てとがある。
【０００６】
丸めは、丸めを行なうブロック毎に四捨五入に相当する演算を論理回路で実行する。これは、削減するビットの値を０．５ＬＳＢと比較してビットの繰り上げが必要かどうかを判断する処理と、繰り上げを実行するための加算器での演算とで実現される。このため、丸めでは比較判断の処理時間や加算器などのハードウェアが必要となるが、切り捨てにはそれがなく、簡単に実現できる。
【０００７】
したがって、ビット数を削減する処理としては切り捨てが有利であり、容易な実現手段として用いられている。ビット数を削減する処理としては切り捨てを行なう従来構成を図５に示す。図５において、ディジタル信号入力501は例えばディジタルフィルタのようなディジタル演算処理部502に印加され、ディジタル演算処理が施されて、ｍビットの信号を出力する。このとき、ハードウェアの規模を低減するために、ｎビット切り捨て部503を介することにより、ｍビットの信号はｎビットだけ削減される。その結果、出力信号はｍ−ｎビットとなって、切り捨て後のディジタル信号出力504となる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の切り捨てにおいては、ビット削減に伴って発生する誤差が丸めと比較して大きく、特に、誤差に含まれる直流成分はその周波数スペクトル密度が高いため、直流オフセット誤差となって信号処理の精度が大きく劣化するという問題を有していた。
【０００９】
本発明は上記従来の問題を解決するもので、ビット数を削減する手段として切り捨てを行ない、切り捨てによって生じた誤差のうちの直流成分を補正する回路を設けることにより、丸めのようにブロック毎に四捨五入の演算を行なう回路を必要とせずに、直流オフセット誤差の小さいビット数削減を実現するディジタル信号処理回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記問題を解決するために本発明は、入力信号を演算処理し出力信号をｎｉ（ｉ＝１，２，・・・ｋ）ビット切り捨てる複数段のブロックで構成されるディジタル信号処理回路において、ｋ段のビット切り捨て出力信号に対して切り捨て誤差の補正値−Ｅ k を加算する加算器と、前記切り捨て誤差の補正値−Ｅ k を−Ｅ k ＝−Ｅ i （但し、ｉ＝ｋ）および漸化式Ｅ i ＝｛Ｅ i-1 ×Ｇ i −（２ ni −１）／２｝ / ２ ni （但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅ i-1 ：（ｉ−１）段のビット切り捨てまでの直流誤差成分（但し、Ｅ 0 ＝０）、Ｇ i ：ｉ段演算処理部の直流利得）から生成する補正値生成回路とを備えることにより、直流オフセット誤差の小さいビット数削減が可能なディジタル信号処理回路を実現できる。
【００１１】
【発明の実施の形態】
本発明の請求項１に記載の発明は、入力信号を演算処理し出力信号をｎｉ（ｉ＝１，２，・・・ｋ）ビット切り捨てる複数段のブロックで構成されるディジタル信号処理回路において、ｋ段のビット切り捨て出力信号に対して切り捨て誤差の補正値−Ｅ k を加算する加算器と、前記切り捨て誤差の補正値−Ｅ k を−Ｅ k ＝−Ｅ i （但し、ｉ＝ｋ）および漸化式Ｅ i ＝｛Ｅ i-1 ×Ｇ i −（２ ni −１）／２｝ / ２ ni （但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅ i-1 ：（ｉ−１）段のビット切り捨てまでの直流誤差成分（但し、Ｅ 0 ＝０）、Ｇ i ：ｉ段演算処理部の直流利得）から生成する補正値生成回路とを備えることを特徴としたディジタル信号処理回路としたものであり、ビット切り捨てを行なうブロックが複数段あっても最終段のビット切り捨て出力部に設けた１個の加算器と補正値生成回路で直流オフセット誤差を除去するという作用を有する。
【００１２】
また、本発明の請求項２に記載の発明は、切り捨て誤差の補正値−Ｅ k を−Ｅ k ＝−Ｅ i （但し、ｉ＝ｋ）および漸化式Ｅ i ＝｛Ｅ i-1 ×Ｇ i −（２ ni −１）／２｝ / ２ ni （但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅ i-1 ：（ｉ−１）段のビット切り捨てまでの直流誤差成分（但し、Ｅ 0 ＝０）、Ｇ i ：ｉ段演算処理部の直流利得）から生成し、ｋ段のビット切り捨て出力信号に対して前記切り捨て誤差の補正値−Ｅ k を加算する直流オフセット補正方法としたものであり、ビット切り捨てを行なうブロックが複数段あっても最終段のビット切り捨て出力部１ヶ所で補正値を加算することで直流オフセット誤差を除去するという作用を有する。
【００１３】
また、本発明の請求項３に記載の発明は、アンテナ、変復調部、制御部を有する無線通信機において、前記無線通信機の変復調部は、少なくとも入力信号を演算処理し出力信号をｎｉ（ｉ＝１，２，・・・ｋ）ビット切り捨てる複数段のブロックで構成されるディジタル信号処理回路を備え、該ディジタル信号処理回路は、ｋ段のビット切り捨て出力信号に対して切り捨て誤差の補正値−Ｅ k を加算する加算器と、前記切り捨て誤差の補正値−Ｅ k を−Ｅ k ＝−Ｅ i （但し、ｉ＝ｋ）および漸化式Ｅ i ＝｛Ｅ i-1 ×Ｇ i −（２ ni −１）／２｝ / ２ ni （但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅ i-1 ：（ｉ−１）段までの直流誤差成分、Ｇ i ：ｉ段演算処理部の直流利得）から生成する補正値生成回路とを備えることを特徴とした無線通信機としたものであり、変調信号や復調信号の直流オフセット誤差を除去して変調精度や受信誤り率などの性能を改善するという作用を有する。
【００１７】
以下、本発明の実施の形態について、図１から図６を用いて説明する。
【００１８】
（第１の実施の形態）
図１は本発明の第１の実施の形態のディジタル信号処理回路の構成を示し、図１においてディジタル信号処理回路は、例えばディジタルフィルタのような演算処理部102と、加算器103と、切り捨て誤差の補正値として（２n−１）／２を生成する補正値生成回路104と、ｎビットの切り捨てを行なう切り捨て処理部105とから構成されている。なお、図１においては、ディジタル信号の入力端子101と、切り捨て後のディジタル信号の出力端子106が図示されている。
【００１９】
以上のように構成されたディジタル信号処理回路について、図１、図２、図５、図６を用いてその動作を説明する。
【００２０】
図１において、演算処理部102では入力端子101からのディジタル信号に対して例えばフィルタリングのような何らかの演算処理を行ない、ｍビットの信号を出力する。このとき、ハードウェアの規模を低減するには、ｍビットの信号をｎビットだけ削減すればよい。その結果、出力信号はｍ−ｎビットとなる。
【００２１】
ビット数を削減することによる誤差は、一般に広帯域の周波数スペクトラムを有する丸め雑音となって信号へ混入する。したがって、丸め雑音が許容できる範囲で削減するビット数ｎが選ばれる。
【００２２】
ビット数の削減は下位のｎビットを切り捨てることによって容易に実現できるが、例えば図５に示す従来の切り捨て処理においてｎ＝２とした場合、図６に示すような誤差ｅ１、ｅ２、ｅ３が発生する。これらの誤差の平均値は−１．５であり、直流オフセットとなる。
【００２３】
図１の構成では、補正値生成回路104が補正値（２n−１）／２を発生し、加算器103で補正値を加算した後に切り捨て処理部105でｎビットの切り捨てを行なうことにより、ビット切り捨てに伴って発生する直流オフセットを除去する。
【００２４】
ｎ＝２の場合の動作を、図２を使って説明する。（２n−１）／２＝１．５となるため、補正値生成回路は１．５を整数値化した２．０という値を生成し、元のデータ（切り捨て前のデータ）に加算した後、２ビットの切り捨てを行なう。その結果、誤差ｅ１、ｅ２、ｅ３が発生するが、これらの誤差の平均値は＋０．５となり、直流オフセットが低減される。
【００２５】
補正値は、切り捨てるビット数ｎが決まればあらかじめ算出できる。したがって、補正値生成回路は、特に補正値を求める演算などを行なう必要はなく、あらかじめ算出された一定の補正値を記憶しておけばよいため、例えばプルアップ・プルダウンのような簡単な回路接続で実現される。
【００２６】
四捨五入の演算と比較すると、加算の演算が同じように必要となるが、一定の値を補正値として加算すればよいために加算器の構成を簡単にすることが可能であり、丸め処理を行なう場合に比べてハードウェアの増加は小さい。
【００２７】
以上のように、本発明の第１の実施の形態によれば、ビット切り捨て誤差の補正値を加算する加算器と、切り捨て誤差の補正値として（２n−１）／２を生成する補正値生成回路とを設けることにより、ｎビットの切り捨てによって発生する直流オフセットを除去することができる。
【００２８】
なお、切り捨て誤差の補正値は（２n−１）／２であれば直流オフセットを完全に除去できるが、（２n−１）／２の近似値であってもよく、その場合には直流オフセットを低減する効果が得られる。例えば（２n−１）／２が整数でないような場合には、（２n−１）／２を四捨五入して（２n−１）／２に最も近い整数を選べばよい。
【００２９】
また、本実施の形態のディジタル信号処理回路の適用例としては、少なくとも変復調部を有する無線通信機において、入力信号を演算処理するディジタル信号処理回路に適用すれば、変調信号や復調信号の直流オフセットを低減できるので、無線通信機を性能よく提供することができる。
【００３０】
（第２の実施の形態）
図３は本発明の第２の実施の形態のディジタル信号処理回路の構成を示し、図３においてディジタル信号処理回路は、例えばディジタルフィルタのような演算処理部302，303と、加算器304と、切り捨て誤差の補正値−Ｅ k を−Ｅ k ＝−Ｅ i （但し、ｉ＝ｋ）および漸化式Ｅ i ＝｛Ｅ i-1 ×Ｇ i −（２ ni −１）／２｝ / ２ ni （但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅ i-1 ：（ｉ−１）段のビット切り捨てまでの直流誤差成分（但し、Ｅ 0 ＝０）、Ｇ i ：ｉ段演算処理部の直流利得）から生成する補正値生成回路305と、ｎ１ビットの切り捨てを行なう切り捨て処理部306と、ｎｋビットの切り捨てを行なう切り捨て処理部307とから構成されている。なお、図３においては、ディジタル信号の入力端子301と、切り捨て後のディジタル信号の出力端子308が図示されている。
【００３１】
以上のように構成されたディジタル信号処理回路について、図３と図４を用いてその動作を説明する。
【００３２】
図３に示すように切り捨て処理部306，307のように複数段ある場合には、各段で発生する切り捨て誤差が積算され、出力端子308に現れる。しかし、複数の加算器で切り捨て処理毎に誤差を補正する必要はなく、どこか１ヶ所に加算器304を設けて補正を行なえばよい。
【００３３】
図４において、ｉ段目の切り捨てブロック405の出力信号成分のうち、本来の信号成分をＡｉ、切り捨てによって生じた直流誤差成分をＥｉとすると、ｉ段目の切り捨てブロック405の出力信号Ａｉ＋Ｅｉは以下の式（１）で表される。
Ａi＋Ｅi＝｛（Ａi-1＋Ｅi-1)×Ｇi-（２ni−１）／２｝／２ni （１）
ここに、Ａi＝Ａi-1×Ｇi/２niであるので、上記式（１）より式（２）を得る。
Ｅi＝｛Ｅi-1×Ｇi−（２ni−１）／２｝／２ni ・・・（２）
【００３４】
したがって、ｋ段の演算処理部からなる図３の構成では、補正値生成回路305が以下の式（３）の漸化式で算出される補正値−Ｅｋを発生し、加算器304で補正値を加算することにより、ビット切り捨てに伴って発生する直流オフセットを除去する。
【００３５】
Ｅk＝｛Ｅk-1×Ｇk −（２nk−１）／２｝／２nk （Ｅ 0 ＝０）・・・（３）
ただし、入力端子301からのディジタル信号は切り捨て処理前の信号であるから、直流オフセットを生じていないと考え、Ｅ 0 ＝０とした。
【００３６】
上記式（３）より、Ｅｋの一般式として以下の式（４）を得る。
【数４】
【００３７】
補正値は、切り捨てるビット数ｎｉと演算処理部の直流利得Ｇｉが決まればあらかじめ算出できる（但し、ｉ＝１，２，・・・，ｋ）。したがって、補正値生成回路は、特に補正値を求める演算などを行なう必要はなく、あらかじめ算出された一定の補正値を記憶しておけばよいため、例えばプルアップ・プルダウンのような簡単な回路接続で実現される。
【００３８】
四捨五入の演算と比較すると、切り捨てを行なうブロック毎に加算の演算を行なう必要がないため、丸め処理を行なう場合に比べてハードウェアの規模を大きく低減することができる。
【００３９】
以上のように、本発明の第２の実施の形態によれば、複数段の切り捨て処理部から構成される場合には、ビット切り捨て誤差の補正値を加算する加算器と、切り捨て誤差の補正値−Ｅ k を−Ｅ k ＝−Ｅ i （但し、ｉ＝ｋ）および漸化式Ｅ i ＝｛Ｅ i-1 ×Ｇ i −（２ ni −１）／２｝ / ２ ni （但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅ i-1 ：（ｉ−１）段のビット切り捨てまでの直流誤差成分（但し、Ｅ 0 ＝０）、Ｇ i ：ｉ段演算処理部の直流利得）から生成する補正値生成回路とをそれぞれ最終段のビット切り捨て出力部１ヶ所に設けることにより、ｎｉ（ｉ＝１，２，・・・ｋ）ビットの切り捨てによって発生する直流オフセットを除去することができる。
【００４０】
なお、加算器304は図３の位置に限定されるものではなく、誤差を補正するのに十分な演算精度が確保できる位置であれば、別の位置に挿入されてもよい。その際、誤差の補正値−Ｅ k には、加算器より後段に位置するブロックの直流利得の積で割った値を用いる。
【００４１】
また、切り捨て誤差の補正値は−Ｅ k であれば直流オフセットを完全に除去できるが、−Ｅ k の近似値であってもよく、その場合には直流オフセットを低減する効果が得られる。例えばＥ k が整数でないような場合には、Ｅ k を四捨五入してＥ k に最も近い整数を選べばよい。
【００４２】
さらに、本実施の形態のディジタル信号処理回路の適用例としては、少なくとも変復調部を有する無線通信機において、入力信号を演算処理するディジタル信号処理回路に適用すれば、変調信号や復調信号の直流オフセットを低減できるので、無線通信機を性能よく提供することができる。
【００４３】
【発明の効果】
以上のように本発明のディジタル信号処理回路は、切り捨て誤差の補正値を加算する加算器と、切り捨て誤差の補正値を生成する補正値生成回路とを設けることにより、ビットの切り捨てに伴って発生する直流オフセットを低減し、信号処理の精度を向上することができるという格別の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の切り捨て誤差補正を施すディジタル信号処理回路の構成を示すブロック図、
【図２】本発明の第１の実施の形態のディジタル信号処理回路における切り捨て誤差補正の動作を説明するためのグラフ、
【図３】本発明の第２の実施の形態の切り捨て誤差補正を施すディジタル信号処理回路の構成を示すブロック図、
【図４】本発明の第２の実施の形態のディジタル信号処理回路における誤差発生原理を説明するためのブロック図、
【図５】従来の切り捨て処理を施すディジタル信号処理回路の構成を示すブロック図、
【図６】従来のディジタル信号処理回路における切り捨て処理の動作を説明するためのグラフである。
【符号の説明】
101、301、401、501 ディジタル信号の入力端子
102、302、303、402 ディジタルフィルタなどの演算処理部
404、406、502 ディジタルフィルタなどの演算処理部
103、304 加算器
104、305 切り捨て誤差の補正値生成回路
105、503 ｎビットの切り捨て処理部
306、403 ｎ１ビットの切り捨て処理部
307、407 ｎｋビットの切り捨て処理部
405 ｎｉビットの切り捨て処理部
106、308、408、504 ディジタル信号の出力端子
【発明の属する技術分野】
本発明は、ディジタル信号処理の演算ビット数を切り捨て処理により削減するディジタル信号処理回路に関し、特に切り捨てによって生じた誤差のうちの直流成分を補正する回路を設けることにより、直流オフセット誤差の小さいビット数削減を実現するよう構成したものである。
【０００２】
【従来の技術】
ディジタル信号処理は、離散振幅の信号を有限のビット数のディジタル値に置き換えて信号を処理するものである。
【０００３】
このビット数が大きければ、信号処理の精度が高くなるが、必要なハードウェアの規模は増大してしまう。したがって、両者のトレードオフを考慮したビット数を選ぶ必要がある。
【０００４】
ディジタル信号処理の過程では、加算や乗算を行なうと、入力のビット数に対して出力のビット数は増加する。このとき、ハードウェアが必要以上に増大するのを避けるためには、出力のビット数を適当に削減する処理が行なわれる。
【０００５】
ビット数を削減する方法には、四捨五入に相当する丸めと、単に下位のビットを無視する切り捨てとがある。
【０００６】
丸めは、丸めを行なうブロック毎に四捨五入に相当する演算を論理回路で実行する。これは、削減するビットの値を０．５ＬＳＢと比較してビットの繰り上げが必要かどうかを判断する処理と、繰り上げを実行するための加算器での演算とで実現される。このため、丸めでは比較判断の処理時間や加算器などのハードウェアが必要となるが、切り捨てにはそれがなく、簡単に実現できる。
【０００７】
したがって、ビット数を削減する処理としては切り捨てが有利であり、容易な実現手段として用いられている。ビット数を削減する処理としては切り捨てを行なう従来構成を図５に示す。図５において、ディジタル信号入力501は例えばディジタルフィルタのようなディジタル演算処理部502に印加され、ディジタル演算処理が施されて、ｍビットの信号を出力する。このとき、ハードウェアの規模を低減するために、ｎビット切り捨て部503を介することにより、ｍビットの信号はｎビットだけ削減される。その結果、出力信号はｍ−ｎビットとなって、切り捨て後のディジタル信号出力504となる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の切り捨てにおいては、ビット削減に伴って発生する誤差が丸めと比較して大きく、特に、誤差に含まれる直流成分はその周波数スペクトル密度が高いため、直流オフセット誤差となって信号処理の精度が大きく劣化するという問題を有していた。
【０００９】
本発明は上記従来の問題を解決するもので、ビット数を削減する手段として切り捨てを行ない、切り捨てによって生じた誤差のうちの直流成分を補正する回路を設けることにより、丸めのようにブロック毎に四捨五入の演算を行なう回路を必要とせずに、直流オフセット誤差の小さいビット数削減を実現するディジタル信号処理回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記問題を解決するために本発明は、入力信号を演算処理し出力信号をｎｉ（ｉ＝１，２，・・・ｋ）ビット切り捨てる複数段のブロックで構成されるディジタル信号処理回路において、ｋ段のビット切り捨て出力信号に対して切り捨て誤差の補正値−Ｅ k を加算する加算器と、前記切り捨て誤差の補正値−Ｅ k を−Ｅ k ＝−Ｅ i （但し、ｉ＝ｋ）および漸化式Ｅ i ＝｛Ｅ i-1 ×Ｇ i −（２ ni −１）／２｝ / ２ ni （但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅ i-1 ：（ｉ−１）段のビット切り捨てまでの直流誤差成分（但し、Ｅ 0 ＝０）、Ｇ i ：ｉ段演算処理部の直流利得）から生成する補正値生成回路とを備えることにより、直流オフセット誤差の小さいビット数削減が可能なディジタル信号処理回路を実現できる。
【００１１】
【発明の実施の形態】
本発明の請求項１に記載の発明は、入力信号を演算処理し出力信号をｎｉ（ｉ＝１，２，・・・ｋ）ビット切り捨てる複数段のブロックで構成されるディジタル信号処理回路において、ｋ段のビット切り捨て出力信号に対して切り捨て誤差の補正値−Ｅ k を加算する加算器と、前記切り捨て誤差の補正値−Ｅ k を−Ｅ k ＝−Ｅ i （但し、ｉ＝ｋ）および漸化式Ｅ i ＝｛Ｅ i-1 ×Ｇ i −（２ ni −１）／２｝ / ２ ni （但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅ i-1 ：（ｉ−１）段のビット切り捨てまでの直流誤差成分（但し、Ｅ 0 ＝０）、Ｇ i ：ｉ段演算処理部の直流利得）から生成する補正値生成回路とを備えることを特徴としたディジタル信号処理回路としたものであり、ビット切り捨てを行なうブロックが複数段あっても最終段のビット切り捨て出力部に設けた１個の加算器と補正値生成回路で直流オフセット誤差を除去するという作用を有する。
【００１２】
また、本発明の請求項２に記載の発明は、切り捨て誤差の補正値−Ｅ k を−Ｅ k ＝−Ｅ i （但し、ｉ＝ｋ）および漸化式Ｅ i ＝｛Ｅ i-1 ×Ｇ i −（２ ni −１）／２｝ / ２ ni （但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅ i-1 ：（ｉ−１）段のビット切り捨てまでの直流誤差成分（但し、Ｅ 0 ＝０）、Ｇ i ：ｉ段演算処理部の直流利得）から生成し、ｋ段のビット切り捨て出力信号に対して前記切り捨て誤差の補正値−Ｅ k を加算する直流オフセット補正方法としたものであり、ビット切り捨てを行なうブロックが複数段あっても最終段のビット切り捨て出力部１ヶ所で補正値を加算することで直流オフセット誤差を除去するという作用を有する。
【００１３】
また、本発明の請求項３に記載の発明は、アンテナ、変復調部、制御部を有する無線通信機において、前記無線通信機の変復調部は、少なくとも入力信号を演算処理し出力信号をｎｉ（ｉ＝１，２，・・・ｋ）ビット切り捨てる複数段のブロックで構成されるディジタル信号処理回路を備え、該ディジタル信号処理回路は、ｋ段のビット切り捨て出力信号に対して切り捨て誤差の補正値−Ｅ k を加算する加算器と、前記切り捨て誤差の補正値−Ｅ k を−Ｅ k ＝−Ｅ i （但し、ｉ＝ｋ）および漸化式Ｅ i ＝｛Ｅ i-1 ×Ｇ i −（２ ni −１）／２｝ / ２ ni （但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅ i-1 ：（ｉ−１）段までの直流誤差成分、Ｇ i ：ｉ段演算処理部の直流利得）から生成する補正値生成回路とを備えることを特徴とした無線通信機としたものであり、変調信号や復調信号の直流オフセット誤差を除去して変調精度や受信誤り率などの性能を改善するという作用を有する。
【００１７】
以下、本発明の実施の形態について、図１から図６を用いて説明する。
【００１８】
（第１の実施の形態）
図１は本発明の第１の実施の形態のディジタル信号処理回路の構成を示し、図１においてディジタル信号処理回路は、例えばディジタルフィルタのような演算処理部102と、加算器103と、切り捨て誤差の補正値として（２n−１）／２を生成する補正値生成回路104と、ｎビットの切り捨てを行なう切り捨て処理部105とから構成されている。なお、図１においては、ディジタル信号の入力端子101と、切り捨て後のディジタル信号の出力端子106が図示されている。
【００１９】
以上のように構成されたディジタル信号処理回路について、図１、図２、図５、図６を用いてその動作を説明する。
【００２０】
図１において、演算処理部102では入力端子101からのディジタル信号に対して例えばフィルタリングのような何らかの演算処理を行ない、ｍビットの信号を出力する。このとき、ハードウェアの規模を低減するには、ｍビットの信号をｎビットだけ削減すればよい。その結果、出力信号はｍ−ｎビットとなる。
【００２１】
ビット数を削減することによる誤差は、一般に広帯域の周波数スペクトラムを有する丸め雑音となって信号へ混入する。したがって、丸め雑音が許容できる範囲で削減するビット数ｎが選ばれる。
【００２２】
ビット数の削減は下位のｎビットを切り捨てることによって容易に実現できるが、例えば図５に示す従来の切り捨て処理においてｎ＝２とした場合、図６に示すような誤差ｅ１、ｅ２、ｅ３が発生する。これらの誤差の平均値は−１．５であり、直流オフセットとなる。
【００２３】
図１の構成では、補正値生成回路104が補正値（２n−１）／２を発生し、加算器103で補正値を加算した後に切り捨て処理部105でｎビットの切り捨てを行なうことにより、ビット切り捨てに伴って発生する直流オフセットを除去する。
【００２４】
ｎ＝２の場合の動作を、図２を使って説明する。（２n−１）／２＝１．５となるため、補正値生成回路は１．５を整数値化した２．０という値を生成し、元のデータ（切り捨て前のデータ）に加算した後、２ビットの切り捨てを行なう。その結果、誤差ｅ１、ｅ２、ｅ３が発生するが、これらの誤差の平均値は＋０．５となり、直流オフセットが低減される。
【００２５】
補正値は、切り捨てるビット数ｎが決まればあらかじめ算出できる。したがって、補正値生成回路は、特に補正値を求める演算などを行なう必要はなく、あらかじめ算出された一定の補正値を記憶しておけばよいため、例えばプルアップ・プルダウンのような簡単な回路接続で実現される。
【００２６】
四捨五入の演算と比較すると、加算の演算が同じように必要となるが、一定の値を補正値として加算すればよいために加算器の構成を簡単にすることが可能であり、丸め処理を行なう場合に比べてハードウェアの増加は小さい。
【００２７】
以上のように、本発明の第１の実施の形態によれば、ビット切り捨て誤差の補正値を加算する加算器と、切り捨て誤差の補正値として（２n−１）／２を生成する補正値生成回路とを設けることにより、ｎビットの切り捨てによって発生する直流オフセットを除去することができる。
【００２８】
なお、切り捨て誤差の補正値は（２n−１）／２であれば直流オフセットを完全に除去できるが、（２n−１）／２の近似値であってもよく、その場合には直流オフセットを低減する効果が得られる。例えば（２n−１）／２が整数でないような場合には、（２n−１）／２を四捨五入して（２n−１）／２に最も近い整数を選べばよい。
【００２９】
また、本実施の形態のディジタル信号処理回路の適用例としては、少なくとも変復調部を有する無線通信機において、入力信号を演算処理するディジタル信号処理回路に適用すれば、変調信号や復調信号の直流オフセットを低減できるので、無線通信機を性能よく提供することができる。
【００３０】
（第２の実施の形態）
図３は本発明の第２の実施の形態のディジタル信号処理回路の構成を示し、図３においてディジタル信号処理回路は、例えばディジタルフィルタのような演算処理部302，303と、加算器304と、切り捨て誤差の補正値−Ｅ k を−Ｅ k ＝−Ｅ i （但し、ｉ＝ｋ）および漸化式Ｅ i ＝｛Ｅ i-1 ×Ｇ i −（２ ni −１）／２｝ / ２ ni （但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅ i-1 ：（ｉ−１）段のビット切り捨てまでの直流誤差成分（但し、Ｅ 0 ＝０）、Ｇ i ：ｉ段演算処理部の直流利得）から生成する補正値生成回路305と、ｎ１ビットの切り捨てを行なう切り捨て処理部306と、ｎｋビットの切り捨てを行なう切り捨て処理部307とから構成されている。なお、図３においては、ディジタル信号の入力端子301と、切り捨て後のディジタル信号の出力端子308が図示されている。
【００３１】
以上のように構成されたディジタル信号処理回路について、図３と図４を用いてその動作を説明する。
【００３２】
図３に示すように切り捨て処理部306，307のように複数段ある場合には、各段で発生する切り捨て誤差が積算され、出力端子308に現れる。しかし、複数の加算器で切り捨て処理毎に誤差を補正する必要はなく、どこか１ヶ所に加算器304を設けて補正を行なえばよい。
【００３３】
図４において、ｉ段目の切り捨てブロック405の出力信号成分のうち、本来の信号成分をＡｉ、切り捨てによって生じた直流誤差成分をＥｉとすると、ｉ段目の切り捨てブロック405の出力信号Ａｉ＋Ｅｉは以下の式（１）で表される。
Ａi＋Ｅi＝｛（Ａi-1＋Ｅi-1)×Ｇi-（２ni−１）／２｝／２ni （１）
ここに、Ａi＝Ａi-1×Ｇi/２niであるので、上記式（１）より式（２）を得る。
Ｅi＝｛Ｅi-1×Ｇi−（２ni−１）／２｝／２ni ・・・（２）
【００３４】
したがって、ｋ段の演算処理部からなる図３の構成では、補正値生成回路305が以下の式（３）の漸化式で算出される補正値−Ｅｋを発生し、加算器304で補正値を加算することにより、ビット切り捨てに伴って発生する直流オフセットを除去する。
【００３５】
Ｅk＝｛Ｅk-1×Ｇk −（２nk−１）／２｝／２nk （Ｅ 0 ＝０）・・・（３）
ただし、入力端子301からのディジタル信号は切り捨て処理前の信号であるから、直流オフセットを生じていないと考え、Ｅ 0 ＝０とした。
【００３６】
上記式（３）より、Ｅｋの一般式として以下の式（４）を得る。
【数４】
補正値は、切り捨てるビット数ｎｉと演算処理部の直流利得Ｇｉが決まればあらかじめ算出できる（但し、ｉ＝１，２，・・・，ｋ）。したがって、補正値生成回路は、特に補正値を求める演算などを行なう必要はなく、あらかじめ算出された一定の補正値を記憶しておけばよいため、例えばプルアップ・プルダウンのような簡単な回路接続で実現される。
【００３８】
四捨五入の演算と比較すると、切り捨てを行なうブロック毎に加算の演算を行なう必要がないため、丸め処理を行なう場合に比べてハードウェアの規模を大きく低減することができる。
【００３９】
以上のように、本発明の第２の実施の形態によれば、複数段の切り捨て処理部から構成される場合には、ビット切り捨て誤差の補正値を加算する加算器と、切り捨て誤差の補正値−Ｅ k を−Ｅ k ＝−Ｅ i （但し、ｉ＝ｋ）および漸化式Ｅ i ＝｛Ｅ i-1 ×Ｇ i −（２ ni −１）／２｝ / ２ ni （但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅ i-1 ：（ｉ−１）段のビット切り捨てまでの直流誤差成分（但し、Ｅ 0 ＝０）、Ｇ i ：ｉ段演算処理部の直流利得）から生成する補正値生成回路とをそれぞれ最終段のビット切り捨て出力部１ヶ所に設けることにより、ｎｉ（ｉ＝１，２，・・・ｋ）ビットの切り捨てによって発生する直流オフセットを除去することができる。
【００４０】
なお、加算器304は図３の位置に限定されるものではなく、誤差を補正するのに十分な演算精度が確保できる位置であれば、別の位置に挿入されてもよい。その際、誤差の補正値−Ｅ k には、加算器より後段に位置するブロックの直流利得の積で割った値を用いる。
【００４１】
また、切り捨て誤差の補正値は−Ｅ k であれば直流オフセットを完全に除去できるが、−Ｅ k の近似値であってもよく、その場合には直流オフセットを低減する効果が得られる。例えばＥ k が整数でないような場合には、Ｅ k を四捨五入してＥ k に最も近い整数を選べばよい。
【００４２】
さらに、本実施の形態のディジタル信号処理回路の適用例としては、少なくとも変復調部を有する無線通信機において、入力信号を演算処理するディジタル信号処理回路に適用すれば、変調信号や復調信号の直流オフセットを低減できるので、無線通信機を性能よく提供することができる。
【００４３】
【発明の効果】
以上のように本発明のディジタル信号処理回路は、切り捨て誤差の補正値を加算する加算器と、切り捨て誤差の補正値を生成する補正値生成回路とを設けることにより、ビットの切り捨てに伴って発生する直流オフセットを低減し、信号処理の精度を向上することができるという格別の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の切り捨て誤差補正を施すディジタル信号処理回路の構成を示すブロック図、
【図２】本発明の第１の実施の形態のディジタル信号処理回路における切り捨て誤差補正の動作を説明するためのグラフ、
【図３】本発明の第２の実施の形態の切り捨て誤差補正を施すディジタル信号処理回路の構成を示すブロック図、
【図４】本発明の第２の実施の形態のディジタル信号処理回路における誤差発生原理を説明するためのブロック図、
【図５】従来の切り捨て処理を施すディジタル信号処理回路の構成を示すブロック図、
【図６】従来のディジタル信号処理回路における切り捨て処理の動作を説明するためのグラフである。
【符号の説明】
101、301、401、501 ディジタル信号の入力端子
102、302、303、402 ディジタルフィルタなどの演算処理部
404、406、502 ディジタルフィルタなどの演算処理部
103、304 加算器
104、305 切り捨て誤差の補正値生成回路
105、503 ｎビットの切り捨て処理部
306、403 ｎ１ビットの切り捨て処理部
307、407 ｎｋビットの切り捨て処理部
405 ｎｉビットの切り捨て処理部
106、308、408、504 ディジタル信号の出力端子
Claims (3)
- 入力信号を演算処理し出力信号をｎｉ（ｉ＝１，２，・・・ｋ）ビット切り捨てる複数段のブロックで構成されるディジタル信号処理回路において、ｋ段のビット切り捨て出力信号に対して切り捨て誤差の補正値−Ｅkを加算する加算器と、前記切り捨て誤差の補正値−Ｅkを−Ｅk＝−Ｅi（但し、ｉ＝ｋ）および漸化式Ｅi＝｛Ｅi-1×Ｇi−（２ni−１）／２｝/２ni（但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅi-1：（ｉ−１）段のビット切り捨てまでの直流誤差成分（但し、Ｅ0＝０）、Ｇi：ｉ段演算処理部の直流利得）から生成する補正値生成回路とを備えることを特徴としたディジタル信号処理回路。
- 入力信号を演算処理し出力信号をｎｉ（ｉ＝１，２，・・・ｋ）ビット切り捨てる複数段のブロックで構成されるディジタル信号処理回路において、切り捨て誤差の補正値−Ｅkを−Ｅk＝−Ｅi（但し、ｉ＝ｋ）および漸化式Ｅi＝｛Ｅi-1×Ｇi−（２ni−１）／２｝/２ni（但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅi-1：（ｉ−１）段のビット切り捨てまでの直流誤差成分（但し、Ｅ0＝０）、Ｇi：ｉ段演算処理部の直流利得）から生成し、ｋ段のビット切り捨て出力信号に対して前記切り捨て誤差の補正値−Ｅkを加算する直流オフセット補正方法。
- アンテナ、変復調部、制御部を有する無線通信機において、前記無線通信機の変復調部は、少なくとも入力信号を演算処理し出力信号をｎｉ（ｉ＝１，２，・・・ｋ）ビット切り捨てる複数段のブロックで構成されるディジタル信号処理回路を備え、該ディジタル信号処理回路は、ｋ段のビット切り捨て出力信号に対して切り捨て誤差の補正値−Ｅkを加算する加算器と、前記切り捨て誤差の補正値−Ｅkを−Ｅk＝−Ｅi（但し、ｉ＝ｋ）および漸化式Ｅi＝｛Ｅi-1×Ｇi−（２ni−１）／２｝/２ni（但し、ｉ＝１，２，・・・ｋ、ｎｉ：ｉ段における切り捨てビット数、Ｅi-1：（ｉ−１）段までの直流誤差成分、Ｇi：ｉ段演算処理部の直流利得）から生成する補正値生成回路とを備えることを特徴とした無線通信機。
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