JP3854651B2 - 相補型ヘテロ接合半導体素子 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、一般的に半導体素子に関し、更に特定すれば、相補構造を有するヘテロ接合半導体素子に関するものである。
【０００２】
【従来の技術】
既存のデジタル集積回路は、通常論理オンまたはオフ状態を有する金属酸化物半導体（ＭＯＳ）を用いて設計されている。典型的に、これらの設計は、公知の相補型ＭＯＳ（ＣＭＯＳ）回路を用いて実施される。しかしながら、かかる二状態ＭＯＳ素子を用いた場合、素子の重要部分間に電子のトンネリングが生じる程にかかる素子の限界寸法(critical dimensions)が非常に小さくなると、それ以上外形寸法を縮小して素子を更に集積するのが難しくなる。
【０００３】
素子の外形寸法が縮小するので、従来のＣＭＯＳトランジスタの二安定論理状態によって得られる機能性(functionality)よりも、優れた機能性を有する素子を用いて集積回路を設計することが好ましい。二状態以上の機能性を有する素子の一例は、共振バンド間トンネリング・トランジスタ(RITT:resonant interband tunneling transistor)である。ＲＩＴＴは従来の二状態トランジスタ２つ以上の代用できるので、集積回路の密度を更に高めるために用いることができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、これまで、ＲＩＴＴは従来のＣＭＯＳ回路において用いられているのと類似した相補構造で供給されることがなかった。ＣＭＯＳ素子の別の制約は、単純なインバータにおいて観察されるように、それらのスイッチング速度が、遅い方のｐ−チャンネル・トランジスタによって制限されることである。相補トランジスタ対の両トランジスタが、ｎ−チャンネルと実質的に等しい速度で動作することが好ましい。
【０００５】
したがって、相補構造を有し、二状態機能以上の機能性を提供し、しかも相補対の素子が各々高速で動作する、ヘテロ接合半導体素子を有することが望ましい。
【０００６】
【課題を解決するための手段】
端的に述べると、本発明は共通出力を通じて、第２共振バンド間トンネリング・トランジスタに結合された第１共振バンド間トンネリング・トランジスタを有する、相補型ヘテロ接合半導体素子を提供する。第１トランジスタは第１半導体型の第１ゲートと、第１ゲートに結合されたドレインとを有する。第１ゲートも共通出力に結合されている。第２トランジスタは第２半導体型の第２ゲートと、第２ゲートに結合されたソースとを有する。第２ゲートも共通出力に結合されている。第１半導体型の価電子帯は、第２導電型の伝導帯よりも高いエネルギ・レベルを有する。当技術では、これをタイプＩＩのバンド・オフセットと呼んでいる。
【０００７】
【実施例】
図１〜図４を参照して、本発明を詳細に説明する。図１は、本発明による相補型ヘテロ接合半導体素子１０の断面図である。素子１０は、第１共振バンド間トンネリング・トランジスタ１２と、第２共振バンド間トンネリング・トランジスタ１４とを有し、これらは双方とも砒化インジウム(InAs)の共通出力層１６に接続されている。ＲＩＴＴ１２は、アンチモン化アルミニウム(AlSb:aluminum antimonide)のバリア層２０とAlSbバリア層２２との間に、アンチモン化ガリウム(GaSb:gallium antimonide)のゲート層１８を有する。絶縁層２４がゲート層１８上にあり、ゲート接点２６が絶縁層２４上にある。InAsドレイン層２８がバリア層２２上にあり、ドレイン接点３０がドレイン層２８へのオーム接点を形成する。
【０００８】
ＲＩＴＴ１４は、AlSbバリア層３４とAlSbバリア層３６との間にInAsゲート層３２を有する。絶縁層３８がゲート層３２上にあり、ゲート接点４０が絶縁層３８上にある。GaSbソース層４２がバリア層３４上にあり、ソース接点４４がソース層４２への接点を形成する。GaSb結合層４６およびAlSbバリア層４８が、ＲＩＴＴ１４を共通出力層１６に接続する。出力接点５０が、共通出力層１６へのオーム接点を形成する。エピタキシャル・バッファ層５２が共通出力層１６を支持する。エピタキシャル・バッファ層５２は、例えば、半絶縁GaAsの基板５４上に成長させたものである。
【０００９】
本発明によれば、ＲＩＴＴ１２，１４は協同して、ヘテロ接合半導体素子１０の相補動作をもたらす。一事例におけるこの相補動作の例として、単純な反転器があげられる。反転器は、ドレイン接点３０を電位ＶDDに接続し、ソース接点４４を電位ＶGNDに接続することによって形成することができる。ゲート・バイアスＶg1をゲート接点２６に印加し、ゲートバイアスＶg2（反転器に特定した場合では、Ｖg1に連結される）をゲート接点４０に印加する。出力電位Ｖoutが、出力接点５０によって供給され、これが反転器の出力となる。ここでは単純な反転器について説明したが、他の実施例ではＶg1およびＶg2を共に連結する必要はなく、更に本発明による相補的動作は、単に反転器に用いられることのみに制限される訳ではないことを、当業者は認めよう。逆に、本発明による相補型ヘテロ接合素子は、他のより複雑な論理回路に用いることもできる。
【００１０】
上述の素子１０の相補動作について、バイアスされていない状態の素子１０のバンド・エネルギ図を示す図２および図３を参照しながら、今度はより一般的に説明する。具体的には、図２はＲＩＴＴ１２の簡略電子エネルギ・バンド図を示し、図３はＲＩＴＴ１４の簡略電子エネルギ・バンド図を示す。ここで用いられる、素子１０のバイアスされていない状態とは、外部電位が印加されていない状態のことを意味する。言い換えれば、Ｖg1，Ｖg2，ＶDD，ＶGND，Ｖoutが全て共通電位にある状態である。図２および図３は、かかるバイアスされていない状態における素子を示すものである。図２および図３では共通参照番号を用いて、図１に示した素子１０の対応する要素を指すことにする。
【００１１】
本発明の重要な点を図２および図３に示したバンド・エネルギに関して言えば、ゲート層１８のために選択された化合物半導体物質は、ゲート層３２のために選択された化合物半導体物質の伝導帯のエネルギ・レベルよりも、エネルギ・レベルが高い価電子帯を有することである。より具体的に説明すると、図２では、素子１０がバイアスされていない状態のとき、GaSbゲート層１８の価電子帯６０のエネルギ・レベルは、（InAsドレイン層２８およびInAs共通出力層１６それぞれの）伝導帯６２，６４よりも高い。更に、図３では、素子１０がバイアスされていない状態のとき、GaSbソース層４２およびGaSb結合層４６の価電子帯８０，８２のエネルギ・レベルは、InAsゲート層３２の伝導帯８４よりも高い。加えて、InAsゲート層３２は、例えば、約１００オングストロームに十分薄く作られており、GaSbゲート層１８の価電子帯基底状態(ground state)よりもエネルギが高い、伝導帯基底状態が得られる。
【００１２】
ＲＩＴＴ１２，１４内の電流は、十分に薄く作られたバリア層を通過し、電子のトンネリングが生じる。このトンネリングは、図２およびず３では矢印６６，８６で示されている。ＲＩＴＴ１２の電子トンネリングは図２の矢印６６で示され、ＲＩＴＴ１４の電子トンネリングは図３の矢印８６で示されている。したがって、バリア層２０，２２，３４，３６は、かかるトンネリングを可能とするように、例えば、約１００オングストローム未満の厚さの適切な寸法に作られている。
【００１３】
素子が図２および図３に示すようなバイアスされていない状態にあるときには、電子トンネリングは実質的に発生しないことを当業者は認めようが、ここでは、図示を簡略化するために、図２および図３を参照して、電子トンネリングおよび電流の流れについて論じている。素子１０にバイアスをかければ、これら簡略化されたバンド・エネルギ図は、公知のように変化することを当業者は認めよう。
【００１４】
ここで図２を参照すると、バリア層２０，２２およびゲート層１８（ゲート層１８はここでは量子井戸層として作用する）によって、量子井戸６８が形成される。量子井戸６８の伝導帯内の電子は、当業者には公知の量子力学的条件(quantum mechanical conditions)によって決定される離散エネルギ状態(discrete energy states)に閉じ込められる。量子力学的条件は、量子井戸６８の大きさ、量子井戸６８を形成する物質内の電子の有効質量を含む。同様に、量子井戸６８の価電子帯内のホールも、離散エネルギ状態に閉じ込められる。InAsドレイン層２８内の電子のエネルギが、GaSbゲート層１８のかかる離散エネルギ・レベルと整合すると、電子は量子井戸６８を潜り抜ける。この整合は、量子井戸６８の「共振状態(resonance condition)」と呼ばれるものの例である。
【００１５】
次に、図３を参照する。同様に、バリア層３４，３６およびゲート層３２によって量子井戸８８が形成される。量子井戸６８について先に述べたように、量子井戸８８の電子およびホールは、離散エネルギ状態に閉じ込められ、先に論じたエネルギ・レベルの整合が生じると、量子井戸８８は共振状態を呈する。
【００１６】
素子１０内に生じる別の電子トンネリングが、図３の矢印９０によって示されている。バリア層４８は、このトンネリングを可能とするように、十分に薄く作られている。素子１０の本実施例の特定構造要件のために、本実施例では結合層４６およびバリア層４８が用いられている。しかしながら、本発明の他の実施例では、使用する製造方法によっては、結合層４６やバリア層４８は必要でない場合もあることを当業者は認めよう。
【００１７】
次に、バイアスされた状態の素子１０の動作について、Ｖg1＝Ｖg2が成り立つ単純な反転器の場合を再び参照しながら詳細に論じる。この場合、正電位ＶDD（基準電位ＶGNDに対して）がドレイン接点３０に印加され、共通ゲート・バイアスがゲート接点２６，４０に印加される。この反転器の動作中、GaSbゲート層１８とInAsゲート層３２のバンド・レベルは、印加される負ゲート・バイアスに応答して上昇し、印加される正のゲート・バイアスに応答して低下する。
【００１８】
正のゲート・バイアスが印加されると、電流が量子井戸８８を通過するが、GaSbゲート層１８のバンド・ギャップが低下することによって、量子井戸６８の通過を妨げられる。量子井戸８８内の電子の基底状態が、GaSbソース層４２およびGaSb結合層４６の価電子帯と共振するので、電流は量子井戸８８を通過し、したがって、トンネリングによってホールの流れが生じることができる。GaSbゲート層１８のバンド・レベルが低下し共振状態が維持できなくなるので、電流は量子井戸６８を通過しない。
【００１９】
負のゲート・バイアスの場合、電流は量子井戸６８を通過するが、InAs層３２のバンド・ギャップが上昇するため、量子井戸８８の通過が妨げられる。当業者には認められようが、上述と同様の共振状態が、量子井戸６８には形成されるが、量子井戸８８には形成されない。
【００２０】
ここで、上述の単純な反転器の動作の更に具体的な例を提示する。Ｖg1，Ｖg2がＶDDに等しいとき、ＲＩＴＴ１２はオフになって実質的に非導通状態となり、ＲＩＴＴ１４はオンになって実質的に導通状態となる。結果的に、ＶoutはＶGNDにほぼ等しくなる。一方、Ｖg1，Ｖg2がＶGNDに等しいとき、ＲＩＴＴ１２がオンになり、ＲＩＴＴ１４がオフになるので、ＶoutはＶDDにほぼ等しくなる。
【００２１】
図４は、印加されたゲート電圧Ｖg1，Ｖ’g1に対応する２つの異なるバイアス状態におけるＲＩＴＴ１２の、電流（ＩD）対電圧（ＶD）の関係を表わすグラフである。説明のためにInAsドレイン層２８を具体的に参照し、このＩD−ＶD特性について以下に述べるが、同様の記載はInAs共通出力層１６にも適用されることを当業者は認めよう。
【００２２】
一般的なＲＩＴＴの典型であるが、曲線部分１００のように、ＩDは最初に第１ゲート・バイアスＶg1に対して上昇する。具体的には、このようにＶDが低い値の間では、トンネリングは、例えば、InAsドレイン層２８の伝導帯からGaSbゲート層１８の価電子帯に発生する。ＶDが上昇するに連れて、GaSbゲート層のバンド・レベルが落ちていくので、GaSbゲート層１８のバンド・ギャップは、例えばInAsドレイン層２８の伝導帯と実質的に同じエネルギ・レベルとなるので、それ以上の電流の流れが阻止される。この電流の流れの阻止がＩDの急激な低下の原因となる。これは曲線部分１０２に対応する。しかしながら、ＶDは上昇し続けているので、GaSbゲート層１８のバンド・レベルは更に低下し、GaSbゲート層１８のバンド・ギャップは、例えば、InAsドレイン層２８の伝導帯よりも低いエネルギ・レベルとなるため、電流の流れはもはや阻止されなくなる。したがって、曲線部分１０４のように、ＶDの増大に伴ってＩDは再び上昇する。
【００２３】
ＲＩＴＴ１２のＩD−ＶD特性は、印加するゲート・バイアスを変えることによって変調(modulate)することができる。具体的には、第２ゲート・バイアスＶ’g1を印加することによって、上述の電流の阻止がＶDの異なる値で発生するようにＩD−ＶD特性を変調する。このようなことができるのは、異なるゲート・バイアスが印加されると、GaSbゲート層１８における共振状態（先に論じた）が、InAs層１６，２８に対して再整合されるからである。図４では、例えば、Ｖ’g1がＶg1よりも負側の電圧となっている。
【００２４】
当業者には認められようが、今述べたＲＩＴＴ１２の特性は、同様にＲＩＴＴ１４にも適用できる。更に、上述のように、本発明によるＲＩＴＴを用いることによって、論理回路の設計に有用な多機能性(multi-functionality)が提供されることが認められよう。これは、上述の３カ所の異なる曲線部分１００，１０２，１０４によって示されるように、ＲＩＴＴの独特な特性によるものである。この挙動は、単調増加電流−電圧特性曲線を示し、二状態素子としてのみ有用な、典型的なＣＭＯＳ素子とは対照的である。
【００２５】
ここで、具体的な素子製造方法の１つについて説明する。一般的に、素子１０は数層のエピタキシャル層で形成される。これらの層は分子ビーム・エピタキシ(molecular beam epitaxy)または有機化学ビーム堆積(metal organic chemical beam deposition)によって成長させることができる。図１を再び参照する。階段状(step-graded)にInGaAs層を成長させることによって、バッファ層５２を基板５４上に形成する。この階段状の層は、基板５４のGaAs格子定数(lattice constant)から層１６のInAs格子定数への格子変化に対応するために用いられる。バッファ層５２を形成した後、バッファ層５２上にInAs共通出力層１６を形成する。共通出力層１６はＲＩＴＴ１２，１４双方を接続するために用いられるので、層１６は低い抵抗値を有することが好ましい。これは、シリコンのようなｎ型ドーパントをドープすることによって達成することができる。
【００２６】
約１０〜３０オングストロームの厚さの第１AlSbバリア層（後に層２０，４８となる）を、層１６の上面上に成長させ、厚さ６０〜１００オングストロームの第１GaSb層（後に層１８，４６となる）を、第１AlSbバリア層の上面上に成長させる。更に、厚さ１０〜３０オングストロームの第２AlSbバリア層（後に層２２，３６となる）を、第１GaSb層の上面上に成長させる。
【００２７】
次に、厚さ約８０〜１５０オングストロームのInAs層（後に、層２８，３２となる）を成長させ、次に厚さ１０〜３０オングストロームの第３AlSb層（後に層３４となる）を成長させ、最後に厚さ１００〜５００オングストロームの第２GaSb層（後に層４２となる）を成長させる。
【００２８】
上述のようにエピタキシャル層を数層成長させた後、当業者には認められる適切なマスキングおよびエッチング工程によって、ＲＩＴＴ１２，１４を形成することができる。先程からの具体例を続けると、層４２上にオーム金属の蒸着によって、ソース接点４４を形成することができる。次に、選択エッチングにおいてソース接点４４をマスクとして用い、GaSb層４２およびAlSb層３４を形成する。次に、オーム金属の蒸着によって、ドレイン接点３０を形成する。次に、フォトレジストを用いて、出力接点５０用に第１開口を形成する。幾層かの介在するエピタキシャル層を適切にエッチングすることによって、第１開口を形成する。この場合、共通出力層１６がエッチ・ストップとして機能する。こうして、出力接点５０を第１開口内に形成することができる。
【００２９】
フォトレジストを用い、選択的にInAsおよびAlSb層２８，２２をGaSbゲート層１８まで除去することによって、第２開口を形成する。ここで、絶縁層２４，３８双方を形成することができる。絶縁層２４，３８は、エピタキシャル成長、あるいは化学蒸着を用いた蒸着によって形成することができる。次に、ゲート接点２６，４０を絶縁層２４，３８上に蒸着し、素子１０が完成する。絶縁層２４，３８が設けられているので、ゲート接点２６または４０からは実質的に電流は流れない。これらの層に電流が流れると、望ましくない漏れ電流が生じる。絶縁層２４，３８に適した物質には、砒化アルミニウム、アンチモン化砒化アルミニウム(aluminum arsenide antimonide)、またはアンチモン化砒化ガリウム(gallium arsenide antimonide)が含まれる。
【００３０】
素子１０の形成において、共通出力層１６を含む上述のGaSb,InAs,AlSb層の格子定数は全て互いの約１％以内とすることが重要であることを注記しておく。素子１０では、バッファ層５２を用いて、InAs共通出力層１６の格子定数よりも約８％小さい格子定数を有するGaAs基板５４から、格子の不適合によるずれに起因する損傷(lattice misfit dislocation damage)を分離する。バッファ層５２を用いれば、ずれによる損傷は常にバッファ層５２と基板５４との界面付近に発生する。バッファ層５２を用いなければ、このずれは素子１０内の共振トンネル構造の電気的劣化の原因となる。
【００３１】
以上の説明から、直列に接続された２つの共振バンド間トンネリング・トランジスタを用いて相補共通出力を発生する、新規な相補型ヘテロ接合半導体素子が提供されたことが認められよう。この素子は、従来の二状態ＣＭＯＳ回路よりも高い機能性および速い速度を提供する。上述の説明から、相補型トランジスタ対が素子１０による一実施例に設けられたことを当業者は認めよう。その利点の１つは、特に低速のｐチャンネル素子を用いた従来のＣＭＯＳトランジスタ対とは対照的に、ＲＩＴＴ１２，１４のスイッチング速度が非常に高いことである。
【００３２】
これまで特定実施例について説明してきたが、他の実施例も本発明にしたがって形成できることを当業者は認めよう。例えば、素子１０はGaNとSiとを用いて形成することもできる。具体的には、ＲＩＴＴ１２では、ゲート層１８をSiとし、ドレイン層２８および共通出力層１６をGaNとすることができる。バリア層２０，２２はAlNで形成することができる。対応して、この例のＲＩＴＴ１４では、ゲート層３２をGaNとし、ソース層４２および結合層４６をSiとすればよい。バリア層３４，３６，４８はAlNで形成することができ、バッファ層５２および基板５４はSiで形成することができる。この特定例において記載した物質は、前述と実質的に同様の格子定数を有するものである。
【図面の簡単な説明】
【図１】 本発明による相補型ヘテロ接合半導体素子の断面図。
【図２】 図１の素子のバイアスされていない状態におけるバンド・エネルギ図
【図３】 図１の素子のバイアスされていない状態におけるバンド・エネルギ図
【図４】 ２つの異なるゲート・バイアス状態における共振バンド間トンネリング・トランジスタのドレイン電流対電圧特性を表わすグラフ。
【符号の説明】
１０ 相補型ヘテロ接合半導体素子
１２，１４ 共振バンド間トンネリング・トランジスタ
１６ 共通出力層
１８ ゲート層
２０，２２ バリア層
２４ 絶縁層
２６ ゲート接点
２８ ドレイン層
３０ ドレイン接点
３２ ゲート層
３４，３６ バリア層
３８ 絶縁層
４０ ゲート接点
４２ ソース層
４４ ソース接点
４６ 結合層
４８ バリア層
５０ 出力接点
５２ エピタキシャル・バッファ
５４ 基板
【産業上の利用分野】
本発明は、一般的に半導体素子に関し、更に特定すれば、相補構造を有するヘテロ接合半導体素子に関するものである。
【０００２】
【従来の技術】
既存のデジタル集積回路は、通常論理オンまたはオフ状態を有する金属酸化物半導体（ＭＯＳ）を用いて設計されている。典型的に、これらの設計は、公知の相補型ＭＯＳ（ＣＭＯＳ）回路を用いて実施される。しかしながら、かかる二状態ＭＯＳ素子を用いた場合、素子の重要部分間に電子のトンネリングが生じる程にかかる素子の限界寸法(critical dimensions)が非常に小さくなると、それ以上外形寸法を縮小して素子を更に集積するのが難しくなる。
【０００３】
素子の外形寸法が縮小するので、従来のＣＭＯＳトランジスタの二安定論理状態によって得られる機能性(functionality)よりも、優れた機能性を有する素子を用いて集積回路を設計することが好ましい。二状態以上の機能性を有する素子の一例は、共振バンド間トンネリング・トランジスタ(RITT:resonant interband tunneling transistor)である。ＲＩＴＴは従来の二状態トランジスタ２つ以上の代用できるので、集積回路の密度を更に高めるために用いることができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、これまで、ＲＩＴＴは従来のＣＭＯＳ回路において用いられているのと類似した相補構造で供給されることがなかった。ＣＭＯＳ素子の別の制約は、単純なインバータにおいて観察されるように、それらのスイッチング速度が、遅い方のｐ−チャンネル・トランジスタによって制限されることである。相補トランジスタ対の両トランジスタが、ｎ−チャンネルと実質的に等しい速度で動作することが好ましい。
【０００５】
したがって、相補構造を有し、二状態機能以上の機能性を提供し、しかも相補対の素子が各々高速で動作する、ヘテロ接合半導体素子を有することが望ましい。
【０００６】
【課題を解決するための手段】
端的に述べると、本発明は共通出力を通じて、第２共振バンド間トンネリング・トランジスタに結合された第１共振バンド間トンネリング・トランジスタを有する、相補型ヘテロ接合半導体素子を提供する。第１トランジスタは第１半導体型の第１ゲートと、第１ゲートに結合されたドレインとを有する。第１ゲートも共通出力に結合されている。第２トランジスタは第２半導体型の第２ゲートと、第２ゲートに結合されたソースとを有する。第２ゲートも共通出力に結合されている。第１半導体型の価電子帯は、第２導電型の伝導帯よりも高いエネルギ・レベルを有する。当技術では、これをタイプＩＩのバンド・オフセットと呼んでいる。
【０００７】
【実施例】
図１〜図４を参照して、本発明を詳細に説明する。図１は、本発明による相補型ヘテロ接合半導体素子１０の断面図である。素子１０は、第１共振バンド間トンネリング・トランジスタ１２と、第２共振バンド間トンネリング・トランジスタ１４とを有し、これらは双方とも砒化インジウム(InAs)の共通出力層１６に接続されている。ＲＩＴＴ１２は、アンチモン化アルミニウム(AlSb:aluminum antimonide)のバリア層２０とAlSbバリア層２２との間に、アンチモン化ガリウム(GaSb:gallium antimonide)のゲート層１８を有する。絶縁層２４がゲート層１８上にあり、ゲート接点２６が絶縁層２４上にある。InAsドレイン層２８がバリア層２２上にあり、ドレイン接点３０がドレイン層２８へのオーム接点を形成する。
【０００８】
ＲＩＴＴ１４は、AlSbバリア層３４とAlSbバリア層３６との間にInAsゲート層３２を有する。絶縁層３８がゲート層３２上にあり、ゲート接点４０が絶縁層３８上にある。GaSbソース層４２がバリア層３４上にあり、ソース接点４４がソース層４２への接点を形成する。GaSb結合層４６およびAlSbバリア層４８が、ＲＩＴＴ１４を共通出力層１６に接続する。出力接点５０が、共通出力層１６へのオーム接点を形成する。エピタキシャル・バッファ層５２が共通出力層１６を支持する。エピタキシャル・バッファ層５２は、例えば、半絶縁GaAsの基板５４上に成長させたものである。
【０００９】
本発明によれば、ＲＩＴＴ１２，１４は協同して、ヘテロ接合半導体素子１０の相補動作をもたらす。一事例におけるこの相補動作の例として、単純な反転器があげられる。反転器は、ドレイン接点３０を電位ＶDDに接続し、ソース接点４４を電位ＶGNDに接続することによって形成することができる。ゲート・バイアスＶg1をゲート接点２６に印加し、ゲートバイアスＶg2（反転器に特定した場合では、Ｖg1に連結される）をゲート接点４０に印加する。出力電位Ｖoutが、出力接点５０によって供給され、これが反転器の出力となる。ここでは単純な反転器について説明したが、他の実施例ではＶg1およびＶg2を共に連結する必要はなく、更に本発明による相補的動作は、単に反転器に用いられることのみに制限される訳ではないことを、当業者は認めよう。逆に、本発明による相補型ヘテロ接合素子は、他のより複雑な論理回路に用いることもできる。
【００１０】
上述の素子１０の相補動作について、バイアスされていない状態の素子１０のバンド・エネルギ図を示す図２および図３を参照しながら、今度はより一般的に説明する。具体的には、図２はＲＩＴＴ１２の簡略電子エネルギ・バンド図を示し、図３はＲＩＴＴ１４の簡略電子エネルギ・バンド図を示す。ここで用いられる、素子１０のバイアスされていない状態とは、外部電位が印加されていない状態のことを意味する。言い換えれば、Ｖg1，Ｖg2，ＶDD，ＶGND，Ｖoutが全て共通電位にある状態である。図２および図３は、かかるバイアスされていない状態における素子を示すものである。図２および図３では共通参照番号を用いて、図１に示した素子１０の対応する要素を指すことにする。
【００１１】
本発明の重要な点を図２および図３に示したバンド・エネルギに関して言えば、ゲート層１８のために選択された化合物半導体物質は、ゲート層３２のために選択された化合物半導体物質の伝導帯のエネルギ・レベルよりも、エネルギ・レベルが高い価電子帯を有することである。より具体的に説明すると、図２では、素子１０がバイアスされていない状態のとき、GaSbゲート層１８の価電子帯６０のエネルギ・レベルは、（InAsドレイン層２８およびInAs共通出力層１６それぞれの）伝導帯６２，６４よりも高い。更に、図３では、素子１０がバイアスされていない状態のとき、GaSbソース層４２およびGaSb結合層４６の価電子帯８０，８２のエネルギ・レベルは、InAsゲート層３２の伝導帯８４よりも高い。加えて、InAsゲート層３２は、例えば、約１００オングストロームに十分薄く作られており、GaSbゲート層１８の価電子帯基底状態(ground state)よりもエネルギが高い、伝導帯基底状態が得られる。
【００１２】
ＲＩＴＴ１２，１４内の電流は、十分に薄く作られたバリア層を通過し、電子のトンネリングが生じる。このトンネリングは、図２およびず３では矢印６６，８６で示されている。ＲＩＴＴ１２の電子トンネリングは図２の矢印６６で示され、ＲＩＴＴ１４の電子トンネリングは図３の矢印８６で示されている。したがって、バリア層２０，２２，３４，３６は、かかるトンネリングを可能とするように、例えば、約１００オングストローム未満の厚さの適切な寸法に作られている。
【００１３】
素子が図２および図３に示すようなバイアスされていない状態にあるときには、電子トンネリングは実質的に発生しないことを当業者は認めようが、ここでは、図示を簡略化するために、図２および図３を参照して、電子トンネリングおよび電流の流れについて論じている。素子１０にバイアスをかければ、これら簡略化されたバンド・エネルギ図は、公知のように変化することを当業者は認めよう。
【００１４】
ここで図２を参照すると、バリア層２０，２２およびゲート層１８（ゲート層１８はここでは量子井戸層として作用する）によって、量子井戸６８が形成される。量子井戸６８の伝導帯内の電子は、当業者には公知の量子力学的条件(quantum mechanical conditions)によって決定される離散エネルギ状態(discrete energy states)に閉じ込められる。量子力学的条件は、量子井戸６８の大きさ、量子井戸６８を形成する物質内の電子の有効質量を含む。同様に、量子井戸６８の価電子帯内のホールも、離散エネルギ状態に閉じ込められる。InAsドレイン層２８内の電子のエネルギが、GaSbゲート層１８のかかる離散エネルギ・レベルと整合すると、電子は量子井戸６８を潜り抜ける。この整合は、量子井戸６８の「共振状態(resonance condition)」と呼ばれるものの例である。
【００１５】
次に、図３を参照する。同様に、バリア層３４，３６およびゲート層３２によって量子井戸８８が形成される。量子井戸６８について先に述べたように、量子井戸８８の電子およびホールは、離散エネルギ状態に閉じ込められ、先に論じたエネルギ・レベルの整合が生じると、量子井戸８８は共振状態を呈する。
【００１６】
素子１０内に生じる別の電子トンネリングが、図３の矢印９０によって示されている。バリア層４８は、このトンネリングを可能とするように、十分に薄く作られている。素子１０の本実施例の特定構造要件のために、本実施例では結合層４６およびバリア層４８が用いられている。しかしながら、本発明の他の実施例では、使用する製造方法によっては、結合層４６やバリア層４８は必要でない場合もあることを当業者は認めよう。
【００１７】
次に、バイアスされた状態の素子１０の動作について、Ｖg1＝Ｖg2が成り立つ単純な反転器の場合を再び参照しながら詳細に論じる。この場合、正電位ＶDD（基準電位ＶGNDに対して）がドレイン接点３０に印加され、共通ゲート・バイアスがゲート接点２６，４０に印加される。この反転器の動作中、GaSbゲート層１８とInAsゲート層３２のバンド・レベルは、印加される負ゲート・バイアスに応答して上昇し、印加される正のゲート・バイアスに応答して低下する。
【００１８】
正のゲート・バイアスが印加されると、電流が量子井戸８８を通過するが、GaSbゲート層１８のバンド・ギャップが低下することによって、量子井戸６８の通過を妨げられる。量子井戸８８内の電子の基底状態が、GaSbソース層４２およびGaSb結合層４６の価電子帯と共振するので、電流は量子井戸８８を通過し、したがって、トンネリングによってホールの流れが生じることができる。GaSbゲート層１８のバンド・レベルが低下し共振状態が維持できなくなるので、電流は量子井戸６８を通過しない。
【００１９】
負のゲート・バイアスの場合、電流は量子井戸６８を通過するが、InAs層３２のバンド・ギャップが上昇するため、量子井戸８８の通過が妨げられる。当業者には認められようが、上述と同様の共振状態が、量子井戸６８には形成されるが、量子井戸８８には形成されない。
【００２０】
ここで、上述の単純な反転器の動作の更に具体的な例を提示する。Ｖg1，Ｖg2がＶDDに等しいとき、ＲＩＴＴ１２はオフになって実質的に非導通状態となり、ＲＩＴＴ１４はオンになって実質的に導通状態となる。結果的に、ＶoutはＶGNDにほぼ等しくなる。一方、Ｖg1，Ｖg2がＶGNDに等しいとき、ＲＩＴＴ１２がオンになり、ＲＩＴＴ１４がオフになるので、ＶoutはＶDDにほぼ等しくなる。
【００２１】
図４は、印加されたゲート電圧Ｖg1，Ｖ’g1に対応する２つの異なるバイアス状態におけるＲＩＴＴ１２の、電流（ＩD）対電圧（ＶD）の関係を表わすグラフである。説明のためにInAsドレイン層２８を具体的に参照し、このＩD−ＶD特性について以下に述べるが、同様の記載はInAs共通出力層１６にも適用されることを当業者は認めよう。
【００２２】
一般的なＲＩＴＴの典型であるが、曲線部分１００のように、ＩDは最初に第１ゲート・バイアスＶg1に対して上昇する。具体的には、このようにＶDが低い値の間では、トンネリングは、例えば、InAsドレイン層２８の伝導帯からGaSbゲート層１８の価電子帯に発生する。ＶDが上昇するに連れて、GaSbゲート層のバンド・レベルが落ちていくので、GaSbゲート層１８のバンド・ギャップは、例えばInAsドレイン層２８の伝導帯と実質的に同じエネルギ・レベルとなるので、それ以上の電流の流れが阻止される。この電流の流れの阻止がＩDの急激な低下の原因となる。これは曲線部分１０２に対応する。しかしながら、ＶDは上昇し続けているので、GaSbゲート層１８のバンド・レベルは更に低下し、GaSbゲート層１８のバンド・ギャップは、例えば、InAsドレイン層２８の伝導帯よりも低いエネルギ・レベルとなるため、電流の流れはもはや阻止されなくなる。したがって、曲線部分１０４のように、ＶDの増大に伴ってＩDは再び上昇する。
【００２３】
ＲＩＴＴ１２のＩD−ＶD特性は、印加するゲート・バイアスを変えることによって変調(modulate)することができる。具体的には、第２ゲート・バイアスＶ’g1を印加することによって、上述の電流の阻止がＶDの異なる値で発生するようにＩD−ＶD特性を変調する。このようなことができるのは、異なるゲート・バイアスが印加されると、GaSbゲート層１８における共振状態（先に論じた）が、InAs層１６，２８に対して再整合されるからである。図４では、例えば、Ｖ’g1がＶg1よりも負側の電圧となっている。
【００２４】
当業者には認められようが、今述べたＲＩＴＴ１２の特性は、同様にＲＩＴＴ１４にも適用できる。更に、上述のように、本発明によるＲＩＴＴを用いることによって、論理回路の設計に有用な多機能性(multi-functionality)が提供されることが認められよう。これは、上述の３カ所の異なる曲線部分１００，１０２，１０４によって示されるように、ＲＩＴＴの独特な特性によるものである。この挙動は、単調増加電流−電圧特性曲線を示し、二状態素子としてのみ有用な、典型的なＣＭＯＳ素子とは対照的である。
【００２５】
ここで、具体的な素子製造方法の１つについて説明する。一般的に、素子１０は数層のエピタキシャル層で形成される。これらの層は分子ビーム・エピタキシ(molecular beam epitaxy)または有機化学ビーム堆積(metal organic chemical beam deposition)によって成長させることができる。図１を再び参照する。階段状(step-graded)にInGaAs層を成長させることによって、バッファ層５２を基板５４上に形成する。この階段状の層は、基板５４のGaAs格子定数(lattice constant)から層１６のInAs格子定数への格子変化に対応するために用いられる。バッファ層５２を形成した後、バッファ層５２上にInAs共通出力層１６を形成する。共通出力層１６はＲＩＴＴ１２，１４双方を接続するために用いられるので、層１６は低い抵抗値を有することが好ましい。これは、シリコンのようなｎ型ドーパントをドープすることによって達成することができる。
【００２６】
約１０〜３０オングストロームの厚さの第１AlSbバリア層（後に層２０，４８となる）を、層１６の上面上に成長させ、厚さ６０〜１００オングストロームの第１GaSb層（後に層１８，４６となる）を、第１AlSbバリア層の上面上に成長させる。更に、厚さ１０〜３０オングストロームの第２AlSbバリア層（後に層２２，３６となる）を、第１GaSb層の上面上に成長させる。
【００２７】
次に、厚さ約８０〜１５０オングストロームのInAs層（後に、層２８，３２となる）を成長させ、次に厚さ１０〜３０オングストロームの第３AlSb層（後に層３４となる）を成長させ、最後に厚さ１００〜５００オングストロームの第２GaSb層（後に層４２となる）を成長させる。
【００２８】
上述のようにエピタキシャル層を数層成長させた後、当業者には認められる適切なマスキングおよびエッチング工程によって、ＲＩＴＴ１２，１４を形成することができる。先程からの具体例を続けると、層４２上にオーム金属の蒸着によって、ソース接点４４を形成することができる。次に、選択エッチングにおいてソース接点４４をマスクとして用い、GaSb層４２およびAlSb層３４を形成する。次に、オーム金属の蒸着によって、ドレイン接点３０を形成する。次に、フォトレジストを用いて、出力接点５０用に第１開口を形成する。幾層かの介在するエピタキシャル層を適切にエッチングすることによって、第１開口を形成する。この場合、共通出力層１６がエッチ・ストップとして機能する。こうして、出力接点５０を第１開口内に形成することができる。
【００２９】
フォトレジストを用い、選択的にInAsおよびAlSb層２８，２２をGaSbゲート層１８まで除去することによって、第２開口を形成する。ここで、絶縁層２４，３８双方を形成することができる。絶縁層２４，３８は、エピタキシャル成長、あるいは化学蒸着を用いた蒸着によって形成することができる。次に、ゲート接点２６，４０を絶縁層２４，３８上に蒸着し、素子１０が完成する。絶縁層２４，３８が設けられているので、ゲート接点２６または４０からは実質的に電流は流れない。これらの層に電流が流れると、望ましくない漏れ電流が生じる。絶縁層２４，３８に適した物質には、砒化アルミニウム、アンチモン化砒化アルミニウム(aluminum arsenide antimonide)、またはアンチモン化砒化ガリウム(gallium arsenide antimonide)が含まれる。
【００３０】
素子１０の形成において、共通出力層１６を含む上述のGaSb,InAs,AlSb層の格子定数は全て互いの約１％以内とすることが重要であることを注記しておく。素子１０では、バッファ層５２を用いて、InAs共通出力層１６の格子定数よりも約８％小さい格子定数を有するGaAs基板５４から、格子の不適合によるずれに起因する損傷(lattice misfit dislocation damage)を分離する。バッファ層５２を用いれば、ずれによる損傷は常にバッファ層５２と基板５４との界面付近に発生する。バッファ層５２を用いなければ、このずれは素子１０内の共振トンネル構造の電気的劣化の原因となる。
【００３１】
以上の説明から、直列に接続された２つの共振バンド間トンネリング・トランジスタを用いて相補共通出力を発生する、新規な相補型ヘテロ接合半導体素子が提供されたことが認められよう。この素子は、従来の二状態ＣＭＯＳ回路よりも高い機能性および速い速度を提供する。上述の説明から、相補型トランジスタ対が素子１０による一実施例に設けられたことを当業者は認めよう。その利点の１つは、特に低速のｐチャンネル素子を用いた従来のＣＭＯＳトランジスタ対とは対照的に、ＲＩＴＴ１２，１４のスイッチング速度が非常に高いことである。
【００３２】
これまで特定実施例について説明してきたが、他の実施例も本発明にしたがって形成できることを当業者は認めよう。例えば、素子１０はGaNとSiとを用いて形成することもできる。具体的には、ＲＩＴＴ１２では、ゲート層１８をSiとし、ドレイン層２８および共通出力層１６をGaNとすることができる。バリア層２０，２２はAlNで形成することができる。対応して、この例のＲＩＴＴ１４では、ゲート層３２をGaNとし、ソース層４２および結合層４６をSiとすればよい。バリア層３４，３６，４８はAlNで形成することができ、バッファ層５２および基板５４はSiで形成することができる。この特定例において記載した物質は、前述と実質的に同様の格子定数を有するものである。
【図面の簡単な説明】
【図１】 本発明による相補型ヘテロ接合半導体素子の断面図。
【図２】 図１の素子のバイアスされていない状態におけるバンド・エネルギ図
【図３】 図１の素子のバイアスされていない状態におけるバンド・エネルギ図
【図４】 ２つの異なるゲート・バイアス状態における共振バンド間トンネリング・トランジスタのドレイン電流対電圧特性を表わすグラフ。
【符号の説明】
１０ 相補型ヘテロ接合半導体素子
１２，１４ 共振バンド間トンネリング・トランジスタ
１６ 共通出力層
１８ ゲート層
２０，２２ バリア層
２４ 絶縁層
２６ ゲート接点
２８ ドレイン層
３０ ドレイン接点
３２ ゲート層
３４，３６ バリア層
３８ 絶縁層
４０ ゲート接点
４２ ソース層
４４ ソース接点
４６ 結合層
４８ バリア層
５０ 出力接点
５２ エピタキシャル・バッファ
５４ 基板
Claims (3)
- 相補型ヘテロ接合半導体素子（１０）であって：
第１化合物半導体型の第１ゲート（１８）と、前記第１ゲートに結合されたドレイン（２８）と、前記第１ゲートに結合された共通出力（１６）とを有する第１共振バンド間トンネリング・トランジスタ（１２）；および
前記共通出力に結合された第２化合物半導体型の第２ゲート（３２）と、前記第２ゲートに結合されたソース（４２）とを有する第２共振バンド間トンネリング・トランジスタ（１４）；
から成り、
前記相補型ヘテロ接合半導体素子がバイアスされていない状態にあるとき、前記第１型の化合物半導体は、前記第２型の化合物半導体の伝導帯（６２，６４，８４）よりもエネルギが大きい価電子帯（６０，８０，８２）を有することを特徴とする相補型ヘテロ接合半導体素子。 - 半導体素子（１０）であって：
（ａ）第１ヘテロ接合トランジスタ（１２）であって：
InAs出力層（１６）；
前記InAs出力層上の第１AlSb層（２０）；
前記第１AlSb層上のGaSbゲート層（１８）；
前記GaSbゲート層上の第２AlSb層（２２）；および
前記第２AlSb層上のInAsドレイン層（２８）；
から成る前記第１ヘテロ接合トランジスタ；ならびに
（ｂ）前記第１ヘテロ接合トランジスタに結合された第２ヘテロ接合トランジスタ（１４）であって：
前記InAs出力層上の第３AlSb層（４８）；
前記第３AlSb層上のGaSb結合層（４６）；
前記GaSb結合層上の第４AlSb層（３６）；
前記第４AlSb層上のInAsゲート層（３２）；
前記InAsゲート層上の第５AlSb層（３４）；および
前記第５AlSb層上のGaSbソース層（４２）；
から成る第２ヘテロ接合トランジスタ；
から成ることを特徴とする半導体素子。 - 相補型ヘテロ接合半導体素子（１０）であって：
第１半導体型の第１ゲート（１８）と、前記第１ゲートに結合されたドレイン（２８）と、前記第１ゲートに結合された共通出力（１６）とを有する第１共振バンド間トンネリング・トランジスタ（１２）；および
前記共通出力に結合された第２半導体型の第２ゲート（３２）と、前記第２ゲートに結合されたソース（４２）とを有する第２共振バンド間トンネリング・トランジスタ（１４）；
から成り、
前記相補型ヘテロ接合半導体素子がバイアスされていない状態にあるとき、前記第１型の半導体は、前記第２型の半導体の伝導帯（６２，６４，８４）よりもエネルギが大きい価電子帯（６０，８０，８２）を有することを特徴とする相補型ヘテロ接合半導体素子。
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