JPH0878700A - 相補型ヘテロ接合半導体素子 - Google Patents
相補型ヘテロ接合半導体素子Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【課題】 共振バンド間トンネリング・トランジスタ
が、従来のＣＭＯＳ回路におけるような相補構造で提供
されていないこと、および相補型トランジスタ対のスイ
ッチング速度が、遅い方のｐ−チャンネル・トランジス
タによって制限されること。 【解決手段】 共通出力を通じて、第２共振バンド間ト
ンネリング・トランジスタに結合された第１共振バンド
間トンネリング・トランジスタを有する、相補型ヘテロ
接合半導体素子を提供する。第１トランジスタは第１半
導体型の第１ゲートと、第１ゲートに結合されたドレイ
ンとを有する。第１ゲートも共通出力に結合されてい
る。第２トランジスタは第２半導体型の第２ゲートと、
第２ゲートに結合されたソースとを有する。第２ゲート
も共通出力に結合されている。第１半導体型の価電子帯
は、第２導電型の伝導帯よりも高いエネルギ・レベルを
有する。
が、従来のＣＭＯＳ回路におけるような相補構造で提供
されていないこと、および相補型トランジスタ対のスイ
ッチング速度が、遅い方のｐ−チャンネル・トランジス
タによって制限されること。 【解決手段】 共通出力を通じて、第２共振バンド間ト
ンネリング・トランジスタに結合された第１共振バンド
間トンネリング・トランジスタを有する、相補型ヘテロ
接合半導体素子を提供する。第１トランジスタは第１半
導体型の第１ゲートと、第１ゲートに結合されたドレイ
ンとを有する。第１ゲートも共通出力に結合されてい
る。第２トランジスタは第２半導体型の第２ゲートと、
第２ゲートに結合されたソースとを有する。第２ゲート
も共通出力に結合されている。第１半導体型の価電子帯
は、第２導電型の伝導帯よりも高いエネルギ・レベルを
有する。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に半導体素子に
関し、更に特定すれば、相補構造を有するヘテロ接合半
導体素子に関するものである。
関し、更に特定すれば、相補構造を有するヘテロ接合半
導体素子に関するものである。
【０００２】
【従来の技術】既存のデジタル集積回路は、通常論理オ
ンまたはオフ状態を有する金属酸化物半導体（ＭＯＳ）
を用いて設計されている。典型的に、これらの設計は、
公知の相補型ＭＯＳ（ＣＭＯＳ）回路を用いて実施され
る。しかしながら、かかる二状態ＭＯＳ素子を用いた場
合、素子の重要部分間に電子のトンネリングが生じる程
にかかる素子の限界寸法(critical dimensions)が非常
に小さくなると、それ以上外形寸法を縮小して素子を更
に集積するのが難しくなる。
ンまたはオフ状態を有する金属酸化物半導体（ＭＯＳ）
を用いて設計されている。典型的に、これらの設計は、
公知の相補型ＭＯＳ（ＣＭＯＳ）回路を用いて実施され
る。しかしながら、かかる二状態ＭＯＳ素子を用いた場
合、素子の重要部分間に電子のトンネリングが生じる程
にかかる素子の限界寸法(critical dimensions)が非常
に小さくなると、それ以上外形寸法を縮小して素子を更
に集積するのが難しくなる。
【０００３】素子の外形寸法が縮小するので、従来のＣ
ＭＯＳトランジスタの二安定論理状態によって得られる
機能性(functionality)よりも、優れた機能性を有する
素子を用いて集積回路を設計することが好ましい。二状
態以上の機能性を有する素子の一例は、共振バンド間ト
ンネリング・トランジスタ(RITT:resonant interbandtu
nneling transistor)である。ＲＩＴＴは従来の二状態
トランジスタ２つ以上の代用できるので、集積回路の密
度を更に高めるために用いることができる。
ＭＯＳトランジスタの二安定論理状態によって得られる
機能性(functionality)よりも、優れた機能性を有する
素子を用いて集積回路を設計することが好ましい。二状
態以上の機能性を有する素子の一例は、共振バンド間ト
ンネリング・トランジスタ(RITT:resonant interbandtu
nneling transistor)である。ＲＩＴＴは従来の二状態
トランジスタ２つ以上の代用できるので、集積回路の密
度を更に高めるために用いることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、これま
で、ＲＩＴＴは従来のＣＭＯＳ回路において用いられて
いるのと類似した相補構造で供給されることがなかっ
た。ＣＭＯＳ素子の別の制約は、単純なインバータにお
いて観察されるように、それらのスイッチング速度が、
遅い方のｐ−チャンネル・トランジスタによって制限さ
れることである。相補トランジスタ対の両トランジスタ
が、ｎ−チャンネルと実質的に等しい速度で動作するこ
とが好ましい。
で、ＲＩＴＴは従来のＣＭＯＳ回路において用いられて
いるのと類似した相補構造で供給されることがなかっ
た。ＣＭＯＳ素子の別の制約は、単純なインバータにお
いて観察されるように、それらのスイッチング速度が、
遅い方のｐ−チャンネル・トランジスタによって制限さ
れることである。相補トランジスタ対の両トランジスタ
が、ｎ−チャンネルと実質的に等しい速度で動作するこ
とが好ましい。
【０００５】したがって、相補構造を有し、二状態機能
以上の機能性を提供し、しかも相補対の素子が各々高速
で動作する、ヘテロ接合半導体素子を有することが望ま
しい。
以上の機能性を提供し、しかも相補対の素子が各々高速
で動作する、ヘテロ接合半導体素子を有することが望ま
しい。
【０００６】
【課題を解決するための手段】端的に述べると、本発明
は共通出力を通じて、第２共振バンド間トンネリング・
トランジスタに結合された第１共振バンド間トンネリン
グ・トランジスタを有する、相補型ヘテロ接合半導体素
子を提供する。第１トランジスタは第１半導体型の第１
ゲートと、第１ゲートに結合されたドレインとを有す
る。第１ゲートも共通出力に結合されている。第２トラ
ンジスタは第２半導体型の第２ゲートと、第２ゲートに
結合されたソースとを有する。第２ゲートも共通出力に
結合されている。第１半導体型の価電子帯は、第２導電
型の伝導帯よりも高いエネルギ・レベルを有する。当技
術では、これをタイプＩＩのバンド・オフセットと呼ん
でいる。
は共通出力を通じて、第２共振バンド間トンネリング・
トランジスタに結合された第１共振バンド間トンネリン
グ・トランジスタを有する、相補型ヘテロ接合半導体素
子を提供する。第１トランジスタは第１半導体型の第１
ゲートと、第１ゲートに結合されたドレインとを有す
る。第１ゲートも共通出力に結合されている。第２トラ
ンジスタは第２半導体型の第２ゲートと、第２ゲートに
結合されたソースとを有する。第２ゲートも共通出力に
結合されている。第１半導体型の価電子帯は、第２導電
型の伝導帯よりも高いエネルギ・レベルを有する。当技
術では、これをタイプＩＩのバンド・オフセットと呼ん
でいる。
【０００７】
【実施例】図１〜図４を参照して、本発明を詳細に説明
する。図１は、本発明による相補型ヘテロ接合半導体素
子１０の断面図である。素子１０は、第１共振バンド間
トンネリング・トランジスタ１２と、第２共振バンド間
トンネリング・トランジスタ１４とを有し、これらは双
方とも砒化インジウム(InAs)の共通出力層１６に接続さ
れている。ＲＩＴＴ１２は、アンチモン化アルミニウム
(AlSb:aluminum antimonide)のバリア層２０とAlSbバリ
ア層２２との間に、アンチモン化ガリウム(GaSb:galliu
m antimonide)のゲート層１８を有する。絶縁層２４が
ゲート層１８上にあり、ゲート接点２６が絶縁層２４上
にある。InAsドレイン層２８がバリア層２２上にあり、
ドレイン接点３０がドレイン層２８へのオーム接点を形
成する。
する。図１は、本発明による相補型ヘテロ接合半導体素
子１０の断面図である。素子１０は、第１共振バンド間
トンネリング・トランジスタ１２と、第２共振バンド間
トンネリング・トランジスタ１４とを有し、これらは双
方とも砒化インジウム(InAs)の共通出力層１６に接続さ
れている。ＲＩＴＴ１２は、アンチモン化アルミニウム
(AlSb:aluminum antimonide)のバリア層２０とAlSbバリ
ア層２２との間に、アンチモン化ガリウム(GaSb:galliu
m antimonide)のゲート層１８を有する。絶縁層２４が
ゲート層１８上にあり、ゲート接点２６が絶縁層２４上
にある。InAsドレイン層２８がバリア層２２上にあり、
ドレイン接点３０がドレイン層２８へのオーム接点を形
成する。
【０００８】ＲＩＴＴ１４は、AlSbバリア層３４とAlSb
バリア層３６との間にInAsゲート層３２を有する。絶縁
層３８がゲート層３２上にあり、ゲート接点４０が絶縁
層３８上にある。GaSbソース層４２がバリア層３４上に
あり、ソース接点４４がソース層４２への接点を形成す
る。GaSb結合層４６およびAlSbバリア層４８が、ＲＩＴ
Ｔ１４を共通出力層１６に接続する。出力接点５０が、
共通出力層１６へのオーム接点を形成する。エピタキシ
ャル・バッファ層５２が共通出力層１６を支持する。エ
ピタキシャル・バッファ層５２は、例えば、半絶縁GaAs
の基板５４上に成長させたものである。
バリア層３６との間にInAsゲート層３２を有する。絶縁
層３８がゲート層３２上にあり、ゲート接点４０が絶縁
層３８上にある。GaSbソース層４２がバリア層３４上に
あり、ソース接点４４がソース層４２への接点を形成す
る。GaSb結合層４６およびAlSbバリア層４８が、ＲＩＴ
Ｔ１４を共通出力層１６に接続する。出力接点５０が、
共通出力層１６へのオーム接点を形成する。エピタキシ
ャル・バッファ層５２が共通出力層１６を支持する。エ
ピタキシャル・バッファ層５２は、例えば、半絶縁GaAs
の基板５４上に成長させたものである。
【０００９】本発明によれば、ＲＩＴＴ１２，１４は協
同して、ヘテロ接合半導体素子１０の相補動作をもたら
す。一事例におけるこの相補動作の例として、単純な反
転器があげられる。反転器は、ドレイン接点３０を電位
ＶDDに接続し、ソース接点４４を電位ＶGNDに接続する
ことによって形成することができる。ゲート・バイアス
Ｖg1をゲート接点２６に印加し、ゲートバイアスＶ
g2（反転器に特定した場合では、Ｖg1に連結される）を
ゲート接点４０に印加する。出力電位Ｖoutが、出力接
点５０によって供給され、これが反転器の出力となる。
ここでは単純な反転器について説明したが、他の実施例
ではＶg1およびＶg2を共に連結する必要はなく、更に本
発明による相補的動作は、単に反転器に用いられること
のみに制限される訳ではないことを、当業者は認めよ
う。逆に、本発明による相補型ヘテロ接合素子は、他の
より複雑な論理回路に用いることもできる。
同して、ヘテロ接合半導体素子１０の相補動作をもたら
す。一事例におけるこの相補動作の例として、単純な反
転器があげられる。反転器は、ドレイン接点３０を電位
ＶDDに接続し、ソース接点４４を電位ＶGNDに接続する
ことによって形成することができる。ゲート・バイアス
Ｖg1をゲート接点２６に印加し、ゲートバイアスＶ
g2（反転器に特定した場合では、Ｖg1に連結される）を
ゲート接点４０に印加する。出力電位Ｖoutが、出力接
点５０によって供給され、これが反転器の出力となる。
ここでは単純な反転器について説明したが、他の実施例
ではＶg1およびＶg2を共に連結する必要はなく、更に本
発明による相補的動作は、単に反転器に用いられること
のみに制限される訳ではないことを、当業者は認めよ
う。逆に、本発明による相補型ヘテロ接合素子は、他の
より複雑な論理回路に用いることもできる。
【００１０】上述の素子１０の相補動作について、バイ
アスされていない状態の素子１０のバンド・エネルギ図
を示す図２および図３を参照しながら、今度はより一般
的に説明する。具体的には、図２はＲＩＴＴ１２の簡略
電子エネルギ・バンド図を示し、図３はＲＩＴＴ１４の
簡略電子エネルギ・バンド図を示す。ここで用いられ
る、素子１０のバイアスされていない状態とは、外部電
位が印加されていない状態のことを意味する。言い換え
れば、Ｖg1，Ｖg2，ＶDD，ＶGND，Ｖoutが全て共通電位
にある状態である。図２および図３は、かかるバイアス
されていない状態における素子を示すものである。図２
および図３では共通参照番号を用いて、図１に示した素
子１０の対応する要素を指すことにする。
アスされていない状態の素子１０のバンド・エネルギ図
を示す図２および図３を参照しながら、今度はより一般
的に説明する。具体的には、図２はＲＩＴＴ１２の簡略
電子エネルギ・バンド図を示し、図３はＲＩＴＴ１４の
簡略電子エネルギ・バンド図を示す。ここで用いられ
る、素子１０のバイアスされていない状態とは、外部電
位が印加されていない状態のことを意味する。言い換え
れば、Ｖg1，Ｖg2，ＶDD，ＶGND，Ｖoutが全て共通電位
にある状態である。図２および図３は、かかるバイアス
されていない状態における素子を示すものである。図２
および図３では共通参照番号を用いて、図１に示した素
子１０の対応する要素を指すことにする。
【００１１】本発明の重要な点を図２および図３に示し
たバンド・エネルギに関して言えば、ゲート層１８のた
めに選択された化合物半導体物質は、ゲート層３２のた
めに選択された化合物半導体物質の伝導帯のエネルギ・
レベルよりも、エネルギ・レベルが高い価電子帯を有す
ることである。より具体的に説明すると、図２では、素
子１０がバイアスされていない状態のとき、GaSbゲート
層１８の価電子帯６０のエネルギ・レベルは、（InAsド
レイン層２８およびInAs共通出力層１６それぞれの）伝
導帯６２，６４よりも高い。更に、図３では、素子１０
がバイアスされていない状態のとき、GaSbソース層４２
およびGaSb結合層４６の価電子帯８０，８２のエネルギ
・レベルは、InAsゲート層３２の伝導帯８４よりも高
い。加えて、InAsゲート層３２は、例えば、約１００オ
ングストロームに十分薄く作られており、GaSbゲート層
１８の価電子帯基底状態(ground state)よりもエネルギ
が高い、伝導帯基底状態が得られる。
たバンド・エネルギに関して言えば、ゲート層１８のた
めに選択された化合物半導体物質は、ゲート層３２のた
めに選択された化合物半導体物質の伝導帯のエネルギ・
レベルよりも、エネルギ・レベルが高い価電子帯を有す
ることである。より具体的に説明すると、図２では、素
子１０がバイアスされていない状態のとき、GaSbゲート
層１８の価電子帯６０のエネルギ・レベルは、（InAsド
レイン層２８およびInAs共通出力層１６それぞれの）伝
導帯６２，６４よりも高い。更に、図３では、素子１０
がバイアスされていない状態のとき、GaSbソース層４２
およびGaSb結合層４６の価電子帯８０，８２のエネルギ
・レベルは、InAsゲート層３２の伝導帯８４よりも高
い。加えて、InAsゲート層３２は、例えば、約１００オ
ングストロームに十分薄く作られており、GaSbゲート層
１８の価電子帯基底状態(ground state)よりもエネルギ
が高い、伝導帯基底状態が得られる。
【００１２】ＲＩＴＴ１２，１４内の電流は、十分に薄
く作られたバリア層を通過し、電子のトンネリングが生
じる。このトンネリングは、図２およびず３では矢印６
６，８６で示されている。ＲＩＴＴ１２の電子トンネリ
ングは図２の矢印６６で示され、ＲＩＴＴ１４の電子ト
ンネリングは図３の矢印８６で示されている。したがっ
て、バリア層２０，２２，３４，３６は、かかるトンネ
リングを可能とするように、例えば、約１００オングス
トローム未満の厚さの適切な寸法に作られている。
く作られたバリア層を通過し、電子のトンネリングが生
じる。このトンネリングは、図２およびず３では矢印６
６，８６で示されている。ＲＩＴＴ１２の電子トンネリ
ングは図２の矢印６６で示され、ＲＩＴＴ１４の電子ト
ンネリングは図３の矢印８６で示されている。したがっ
て、バリア層２０，２２，３４，３６は、かかるトンネ
リングを可能とするように、例えば、約１００オングス
トローム未満の厚さの適切な寸法に作られている。
【００１３】素子が図２および図３に示すようなバイア
スされていない状態にあるときには、電子トンネリング
は実質的に発生しないことを当業者は認めようが、ここ
では、図示を簡略化するために、図２および図３を参照
して、電子トンネリングおよび電流の流れについて論じ
ている。素子１０にバイアスをかければ、これら簡略化
されたバンド・エネルギ図は、公知のように変化するこ
とを当業者は認めよう。
スされていない状態にあるときには、電子トンネリング
は実質的に発生しないことを当業者は認めようが、ここ
では、図示を簡略化するために、図２および図３を参照
して、電子トンネリングおよび電流の流れについて論じ
ている。素子１０にバイアスをかければ、これら簡略化
されたバンド・エネルギ図は、公知のように変化するこ
とを当業者は認めよう。
【００１４】ここで図２を参照すると、バリア層２０，
２２およびゲート層１８（ゲート層１８はここでは量子
井戸層として作用する）によって、量子井戸６８が形成
される。量子井戸６８の伝導帯内の電子は、当業者には
公知の量子力学的条件(quantum mechanical condition
s)によって決定される離散エネルギ状態(discrete ener
gy states)に閉じ込められる。量子力学的条件は、量子
井戸６８の大きさ、量子井戸６８を形成する物質内の電
子の有効質量を含む。同様に、量子井戸６８の価電子帯
内のホールも、離散エネルギ状態に閉じ込められる。In
Asドレイン層２８内の電子のエネルギが、GaSbゲート層
１８のかかる離散エネルギ・レベルと整合すると、電子
は量子井戸６８を潜り抜ける。この整合は、量子井戸６
８の「共振状態(resonance condition)」と呼ばれるも
のの例である。
２２およびゲート層１８（ゲート層１８はここでは量子
井戸層として作用する）によって、量子井戸６８が形成
される。量子井戸６８の伝導帯内の電子は、当業者には
公知の量子力学的条件(quantum mechanical condition
s)によって決定される離散エネルギ状態(discrete ener
gy states)に閉じ込められる。量子力学的条件は、量子
井戸６８の大きさ、量子井戸６８を形成する物質内の電
子の有効質量を含む。同様に、量子井戸６８の価電子帯
内のホールも、離散エネルギ状態に閉じ込められる。In
Asドレイン層２８内の電子のエネルギが、GaSbゲート層
１８のかかる離散エネルギ・レベルと整合すると、電子
は量子井戸６８を潜り抜ける。この整合は、量子井戸６
８の「共振状態(resonance condition)」と呼ばれるも
のの例である。
【００１５】次に、図３を参照する。同様に、バリア層
３４，３６およびゲート層３２によって量子井戸８８が
形成される。量子井戸６８について先に述べたように、
量子井戸８８の電子およびホールは、離散エネルギ状態
に閉じ込められ、先に論じたエネルギ・レベルの整合が
生じると、量子井戸８８は共振状態を呈する。
３４，３６およびゲート層３２によって量子井戸８８が
形成される。量子井戸６８について先に述べたように、
量子井戸８８の電子およびホールは、離散エネルギ状態
に閉じ込められ、先に論じたエネルギ・レベルの整合が
生じると、量子井戸８８は共振状態を呈する。
【００１６】素子１０内に生じる別の電子トンネリング
が、図３の矢印９０によって示されている。バリア層４
８は、このトンネリングを可能とするように、十分に薄
く作られている。素子１０の本実施例の特定構造要件の
ために、本実施例では結合層４６およびバリア層４８が
用いられている。しかしながら、本発明の他の実施例で
は、使用する製造方法によっては、結合層４６やバリア
層４８は必要でない場合もあることを当業者は認めよ
う。
が、図３の矢印９０によって示されている。バリア層４
８は、このトンネリングを可能とするように、十分に薄
く作られている。素子１０の本実施例の特定構造要件の
ために、本実施例では結合層４６およびバリア層４８が
用いられている。しかしながら、本発明の他の実施例で
は、使用する製造方法によっては、結合層４６やバリア
層４８は必要でない場合もあることを当業者は認めよ
う。
【００１７】次に、バイアスされた状態の素子１０の動
作について、Ｖg1＝Ｖg2が成り立つ単純な反転器の場合
を再び参照しながら詳細に論じる。この場合、正電位Ｖ
DD（基準電位ＶGNDに対して）がドレイン接点３０に印
加され、共通ゲート・バイアスがゲート接点２６，４０
に印加される。この反転器の動作中、GaSbゲート層１８
とInAsゲート層３２のバンド・レベルは、印加される負
ゲート・バイアスに応答して上昇し、印加される正のゲ
ート・バイアスに応答して低下する。
作について、Ｖg1＝Ｖg2が成り立つ単純な反転器の場合
を再び参照しながら詳細に論じる。この場合、正電位Ｖ
DD（基準電位ＶGNDに対して）がドレイン接点３０に印
加され、共通ゲート・バイアスがゲート接点２６，４０
に印加される。この反転器の動作中、GaSbゲート層１８
とInAsゲート層３２のバンド・レベルは、印加される負
ゲート・バイアスに応答して上昇し、印加される正のゲ
ート・バイアスに応答して低下する。
【００１８】正のゲート・バイアスが印加されると、電
流が量子井戸８８を通過するが、GaSbゲート層１８のバ
ンド・ギャップが低下することによって、量子井戸６８
の通過を妨げられる。量子井戸８８内の電子の基底状態
が、GaSbソース層４２およびGaSb結合層４６の価電子帯
と共振するので、電流は量子井戸８８を通過し、したが
って、トンネリングによってホールの流れが生じること
ができる。GaSbゲート層１８のバンド・レベルが低下し
共振状態が維持できなくなるので、電流は量子井戸６８
を通過しない。
流が量子井戸８８を通過するが、GaSbゲート層１８のバ
ンド・ギャップが低下することによって、量子井戸６８
の通過を妨げられる。量子井戸８８内の電子の基底状態
が、GaSbソース層４２およびGaSb結合層４６の価電子帯
と共振するので、電流は量子井戸８８を通過し、したが
って、トンネリングによってホールの流れが生じること
ができる。GaSbゲート層１８のバンド・レベルが低下し
共振状態が維持できなくなるので、電流は量子井戸６８
を通過しない。
【００１９】負のゲート・バイアスの場合、電流は量子
井戸６８を通過するが、InAs層３２のバンド・ギャップ
が上昇するため、量子井戸８８の通過が妨げられる。当
業者には認められようが、上述と同様の共振状態が、量
子井戸６８には形成されるが、量子井戸８８には形成さ
れない。
井戸６８を通過するが、InAs層３２のバンド・ギャップ
が上昇するため、量子井戸８８の通過が妨げられる。当
業者には認められようが、上述と同様の共振状態が、量
子井戸６８には形成されるが、量子井戸８８には形成さ
れない。
【００２０】ここで、上述の単純な反転器の動作の更に
具体的な例を提示する。Ｖg1，Ｖg2がＶDDに等しいと
き、ＲＩＴＴ１２はオフになって実質的に非導通状態と
なり、ＲＩＴＴ１４はオンになって実質的に導通状態と
なる。結果的に、ＶoutはＶGNDにほぼ等しくなる。一
方、Ｖg1，Ｖg2がＶGNDに等しいとき、ＲＩＴＴ１２が
オンになり、ＲＩＴＴ１４がオフになるので、Ｖoutは
ＶDDにほぼ等しくなる。
具体的な例を提示する。Ｖg1，Ｖg2がＶDDに等しいと
き、ＲＩＴＴ１２はオフになって実質的に非導通状態と
なり、ＲＩＴＴ１４はオンになって実質的に導通状態と
なる。結果的に、ＶoutはＶGNDにほぼ等しくなる。一
方、Ｖg1，Ｖg2がＶGNDに等しいとき、ＲＩＴＴ１２が
オンになり、ＲＩＴＴ１４がオフになるので、Ｖoutは
ＶDDにほぼ等しくなる。
【００２１】図４は、印加されたゲート電圧Ｖg1，Ｖ’
g1に対応する２つの異なるバイアス状態におけるＲＩＴ
Ｔ１２の、電流（ＩD）対電圧（ＶD）の関係を表わすグ
ラフである。説明のためにInAsドレイン層２８を具体的
に参照し、このＩD−ＶD特性について以下に述べるが、
同様の記載はInAs共通出力層１６にも適用されることを
当業者は認めよう。
g1に対応する２つの異なるバイアス状態におけるＲＩＴ
Ｔ１２の、電流（ＩD）対電圧（ＶD）の関係を表わすグ
ラフである。説明のためにInAsドレイン層２８を具体的
に参照し、このＩD−ＶD特性について以下に述べるが、
同様の記載はInAs共通出力層１６にも適用されることを
当業者は認めよう。
【００２２】一般的なＲＩＴＴの典型であるが、曲線部
分１００のように、ＩDは最初に第１ゲート・バイアス
Ｖg1に対して上昇する。具体的には、このようにＶDが
低い値の間では、トンネリングは、例えば、InAsドレイ
ン層２８の伝導帯からGaSbゲート層１８の価電子帯に発
生する。ＶDが上昇するに連れて、GaSbゲート層のバン
ド・レベルが落ちていくので、GaSbゲート層１８のバン
ド・ギャップは、例えばInAsドレイン層２８の伝導帯と
実質的に同じエネルギ・レベルとなるので、それ以上の
電流の流れが阻止される。この電流の流れの阻止がＩD
の急激な低下の原因となる。これは曲線部分１０２に対
応する。しかしながら、ＶDは上昇し続けているので、G
aSbゲート層１８のバンド・レベルは更に低下し、GaSb
ゲート層１８のバンド・ギャップは、例えば、InAsドレ
イン層２８の伝導帯よりも低いエネルギ・レベルとなる
ため、電流の流れはもはや阻止されなくなる。したがっ
て、曲線部分１０４のように、ＶDの増大に伴ってＩDは
再び上昇する。
分１００のように、ＩDは最初に第１ゲート・バイアス
Ｖg1に対して上昇する。具体的には、このようにＶDが
低い値の間では、トンネリングは、例えば、InAsドレイ
ン層２８の伝導帯からGaSbゲート層１８の価電子帯に発
生する。ＶDが上昇するに連れて、GaSbゲート層のバン
ド・レベルが落ちていくので、GaSbゲート層１８のバン
ド・ギャップは、例えばInAsドレイン層２８の伝導帯と
実質的に同じエネルギ・レベルとなるので、それ以上の
電流の流れが阻止される。この電流の流れの阻止がＩD
の急激な低下の原因となる。これは曲線部分１０２に対
応する。しかしながら、ＶDは上昇し続けているので、G
aSbゲート層１８のバンド・レベルは更に低下し、GaSb
ゲート層１８のバンド・ギャップは、例えば、InAsドレ
イン層２８の伝導帯よりも低いエネルギ・レベルとなる
ため、電流の流れはもはや阻止されなくなる。したがっ
て、曲線部分１０４のように、ＶDの増大に伴ってＩDは
再び上昇する。
【００２３】ＲＩＴＴ１２のＩD−ＶD特性は、印加する
ゲート・バイアスを変えることによって変調(modulate)
することができる。具体的には、第２ゲート・バイアス
Ｖ’g1を印加することによって、上述の電流の阻止がＶ
Dの異なる値で発生するようにＩD−ＶD特性を変調す
る。このようなことができるのは、異なるゲート・バイ
アスが印加されると、GaSbゲート層１８における共振状
態（先に論じた）が、InAs層１６，２８に対して再整合
されるからである。図４では、例えば、Ｖ’g1がＶg1よ
りも負側の電圧となっている。
ゲート・バイアスを変えることによって変調(modulate)
することができる。具体的には、第２ゲート・バイアス
Ｖ’g1を印加することによって、上述の電流の阻止がＶ
Dの異なる値で発生するようにＩD−ＶD特性を変調す
る。このようなことができるのは、異なるゲート・バイ
アスが印加されると、GaSbゲート層１８における共振状
態（先に論じた）が、InAs層１６，２８に対して再整合
されるからである。図４では、例えば、Ｖ’g1がＶg1よ
りも負側の電圧となっている。
【００２４】当業者には認められようが、今述べたＲＩ
ＴＴ１２の特性は、同様にＲＩＴＴ１４にも適用でき
る。更に、上述のように、本発明によるＲＩＴＴを用い
ることによって、論理回路の設計に有用な多機能性(mul
ti-functionality)が提供されることが認められよう。
これは、上述の３カ所の異なる曲線部分１００，１０
２，１０４によって示されるように、ＲＩＴＴの独特な
特性によるものである。この挙動は、単調増加電流−電
圧特性曲線を示し、二状態素子としてのみ有用な、典型
的なＣＭＯＳ素子とは対照的である。
ＴＴ１２の特性は、同様にＲＩＴＴ１４にも適用でき
る。更に、上述のように、本発明によるＲＩＴＴを用い
ることによって、論理回路の設計に有用な多機能性(mul
ti-functionality)が提供されることが認められよう。
これは、上述の３カ所の異なる曲線部分１００，１０
２，１０４によって示されるように、ＲＩＴＴの独特な
特性によるものである。この挙動は、単調増加電流−電
圧特性曲線を示し、二状態素子としてのみ有用な、典型
的なＣＭＯＳ素子とは対照的である。
【００２５】ここで、具体的な素子製造方法の１つにつ
いて説明する。一般的に、素子１０は数層のエピタキシ
ャル層で形成される。これらの層は分子ビーム・エピタ
キシ(molecular beam epitaxy)または有機化学ビーム堆
積(metal organic chemicalbeam deposition)によって
成長させることができる。図１を再び参照する。階段状
(step-graded)にInGaAs層を成長させることによって、
バッファ層５２を基板５４上に形成する。この階段状の
層は、基板５４のGaAs格子定数(lattice constant)から
層１６のInAs格子定数への格子変化に対応するために用
いられる。バッファ層５２を形成した後、バッファ層５
２上にInAs共通出力層１６を形成する。共通出力層１６
はＲＩＴＴ１２，１４双方を接続するために用いられる
ので、層１６は低い抵抗値を有することが好ましい。こ
れは、シリコンのようなｎ型ドーパントをドープするこ
とによって達成することができる。
いて説明する。一般的に、素子１０は数層のエピタキシ
ャル層で形成される。これらの層は分子ビーム・エピタ
キシ(molecular beam epitaxy)または有機化学ビーム堆
積(metal organic chemicalbeam deposition)によって
成長させることができる。図１を再び参照する。階段状
(step-graded)にInGaAs層を成長させることによって、
バッファ層５２を基板５４上に形成する。この階段状の
層は、基板５４のGaAs格子定数(lattice constant)から
層１６のInAs格子定数への格子変化に対応するために用
いられる。バッファ層５２を形成した後、バッファ層５
２上にInAs共通出力層１６を形成する。共通出力層１６
はＲＩＴＴ１２，１４双方を接続するために用いられる
ので、層１６は低い抵抗値を有することが好ましい。こ
れは、シリコンのようなｎ型ドーパントをドープするこ
とによって達成することができる。
【００２６】約１０〜３０オングストロームの厚さの第
１AlSbバリア層（後に層２０，４８となる）を、層１６
の上面上に成長させ、厚さ６０〜１００オングストロー
ムの第１GaSb層（後に層１８，４６となる）を、第１Al
Sbバリア層の上面上に成長させる。更に、厚さ１０〜３
０オングストロームの第２AlSbバリア層（後に層２２，
３６となる）を、第１GaSb層の上面上に成長させる。
１AlSbバリア層（後に層２０，４８となる）を、層１６
の上面上に成長させ、厚さ６０〜１００オングストロー
ムの第１GaSb層（後に層１８，４６となる）を、第１Al
Sbバリア層の上面上に成長させる。更に、厚さ１０〜３
０オングストロームの第２AlSbバリア層（後に層２２，
３６となる）を、第１GaSb層の上面上に成長させる。
【００２７】次に、厚さ約８０〜１５０オングストロー
ムのInAs層（後に、層２８，３２となる）を成長させ、
次に厚さ１０〜３０オングストロームの第３AlSb層（後
に層３４となる）を成長させ、最後に厚さ１００〜５０
０オングストロームの第２GaSb層（後に層４２となる）
を成長させる。
ムのInAs層（後に、層２８，３２となる）を成長させ、
次に厚さ１０〜３０オングストロームの第３AlSb層（後
に層３４となる）を成長させ、最後に厚さ１００〜５０
０オングストロームの第２GaSb層（後に層４２となる）
を成長させる。
【００２８】上述のようにエピタキシャル層を数層成長
させた後、当業者には認められる適切なマスキングおよ
びエッチング工程によって、ＲＩＴＴ１２，１４を形成
することができる。先程からの具体例を続けると、層４
２上にオーム金属の蒸着によって、ソース接点４４を形
成することができる。次に、選択エッチングにおいてソ
ース接点４４をマスクとして用い、GaSb層４２およびAl
Sb層３４を形成する。次に、オーム金属の蒸着によっ
て、ドレイン接点３０を形成する。次に、フォトレジス
トを用いて、出力接点５０用に第１開口を形成する。幾
層かの介在するエピタキシャル層を適切にエッチングす
ることによって、第１開口を形成する。この場合、共通
出力層１６がエッチ・ストップとして機能する。こうし
て、出力接点５０を第１開口内に形成することができ
る。
させた後、当業者には認められる適切なマスキングおよ
びエッチング工程によって、ＲＩＴＴ１２，１４を形成
することができる。先程からの具体例を続けると、層４
２上にオーム金属の蒸着によって、ソース接点４４を形
成することができる。次に、選択エッチングにおいてソ
ース接点４４をマスクとして用い、GaSb層４２およびAl
Sb層３４を形成する。次に、オーム金属の蒸着によっ
て、ドレイン接点３０を形成する。次に、フォトレジス
トを用いて、出力接点５０用に第１開口を形成する。幾
層かの介在するエピタキシャル層を適切にエッチングす
ることによって、第１開口を形成する。この場合、共通
出力層１６がエッチ・ストップとして機能する。こうし
て、出力接点５０を第１開口内に形成することができ
る。
【００２９】フォトレジストを用い、選択的にInAsおよ
びAlSb層２８，２２をGaSbゲート層１８まで除去するこ
とによって、第２開口を形成する。ここで、絶縁層２
４，３８双方を形成することができる。絶縁層２４，３
８は、エピタキシャル成長、あるいは化学蒸着を用いた
蒸着によって形成することができる。次に、ゲート接点
２６，４０を絶縁層２４，３８上に蒸着し、素子１０が
完成する。絶縁層２４，３８が設けられているので、ゲ
ート接点２６または４０からは実質的に電流は流れな
い。これらの層に電流が流れると、望ましくない漏れ電
流が生じる。絶縁層２４，３８に適した物質には、砒化
アルミニウム、アンチモン化砒化アルミニウム(aluminu
m arsenide antimonide)、またはアンチモン化砒化ガリ
ウム(galliumarsenide antimonide)が含まれる。
びAlSb層２８，２２をGaSbゲート層１８まで除去するこ
とによって、第２開口を形成する。ここで、絶縁層２
４，３８双方を形成することができる。絶縁層２４，３
８は、エピタキシャル成長、あるいは化学蒸着を用いた
蒸着によって形成することができる。次に、ゲート接点
２６，４０を絶縁層２４，３８上に蒸着し、素子１０が
完成する。絶縁層２４，３８が設けられているので、ゲ
ート接点２６または４０からは実質的に電流は流れな
い。これらの層に電流が流れると、望ましくない漏れ電
流が生じる。絶縁層２４，３８に適した物質には、砒化
アルミニウム、アンチモン化砒化アルミニウム(aluminu
m arsenide antimonide)、またはアンチモン化砒化ガリ
ウム(galliumarsenide antimonide)が含まれる。
【００３０】素子１０の形成において、共通出力層１６
を含む上述のGaSb,InAs,AlSb層の格子定数は全て互いの
約１％以内とすることが重要であることを注記してお
く。素子１０では、バッファ層５２を用いて、InAs共通
出力層１６の格子定数よりも約８％小さい格子定数を有
するGaAs基板５４から、格子の不適合によるずれに起因
する損傷(lattice misfit dislocation damage)を分離
する。バッファ層５２を用いれば、ずれによる損傷は常
にバッファ層５２と基板５４との界面付近に発生する。
バッファ層５２を用いなければ、このずれは素子１０内
の共振トンネル構造の電気的劣化の原因となる。
を含む上述のGaSb,InAs,AlSb層の格子定数は全て互いの
約１％以内とすることが重要であることを注記してお
く。素子１０では、バッファ層５２を用いて、InAs共通
出力層１６の格子定数よりも約８％小さい格子定数を有
するGaAs基板５４から、格子の不適合によるずれに起因
する損傷(lattice misfit dislocation damage)を分離
する。バッファ層５２を用いれば、ずれによる損傷は常
にバッファ層５２と基板５４との界面付近に発生する。
バッファ層５２を用いなければ、このずれは素子１０内
の共振トンネル構造の電気的劣化の原因となる。
【００３１】以上の説明から、直列に接続された２つの
共振バンド間トンネリング・トランジスタを用いて相補
共通出力を発生する、新規な相補型ヘテロ接合半導体素
子が提供されたことが認められよう。この素子は、従来
の二状態ＣＭＯＳ回路よりも高い機能性および速い速度
を提供する。上述の説明から、相補型トランジスタ対が
素子１０による一実施例に設けられたことを当業者は認
めよう。その利点の１つは、特に低速のｐチャンネル素
子を用いた従来のＣＭＯＳトランジスタ対とは対照的
に、ＲＩＴＴ１２，１４のスイッチング速度が非常に高
いことである。
共振バンド間トンネリング・トランジスタを用いて相補
共通出力を発生する、新規な相補型ヘテロ接合半導体素
子が提供されたことが認められよう。この素子は、従来
の二状態ＣＭＯＳ回路よりも高い機能性および速い速度
を提供する。上述の説明から、相補型トランジスタ対が
素子１０による一実施例に設けられたことを当業者は認
めよう。その利点の１つは、特に低速のｐチャンネル素
子を用いた従来のＣＭＯＳトランジスタ対とは対照的
に、ＲＩＴＴ１２，１４のスイッチング速度が非常に高
いことである。
【００３２】これまで特定実施例について説明してきた
が、他の実施例も本発明にしたがって形成できることを
当業者は認めよう。例えば、素子１０はGaNとSiとを用
いて形成することもできる。具体的には、ＲＩＴＴ１２
では、ゲート層１８をSiとし、ドレイン層２８および共
通出力層１６をGaNとすることができる。バリア層２
０，２２はAlNで形成することができる。対応して、こ
の例のＲＩＴＴ１４では、ゲート層３２をGaNとし、ソ
ース層４２および結合層４６をSiとすればよい。バリア
層３４，３６，４８はAlNで形成することができ、バッ
ファ層５２および基板５４はSiで形成することができ
る。この特定例において記載した物質は、前述と実質的
に同様の格子定数を有するものである。
が、他の実施例も本発明にしたがって形成できることを
当業者は認めよう。例えば、素子１０はGaNとSiとを用
いて形成することもできる。具体的には、ＲＩＴＴ１２
では、ゲート層１８をSiとし、ドレイン層２８および共
通出力層１６をGaNとすることができる。バリア層２
０，２２はAlNで形成することができる。対応して、こ
の例のＲＩＴＴ１４では、ゲート層３２をGaNとし、ソ
ース層４２および結合層４６をSiとすればよい。バリア
層３４，３６，４８はAlNで形成することができ、バッ
ファ層５２および基板５４はSiで形成することができ
る。この特定例において記載した物質は、前述と実質的
に同様の格子定数を有するものである。
【図１】本発明による相補型ヘテロ接合半導体素子の断
面図。
面図。
【図２】図１の素子のバイアスされていない状態におけ
るバンド・エネルギ図
るバンド・エネルギ図
【図３】図１の素子のバイアスされていない状態におけ
るバンド・エネルギ図
るバンド・エネルギ図
【図４】２つの異なるゲート・バイアス状態における共
振バンド間トンネリング・トランジスタのドレイン電流
対電圧特性を表わすグラフ。
振バンド間トンネリング・トランジスタのドレイン電流
対電圧特性を表わすグラフ。
１０ 相補型ヘテロ接合半導体素子 １２，１４ 共振バンド間トンネリング・トランジスタ １６ 共通出力層 １８ ゲート層 ２０，２２ バリア層 ２４ 絶縁層 ２６ ゲート接点 ２８ ドレイン層 ３０ ドレイン接点 ３２ ゲート層 ３４，３６ バリア層 ３８ 絶縁層 ４０ ゲート接点 ４２ ソース層 ４４ ソース接点 ４６ 結合層 ４８ バリア層 ５０ 出力接点 ５２ エピタキシャル・バッファ ５４ 基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/095 (72)発明者 サイード・ニコー・テーラニ アメリカ合衆国アリゾナ州スコッツデー ル、イースト・サン・アルフレド・ドライ ブ8602 (72)発明者 ジュン・シェン アメリカ合衆国アリゾナ州フェニックス、 サウス・25ス・プレース14654
Claims (3)
- 【請求項１】相補型ヘテロ接合半導体素子（１０）であ
って：第１化合物半導体型の第１ゲート（１８）と、前
記第１ゲートに結合されたドレイン（２８）と、前記第
１ゲートに結合された共通出力（１６）とを有する第１
共振バンド間トンネリング・トランジスタ（１２）；お
よび前記共通出力に結合された第２化合物半導体型の第
２ゲート（３２）と、前記第２ゲートに結合されたソー
ス（４２）とを有する第２共振バンド間トンネリング・
トランジスタ（１４）；から成り、 前記相補型ヘテロ接合半導体素子がバイアスされていな
い状態にあるとき、前記第１型の化合物半導体は、前記
第２型の化合物半導体の伝導帯（６２，６４，８４）よ
りもエネルギが大きい価電子帯（６０，８０，８２）を
有することを特徴とする相補型ヘテロ接合半導体素子。 - 【請求項２】半導体素子（１０）であって： （ａ）第１ヘテロ接合トランジスタ（１２）であって：
InAs出力層（１６）；前記InAs出力層上の第１AlSb層
（２０）；前記第１AlSb層上のGaSbゲート層（１８）；
前記GaSbゲート層上の第２AlSb層（２２）；および前記
第２AlSb層上のInAsドレイン層（２８）；から成る前記
第１ヘテロ接合トランジスタ；ならびに（ｂ）前記第１
ヘテロ接合トランジスタに結合された第２ヘテロ接合ト
ランジスタ（１４）であって：前記InAs出力層上の第３
AlSb層（４８）；前記第３AlSb層上のGaSb結合層（４
６）；前記GaSb結合層上の第４AlSb層（３６）；前記第
４AlSb層上のInAsゲート層（３２）；前記InAsゲート層
上の第５AlSb層（３４）；および前記第５AlSb層上のGa
Sbソース層（４２）；から成る第２ヘテロ接合トランジ
スタ；から成ることを特徴とする半導体素子。 - 【請求項３】相補型ヘテロ接合半導体素子（１０）であ
って：第１半導体型の第１ゲート（１８）と、前記第１
ゲートに結合されたドレイン（２８）と、前記第１ゲー
トに結合された共通出力（１６）とを有する第１共振バ
ンド間トンネリング・トランジスタ（１２）；および前
記共通出力に結合された第２半導体型の第２ゲート（３
２）と、前記第２ゲートに結合されたソース（４２）と
を有する第２共振バンド間トンネリング・トランジスタ
（１４）；から成り、 前記相補型ヘテロ接合半導体素子がバイアスされていな
い状態にあるとき、前記第１型の半導体は、前記第２型
の半導体の伝導帯（６２，６４，８４）よりもエネルギ
が大きい価電子帯（６０，８０，８２）を有することを
特徴とする相補型ヘテロ接合半導体素子。
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