JP3845540B2

JP3845540B2 - 液晶装置およびその製造方法

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Publication number: JP3845540B2
Application number: JP2000067571A
Authority: JP
Inventors: 正直小林; 理青木
Original assignee: Seiko Epson Corp; Mitsubishi Electric Corp
Current assignee: Seiko Epson Corp; Mitsubishi Electric Corp
Priority date: 2000-03-10
Filing date: 2000-03-10
Publication date: 2006-11-15
Anticipated expiration: 2020-03-10
Also published as: JP2001255557A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶装置の製造工程において薄膜トランジスタが静電気によって電気的に破壊されるのを防止するのに有効な静電破壊防止用短絡部を備えた液晶装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピューターのディスプレイ等に、大容量のマトリクス液晶装置が使用されている。中でも高画質、大容量の液晶表示装置として、画素電極と信号配線との間にスイッチ作用を有する薄膜素子を導入したアクティブマトリクス方式の液晶表示装置が主流となっている。これらのアクティブマトリクス方式の液晶表示装置のアクティブマトリクス基板には、画素スイッチング素子、あるいは駆動回路を構成するスイッチング素子として薄膜トランジスタ（ Thin Film Transistor: 以下、ＴＦＴと略記する）が用いられている。
このような駆動手段としてＴＦＴを用いた液晶表示装置には、透明基板であるガラス基板上に、ＴＦＴのソース領域、ドレイン領域をなす半導体層、ドレイン電極およびソース線をなす導電層、ゲート線をなす導電層、および画素電極をなす導電層、ならびにこれらを相互に電気的絶縁するための複数の層間絶縁膜が積層されたアレイ基板が用いられている。そして、このアレイ基板の製造工程には、各層をそれぞれ形成するための多数の工程があり、ガラス基板を前工程から次工程へと搬送しながら、ガラス基板上に成膜工程やエッチング工程などの処理が順次施されるようになっている。
【０００３】
【発明が解決しようとする課題】
しかしながら、ガラス基板の搬送時には、ガラス基板と搬送装置とのわずかな摩擦等によって静電気が生じやすく、この静電気によってＴＦＴが悪影響を受けるという問題があった。特にＴＦＴは薄膜を積層した構造を有するので、比較的小さな静電気でも静電破壊が生じたり、特性が変化したりし易い。たとえば、ゲート線と連続しているゲート電極と、ソース線と接続されているＴＦＴのソース領域とはゲート絶縁膜を挟んで近接しており、静電気が原因となってゲート電極とソース領域との間に電位差が生じるとゲート絶縁膜が静電破壊されることがある。
そこで従来は、例えば、予めゲート線とソース線とを短絡させて、アレイ基板の製造中はゲート電極とソース領域とが同電位に保持されるようにしておき、最終工程においてこの短絡を解除することが行われている。
しかしながら、このようなことをしてもなお、アレイ基板製造中にＴＦＴに静電破壊が生じる場合があり、製品の歩留まりを低下させる一因となっていた。
本発明はこのような事情に鑑みてなされたもので、アレイ基板製造中に生じる静電気によってＴＦＴが悪影響を受けるのを、より確実に防止できるようにすることを目的とする。
【０００４】
【課題を解決するための手段】
前記課題を解決するために本発明の液晶装置は、一対の対向する基板間に液晶が挟持されており、いずれか一方の基板の内側面上に、ゲート線と、ソース線と、前記ゲート線およびソース線と接続されている薄膜トランジスタを有する液晶装置であって、前記ゲート線と前記ソース線と前記薄膜トランジスタのドレイン電極とを電気的に接続させる静電破壊防止用短絡部と、前記静電破壊防止用短絡部と薄膜トランジスタとの電気的接続を切断する切断部とを有し、前記静電破壊防止用短絡部が、前記ゲート線と電気的に接続されているゲート層上に、前記ソース線と電気的に接続されているソース層が積層されてなる第１の静電破壊防止用短絡部と、前記ゲート線と電気的に接続されているゲート層上に、前記薄膜トランジスタのドレイン電極と電気的に接続されているドレイン層が積層されてなる第２の静電破壊防止用短絡部とからなり、前記切断部が、前記第１の静電破壊防止用短絡部と薄膜トランジスタとの電気的接続、および前記第２の静電破壊防止用短絡部と薄膜トランジスタとの電気的接続を切断すると共に、前記ゲート線と前記ゲート層とを連結するゲート連結線上に、該ゲート連結線を外部から切断するための切断用開口部を複数個形成してなり、前記ゲート線、前記ゲート層、および前記ゲート連結線が第１の導電層からなり、前記ソース線、前記ソース層、前記ドレイン電極、および前記ドレイン層が前記第１の導電層よりも上層に形成された第２の導電層からなり、前記切断用開口部内においては、前記ゲート連結線上に前記第２の導電層が積層され、該第２の導電層が最上層となっているものである。
本発明の液晶装置によれば、アレイ基板製造中に、薄膜トランジスタのソース領域とドレイン領域とゲート電極とを全て短絡させておき、アレイ基板製造の最終工程でこの短絡を解除することができるので、製造工程中に生じる静電気によってゲート絶縁膜の静電破壊が確実に防止されるばかりでなく、製造工程中はソース領域とドレイン領域とゲート領域との間も短絡しているので、ソース−ドレイン間接合破壊を防止することもできる。
【０００５】
本発明における静電破壊防止用短絡部は、具体的には、前記ゲート線と電気的に接続されているゲート層上に、前記ソース線と電気的に接続されているソース層が積層されてなる第１の静電破壊防止用短絡部と、前記ゲート線と電気的に接続されているゲート層上に、前記薄膜トランジスタのドレイン電極と電気的に接続されているドレイン層が積層されてなる第２の静電破壊防止用短絡部とからなり、前記第１の静電破壊防止用短絡部と薄膜トランジスタとの電気的接続、および前記第２の静電破壊防止用短絡部と薄膜トランジスタとの電気的接続を切断する切断部を有する構成を好ましく採用することができる。この構成は、ソース線とドレイン電極とを直接接続していないが、ゲート層を介してソース線とドレイン電極とを短絡させたものである。
また切断部の具体的な構成としては、ゲート線とゲート層とを連結するゲート連結線上に、ゲート連結線を外部から切断するための切断用開口部を複数個形成する構成を好ましく採用することができる。このような構成とすれば、１本のゲート連結線が複数箇所で切断されるので、ゲート連結線の切断不良のためにＴＦＴの短絡が解除されないままアレイ基板が完成されるのをより確実に防止することができ、したがって信頼性が向上し、歩留まりも向上する。
また前記ゲート線、前記ゲート層、および前記ゲート連結線を第１の導電層で構成し、前記ソース線、前記ソース層、前記ドレイン電極、および前記ドレイン層を第１の導電層よりも上層に形成される第２の導電層で構成し、切断用開口部内においては、第１の導電層からなるゲート連結線上に第２の導電層が積層され、第２の導電層が最上層となっている構成とすれば、アレイ基板の製造工程において、工程数を増加させずに第１の静電破壊防止用短絡部、第２の静電破壊防止用短絡部、および切断部を形成することができるので好ましい。
さらに、第１の導電層と第２の導電層とを同一の材料で構成すれば、切断用開口部内のゲート連結線と第２の導電層とが同一材料となるので、一回のエッチングでこれら２層を同時に除去することが可能である。
【０００６】
本発明における静電破壊防止用短絡部は、特に、周辺回路内の薄膜トランジスタに接続させて設けることが好ましい。アレイ基板の中でも特に周辺回路が設けられている部分は、表示領域に比べて多数のＴＦＴが密に設けられている場合があるので、周辺回路内のＴＦＴは特に静電気の影響を受け易く、ここに静電破壊防止用短絡部を設ければより効果的である。
本発明の液晶装置の製造方法は、絶縁基板上にＴＦＴを形成すると同時に静電破壊防止用短絡部を形成し、画素電極を形成した後に、切断用開口部内の第２の導電層およびゲート連結線を除去して短絡を解除するものである。したがって液晶装置の製造工程において、静電破壊防止用短絡部を形成するのに工程数を増加させなくて済む。短絡の解除は、画素電極形成後であれば任意のタイミングで行ってよく、できるだけ後ろの工程で行うことが好ましい。
【０００７】
【発明の実施の形態】
以下、本発明を詳しく説明する。図１ないし図３は本発明の液晶装置の一実施形態における静電破壊防止用短絡部および切断部を示したもので、図１は平面図、図２は図１中II−II線に沿う断面図、図３は図１中III−III線に沿う断面図である。本実施形態では、静電破壊防止用短絡部を、液晶装置の周辺回路部に設けられている電気的特性検査用ＴＦＴの測定用パットと隣接させて形成した例を示している。図中符号１は第１の静電破壊防止用短絡部、２は第２の静電破壊防止用短絡部、３は切断部、５はＴＦＴ（ここでは電気的特性検査用ＴＦＴ）をそれぞれ示している。
図１に示すように、ＴＦＴ５は、ソース領域１０、ドレイン領域１２、ドレイン電極３５、およびゲート電極８からなっており、ゲート電極８及びここから延びるゲート線６を成す層は、第１の測定用パット１００ａの層１０１、ゲート連結線７１、第１の静電破壊防止用短絡部１のゲート層６１、第２の測定用パッド１００ｂの層１０１、第３の測定用パット１０１ｃの層１０１、第２の静電破壊防止用短絡部２のゲート層６１、第４の測定用パッド１００ｄの層１０１と連続して形成されている。またＴＦＴ５のソース領域１０に接続されているソース線４をなす層は、第１の静電破壊防止用短絡部１のソース層６２および第２の測定用パッド１００ｂの層１０３と連続して形成されている。さらにドレイン電極３５をなす層は、第２の静電破壊防止用短絡部２のドレイン層６４および第４の測定用パッド１００ｄの層１０３と連続して形成されている。
そして、第１の静電破壊防止用短絡部１においてゲート層６１とソース６２とが第１のコンタクトホール６３を介して接触しており、かつ第２の静電破壊防止用短絡部２においてゲート層６１とドレイン層６４とが第１のコンタクトホール６５を介して接触しているので、これによってＴＦＴ５のソース領域１０とドレイン領域１２とゲート電極８とが全て短絡されている。
【０００８】
図３に示すように、第１の静電破壊防止用短絡部１は、ガラス基板３１上に絶縁層３２およびゲート絶縁層３０が設けられた上に、ゲート層６１が形成され、その上に第１の層間絶縁膜３３が積層されている。ゲート層６１上の第１の層間絶縁膜３３には第１のコンタクトホール６３が形成されており、少なくとも第１のコンタクトホール６３上にソース層６２が積層され、さらにその上に第２の層間絶縁膜３４が積層されている。
ゲート層６１は、ゲート連結線７１を介して、ゲート線６に連結されており、ゲート線６はＴＦＴ５のゲート電極８に続いている。ゲート層６１、ゲート連結線７１、ゲート線６、およびゲート電極８は同一の層からなっている。
ソース層６２はソース連結線を介してソース線４に連結されるが、本実施形態のＴＦＴ５は電気的特性検査用ＴＦＴであるので、ソース線４がソース連結線を兼ねることができる。そしてソース線４はＴＦＴ５のソース領域１０に電気的に接続されている。ソース層６２、ソース線４、およびソース連結線は同一の層で構成される。また本実施形態においてゲート層６１、ゲート連結線７１、ゲート線６、およびゲート電極８を成す層とソース層６２、ソース線４、およびソース連結線を成す層とは同じ材料で形成されている。
ゲート層６１とソース層６２とは、第１のコンタクトホール６３内において接触しており、これによってＴＦＴ５のゲート電極８とソース領域１０とが短絡されている。
【０００９】
第２の静電破壊防止用短絡部２は、第１の静電破壊防止用短絡部１と同じ断面構造を有している。すなわち、ガラス基板３１上に絶縁層３２およびゲート絶縁層３０が設けられた上に、ゲート層６１が形成され、その上に第１のコンタクトホール６５を有する第１の層間絶縁膜３３が積層されている。そして第１の静電破壊防止用短絡部１では第１の層間絶縁膜３３上にソース層６２が積層されていたが、第２の静電破壊防止用短絡部２では第１の層間絶縁膜３３上にドレイン層６４が積層されて構成されている。ドレイン層６４の上には第２の層間絶縁膜３４が積層されている。
ゲート層６１は、ゲート連結線７１を介して、ゲート線６に連結されており、ゲート線６はＴＦＴ５のゲート電極８に続いている。またドレイン層６４はドレイン連結線７０を介してＴＦＴ５のドレイン電極３５に連結されており、ドレイン電極３５はドレイン領域１２に電気的に接続されている。ドレイン層６４、ドレイン連結線７０、およびドレイン電極３５は同一の層で構成される。この層は、ソース層６２、ソース線４、およびソース連結線と同一層でもあり、ゲート層６１、ゲート連結線７１、ゲート線６、およびゲート電極８を成す層と同じ材料からなっている。
ゲート層６１とドレイン層６４とは、第１のコンタクトホール６５内において接触しており、これによってＴＦＴ５のゲート電極８とドレイン領域１２とが短絡されている。また第２の静電破壊防止用短絡部２のゲート層６１、および第１の静電破壊防止用短絡部１のゲート層６１は、１つのＴＦＴ５のゲート電極８と電気的に接続されている。したがってＴＦＴ５のゲート電極８とソース領域１０とドレイン領域１２とが短絡されていることになる。
【００１０】
第１の静電破壊防止用短絡部１および第２の静電破壊防止用短絡部２は、上記のようにゲート層６１上に、これと接触してソース層６３およびドレイン層６５がそれぞれ積層されていればよく、その大きさや形状は適宜変更可能である。また第１および第２の静電破壊防止用短絡部を設ける位置は任意に設定することができ、１つのＴＦＴ５のゲート電極８とソース領域１０とドレイン領域１２を短絡させる第１の静電破壊防止用短絡部１および第２の静電破壊防止用短絡部２が少なくとも１個ずつあればよい。さらに、１つの第１の静電破壊防止用短絡部１または第２の静電破壊防止用短絡部２が複数のＴＦＴ５と電気的に接続されていてもよい。
ここで、図中符号１０２は第１の層間絶縁膜に形成された第１のコンタクトホール、１０４は第２の層間絶縁膜に形成された第２のコンタクトホール、１０５は画素電極（図６中の符号２０）と同一の層である。
【００１１】
切断部３はガラス基板３１上に絶縁層３２およびゲート絶縁層３０が設けられた上にゲート連結線７１が形成されており、その上に第１の層間絶縁膜３３が設けられている。後述するようにこのゲート連結線７１上には切断用開口部７４が形成されており、この切断用開口部７４が形成される位置の第１の層間絶縁膜３３が除去されて第１のコンタクトホール７３が形成されている。そして、第１の層間絶縁膜３３上には、少なくとも切断用開口部７４内のゲート連結線７１を覆うように第２の導電層７２が設けられている。この第２の導電層７２は、ソース層６２、ソース線４、ソース連結線、ドレイン層６４、ドレイン連結線７０、およびドレイン電極３５と同一の層からなる。さらに、第２の導電層７２の上には第２の層間絶縁膜３４が設けられ、切断用開口部７４が形成されている。切断部３における第１のコンタクトホール７３と切断用開口部７４とはほぼ同じ大きさに形成されている。
切断用開口部７４内において第２の導電層７２の上には他の層が設けられておらず、第２の導電層７２が最上層となっている。また本実施形態においては、第２の導電層７２とゲート連結線７１とは同じ材料で形成されている。
切断部３を設ける位置は、少なくとも、ここでゲート連結線７１を切断することによって、第１の静電破壊防止用短絡部１とＴＦＴ５との電気的接続を切断できる箇所、および第２の静電破壊防止用短絡部１とＴＦＴ５との電気的接続を切断できる箇所に設ける必要がある。第１の静電破壊防止用短絡部１とＴＦＴ５との間および第２の静電破壊防止用短絡部１とＴＦＴ５との間に、それぞれ複数の切断部３を設けてもよい。
また本実施形態において、切断部３には切断用開口部７４が２個ずつ設けられている。１箇所の切断部３に設ける切断用開口部７４の数は少なくとも２個あればよく、３個以上設けてもよい。また複数個の切断用開口部７４を近接させて設ける場合に、例えば切断部３’のように、複数の切断用開口部７４内に配される第２の導電層７２を連続して形成してもよい。
【００１２】
図４および図５に、本実施形態の液晶装置の全体構成の例を示す。図４は液晶装置用ガラス基板３１をその上に形成された各構成要素と共に対向基板２２０の側から見た平面図であり、図５は図４中Ｈ−Ｈ’線に沿う断面図である。
ガラス基板３１の上には、シール材２５２がその縁に沿って設けられており、シール材２５２とほぼ同じ輪郭を持つ対向基板２２０がこのシール材２５２によりガラス基板３１に固着されている。シール材２５２の内側には、これに並行して、遮光膜２５３が設けられており、この遮光膜２５３で囲まれた領域内が画像表示領域となっている。画像表示領域内において、ガラス基板３１の内側面上には複数の互いに並行なゲート線と、このゲート線に交差するように配された複数のソース線とが設けられ、これらの交差部にはそれぞれＴＦＴが設けられている。また対向基板２２０の内側面上には対向電極（図示略）が設けられており、ガラス基板３１と対向基板２２０との間には液晶２５０が封入されている。
シール材２５２の外側の領域には、周辺回路が設けられている。例えばソース線駆動回路３０１および実装端子３０２がガラス基板３１の一辺に沿って設けられており、ゲート線駆動回路３０４が、この一辺に隣接する２辺に沿って設けられている。ゲート線に供給されるゲート信号遅延が問題にならないのならばゲート線駆動回路３０４は片側だけでもよい。また、ソース線駆動回路３０１を画面表示領域の辺に沿って両側に配列してもよい。さらに、ガラス基板３１の残る一辺には、画素表示領域の両側に設けられたゲート線駆動回路１０４間をつなぐための複数の配線３０５が設けられている。また対向基板２２０のコーナー部の少なくとも１箇所においては、ガラス基板３１と対向基板２２０との間で電気的導通をとるための導通材３０６が設けられている。
【００１３】
図６は本発明の液晶装置の製造方法の一実施形態を示したものであり、第１および第２静電破壊防止用短絡部１，２および切断部３の製造工程を、これと同時並行的に形成される画像表示領域のＴＦＴ２１（ＮチャンネルＴＦＴ）及び蓄積容量２２の製造工程とともに示している。
まず、図６（１）に示されるように、ガラス基板３１上に絶縁層３２を形成し、その上にアモルファスのシリコン層を積層する。その後、このシリコン層に対して例えばレーザアニール処理等の加熱処理を施すことにより、アモルファスのシリコン層を再結晶させ、結晶性のポリシリコン層４０（厚さは、例えば５０ｎｍ）を形成する。
次に、図６（２）に示されるように、形成されたポリシリコン層４０をパターニングしてＴＦＴ２１の半導体層、および接続部１６、下部電極１８となる領域を形成した後、その上にゲート絶縁膜３０を積層する。このとき、第１および第２静電破壊防止用短絡部１，２、および切断部３においては、ポリシリコン層４０を形成した後、パターニングの際に除去する。したがって第１および第２静電破壊防止用短絡部１，２、および切断部３においては、絶縁層３２上にゲート絶縁膜３０が積層されることになる。ゲート絶縁膜３０の厚さは、たとえば１００〜１５０ｎｍ程度である。
次に、図６（３）に示されるように、表示領域の接続部１６および下部電極１８となる領域以外をレジスト４１でマスク処理した後、ドナーとしてのリンイオンをゲート絶縁膜３０を介してポリシリコン層４０にドーピングすることにより接続部１６および下部電極１８を形成する。
【００１４】
次に、図６（４）に示されるように、レジスト４１を剥離し、その後、ＴＦＴ２１のゲート電極８およびゲート線６、第１および第２の静電破壊防止用短絡部１，２におけるゲート層６１、およびゲート連結線７１を形成する。ゲート電極８は、導電性材料をスパッタ又は真空蒸着して第１の導電層を形成した後、ゲート電極形成領域を覆うレジストマスクからなるパターニングマスク５０を形成した後、このパターニングマスク５０を介して第１の導電層をパターニングすることによって形成される。このパターニングの際には、パターニングマスク５０で覆われている第１の導電層に横方向のエッチング（サイドエッチング）が起こる。このため、ゲート電極８はパターニングマスク５０よりも幅方向および長さ方向のいずれにおいても小さい。ここで、第１の導電層に積極的にサイドエッチングを進行させるという観点からすれば、ゲート電極８を形成する工程では、ウエットエッチング、あるいはプラズマエッチングなどといった等方性を有するエッチング方法が好ましい。また、このゲート電極８と同時に形成されるゲート連結線７１等も同様にしてパターニングすることによって形成できる。本実施形態において、この第１の導電層の材料としてはクロム（Ｃｒ）が用いられる。
そして、これらゲート連結線７１等を形成した後、パターニングマスク５０を残したまま、また表示領域の下部電極１８に相当する領域にレジスト４２を塗布してマスク処理した後、再度リンイオンを高濃度ドーピングする。これにより、パターニングマスク５０に対してセルフアライン的に不純物が導入され、ＴＦＴ２１の高濃度ソース領域１０ａ、おおび高濃度ドレイン領域１２ａが形成される。ここで、ポリシリコン層４０のうち、高濃度のリンが導入されない領域は、ゲート電極８で覆われている領域より広い。すなわち、ポリシリコン層４０のうち、ゲート電極８と対向する領域の両側には高濃度ソース領域１０ａ、高濃度ドレイン領域１２ａとの間に高濃度のリンが導入されない領域が形成される。
【００１５】
続いて、図６（５）に示すように、パターニングマスク５０を除去し、この状態でリンイオンを低濃度でドーピングする。これによりポリシリコン層４０にはゲート電極８に対してセルフアライン的に不純物が導入され、低濃度ソース領域１０ｂ、おおび低濃度ドレイン領域１２ｂが形成される。またゲート電極８と重なる領域にはチャネル領域１４が形成される。
この後、図６（６）に示されるように、レジスト４２を剥離した後、第１の層間絶縁膜３３を積層する。次いで、第１の層間絶縁膜３３に、ＴＦＴ２１における第１のコンタクトホールＣ２、Ｃ３、第１および第２の静電破壊防止用短絡部１，２における第１のコンタクトホール６３，６５、および切断部における第１のコンタクトホール７３を開口する。続いて、導電性材料を蒸着等することにより第２の導電層を形成し、ＴＦＴ２１におけるソース線４、ドレイン電極３５、第１の静電破壊防止用短絡部１におけるソース層６２、第２の静電破壊防止用短絡部２におけるドレイン層６４、および切断部３における第２の導電層７２のレジストパターンをそれぞれ形成した後エッチングを行って、これらソース線４等を形成する。この第２の導電層の材料は、前記第１の導電層と同じ材料を用いることが好ましく、本実施形態ではクロム（Ｃｒ）が好適に用いられる。
【００１６】
その後、第２の層間絶縁膜３４を積層した後、ドレイン電極３５上に第２のコンタクトホールＣ１を形成すると同時に、切断部３に切断用開口部７４を形成する。その上に透明導電膜を成膜した後、これをパターニングして第２のコンタクトホールＣ１上に画素電極２０を形成する。この際、切断用開口部７４上の透明導電膜は除去する。
そしてアレイ基板を完成させる最終工程として、切断用開口部７４内の第２の導電層７２およびその下層のゲート連結線７１を除去してゲート連結線７１を切断する。本実施形態においては第２の導電層７２およびゲート連結線７１がクロム（Ｃｒ）で形成されているので、これらのクロム層をエッチングすることにより、切断用開口部７４内の第２の導電層７２およびゲート連結線７１を一括的に除去することができる。
この後、対向基板２２０に対向電極を形成し、前記画素電極２０と対向電極２２０との間に液晶２５０を充填するなどの処理を経て液晶装置が完成する。
なお、ここでは説明を省略したが、これらの工程と同時並行的に、周辺回路や電気的特性検査用ＴＦＴ５、および測定用パット１００も形成される。また周辺回路と表示領域とでＴＦＴの構造が異なる場合など、必要に応じて上記工程の途中に適宜の工程が追加されることもある。
【００１７】
本実施形態の液晶装置によれば、第１の静電破壊防止用短絡部１を介してＴＦＴ５のソース領域１０とゲート電極８とが短絡されており、第２の静電破壊防止用短絡部２を介してＴＦＴ５のドレイン領域１２とゲート電極８とが短絡されている。したがって、ＴＦＴ５のソース領域１０とドレイン領域１２とゲート電極８とが短絡されており、これら３つの端子が全て同電位となっている。このため、製造工程中に静電気が生じても、ＴＦＴ５の上記３つの端子間に電位差が生じることがなく、ＴＦＴが静電破壊されたり、静電気によって特性が変化したりするのを防止することができる。
また、ゲート連結線７１上には切断部３が設けられており、そこに形成されて切断用開口部７４内においては、クロムからなるゲート連絡線７１上に同じクロムからなる第２の導電層７２が積層され、この第２の導電層７２が最上層となっている。したがってアレイ基板の画素電極２０を形成した後に、切断用開口部７４内のクロム層をエッチングして除去することにより、ゲート連結線７１を容易に切断することができる。したがって、最終的に得られるアレイ基板においては、ＴＦＴ５の３つの端子の短絡が解除されており、ＴＦＴ５は正常に作動する。
【００１８】
また、本実施形態においては、ゲート電極８から第１の静電破壊防止用短絡部１を経て第２の静電破壊防止用短絡部２に至るゲート連結線７１上の複数箇所に切断部３が設けられており、さらにそれぞれの切断部３には切断用開口部７４が２個ずつ近接して形成されている。ところで、アレイ基板製造工程の最終工程において、ゲート連結線７１を切断するためのエッチングを行う際には、エッチング不良によって切断用開口部７４内のゲート連結線７１が完全に除去されない場合も起こりうる。そこで、本実施形態のような構成としておけば、いずれかの切断用開口部７４内においてエッチング不良が生じたとしても、その他の切断用開口部７４内でゲート連結線７１が切断される。したがって、ＴＦＴの短絡が解除されないままアレイ基板が完成されるのを確実に防止することができる。
【００１９】
なお、本実施形態では、ＴＦＴ５のゲート電極８と同一層からなるゲート層６１に対して、第１の静電破壊防止用短絡部１においてソース層６２を接触させ、第２の静電破壊防止用短絡部２においてドレイン層６４を接触させたが、ソース層６２に対して、１箇所ではゲート層６１を接触させて他の箇所ではドレイン層６４を接触させる構成、あるいはドレイン層６４に対して、１箇所ではゲート層６１を接触させて他の箇所ではソース層６２を接触させる構成とすることも可能である。あるいは１箇所において、ゲート層６１とソース層６２とドレイン層６４とを接触させることも可能である。
特に、ソース層６２とドレイン層６４とは同一の層からなり、ゲート層６１はこれとは異なる層からなるので、本実施形態の構成とすれば、両層を積層させ、こららの間の第１の層間絶縁膜３３に第１のコンタクトホール６３を設けるだけで、ゲート層６１に対してソース層６２とドレイン層６４をそれぞれ確実に接触させることができるので構成が簡単である。
【００２０】
また本実施形態では、第１の静電破壊防止用短絡部１とＴＦＴ５との電気的接続を切断するための構成、および第２の静電破壊防止用短絡部１とＴＦＴ５との電気的接続を切断するための構成を、いずれもゲート連結線７１を切断する構成としたが、ソース連結線およびドレイン連結線７０をそれぞれ切断する構成とすることも可能である。
なお、本実施形態では第１および第２の静電破壊防止用短絡部１，２とは別の箇所に切断部３を設けたが、これらを同じ位置とすることも可能である。すなわち、第１および第２の静電破壊防止用短絡部１，２において、ゲート層６１とソース層６３またはドレイン層６５とが積層している部分に切断用開口部を設けておき、アレイ基板の最終工程においてこの部分を除去する構成とすることも可能である。
【００２１】
また、本実施形態の液晶装置によれば、アレイ基板のＴＦＴを形成すると同時に第１および第２の静電破壊防止用短絡部と切断部３を形成することができるので、製造工程を増加させずに静電破壊を防止するための構造を得ることができる。また、アレイ基板製造の最終工程で、切断用開口部内のクロム層をエッチングすることによって短絡の解除を容易に行うことができる。
【００２２】
【発明の効果】
以上説明したように、本発明によれば、アレイ基板製造中に、薄膜トランジスタのソース領域とドレイン領域とゲート電極とを全て短絡させておき、アレイ基板製造の最終工程でこの短絡を解除することができるので、製造工程中に生じる静電気によって薄膜トランジスタが電気的に破壊されたり、特性が変化したりするのを確実に防止することができる。
【図面の簡単な説明】
【図１】本発明の液晶装置の一実施形態における静電破壊防止用短絡部および切断部を示した平面図である。
【図２】図１中II−II線に沿う断面図である。
【図３】図１中III−III線に沿う断面図である。
【図４】本発明の液晶装置の一実施形態における全体構成を示した平面図である。
【図５】図４中Ｈ−Ｈ’線に沿う断面図である。
【図６】本発明の液晶装置の製造方法の例を工程順に示した断面図である。
【符号の説明】
１…第１の静電破壊防止用短絡部、２…第２の静電破壊防止用短絡部、
３…切断部、４…ソース線５，２１…薄膜トランジスタ、６…ゲート線、
８…ゲート電極、１０…ソース領域、１２…ドレイン領域、
２０…画素電極域、３１…ガラス基板、３３…第１の層間絶縁膜、
３４…第２の層間絶縁膜、３５…ドレイン電極、６１…ゲート層、
６２…ソース層、７０…ドレイン連結線、７１ゲート連結線、
７２…第２の導電層、７４…切断用開口部、
Ｃ２，Ｃ３，６３，６５，７３…第１のコンタクトホール、
Ｃ１…第２のコンタクトホール。

Claims

一対の対向する基板間に液晶が挟持されており、いずれか一方の基板の内側面上に、ゲート線と、ソース線と、前記ゲート線およびソース線と接続されている薄膜トランジスタを有する液晶装置であって、
前記ゲート線と前記ソース線と前記薄膜トランジスタのドレイン電極とを電気的に接続させる静電破壊防止用短絡部と、
前記静電破壊防止用短絡部と薄膜トランジスタとの電気的接続を切断する切断部と
を有し、
前記静電破壊防止用短絡部が、前記ゲート線と電気的に接続されているゲート層上に、前記ソース線と電気的に接続されているソース層が積層されてなる第１の静電破壊防止用短絡部と、前記ゲート線と電気的に接続されているゲート層上に、前記薄膜トランジスタのドレイン電極と電気的に接続されているドレイン層が積層されてなる第２の静電破壊防止用短絡部とからなり、
前記切断部が、前記第１の静電破壊防止用短絡部と薄膜トランジスタとの電気的接続、および前記第２の静電破壊防止用短絡部と薄膜トランジスタとの電気的接続を切断すると共に、前記ゲート線と前記ゲート層とを連結するゲート連結線上に、該ゲート連結線を外部から切断するための切断用開口部を複数個形成してなり、
前記ゲート線、前記ゲート層、および前記ゲート連結線が第１の導電層からなり、前記ソース線、前記ソース層、前記ドレイン電極、および前記ドレイン層が前記第１の導電層よりも上層に形成された第２の導電層からなり、前記切断用開口部内においては、前記ゲート連結線上に前記第２の導電層が積層され、該第２の導電層が最上層となっている
ことを特徴とする液晶装置。
前記第１の導電層と前記第２の導電層とが同一の材料からなることを特徴とする請求項１記載の液晶装置。
前記静電破壊防止用短絡部が、周辺回路内の薄膜トランジスタに接続されていることを特徴とする請求項１又は請求項２に記載の液晶装置。
絶縁基板上に薄膜トランジスタを形成する工程を有する液晶装置の製造方法において、
第１の導電層からなるゲート線を形成すると同時に、第１および第２の静電破壊防止用短絡部のゲート層、および該ゲート層と前記ゲート線とを連結するゲート連結線を前記第１の導電層で形成する工程と、
前記薄膜トランジスタの第１の領域に当該薄膜トランジスタのソース領域を形成する工程と、
前記薄膜トランジスタの第２の領域に当該薄膜トランジスタのドレイン領域を形成する工程と、
前記第１の導電層上に第１の層間絶縁膜を成膜した後、前記第１の領域上、前記第２の領域上、第１および第２の静電破壊防止用短絡部のゲート層上にそれぞれ第１のコンタクトホールを形成するとともに、切断用開口部形成位置におけるゲート連結線上の第１の層間絶縁膜を除去する工程と、
第１のコンタクトホール形成後、第２の導電層からなるソース線およびドレイン電極を形成すると同時に、該第２の導電層で、第１の静電破壊防止用短絡部の第１のコンタクトホール上にソース層を形成するとともに該ソース層と前記ソース線とを接続するソース連結線を形成し、第２の静電破壊防止用短絡部の第１のコンタクトホール上にドレイン層を形成するとともに該ドレイン層と前記ドレイン電極とを接続するドレイン連結線を形成し、切断用開口部形成位置にも第２の導電層を形成する工程と、
前記第２の導電層上に第２の層間絶縁膜を成膜した後、該第２の層間絶縁膜に前記ドレイン電極と画素電極とを接続するための第２のコンタクトホールを形成すると同時に、前記切断用開口部形成位置における第２の層間絶縁膜を除去して切断用開口部を形成する工程と、
前記画素電極の形成後、前記切断用開口部内の第２の導電層およびゲート連結線を除去する工程と
を有することを特徴とする液晶装置の製造方法。