JP3831549B2 - モジュール式モノリシック・マイクロ波集積回路構造及び製作する方法 - Google Patents
モジュール式モノリシック・マイクロ波集積回路構造及び製作する方法 Download PDFInfo
- Publication number
- JP3831549B2 JP3831549B2 JP22406999A JP22406999A JP3831549B2 JP 3831549 B2 JP3831549 B2 JP 3831549B2 JP 22406999 A JP22406999 A JP 22406999A JP 22406999 A JP22406999 A JP 22406999A JP 3831549 B2 JP3831549 B2 JP 3831549B2
- Authority
- JP
- Japan
- Prior art keywords
- metallization layer
- layer
- microns
- dielectric material
- metallization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Drying Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一般に高周波集積回路の分野に関する。
【０００２】
【従来の技術】
ガリウム砒素（ＧａＡｓ）に基づく高周波マイクロ波領域集積回路（ＩＣ）が既知である。シリコン（Ｓｉ）上に製作された構成要素を含む低周波領域集積回路も既知である。シリコン処理においてその使用方法が十分に確立されているものを適合させた材料および装置を使用して、ＧａＡｓベースのＩＣの高周波性能容量をＳｉベースのＩＣに拡張することが非常に望ましい。
【０００３】
シリコン技術はこれまでマイクロエレクトロニクス産業の基礎となってきたが、より成熟したシリコン技術を共面伝送線路やインダクタなどの高周波マイクロ波構成要素の集積化に拡張しようとする試みにおいては、純シリコンで最大になるシリコン抵抗率の本来の制限が、マイクロ波領域のＧａＡｓと技術的に競合しないＳｉベースのデバイスを製作することに対する障害となっている。たとえば、シリコン上における約１０ＧＨｚでの損失はＧａＡｓ上におけるそれの約２０倍にも及ぶが、ＧａＡｓベースのマイクロ波構造の損失正接は低いため、製作可能なＳｉベース構造においてこれを達成することが望ましい。製造可能となるには、安定性があり、予測可能であり、再現可能であり、費用対効果の大きいプロセスおよび結果が必要とされる。ＧａＡｓベースの高周波デバイスを製作するにはＳｉベースの低周波デバイスを製作するのに比べてコストがかかるが、Ｓｉベースの低周波デバイスは、安定し予測可能で再現可能な結果を生み出すプロセスによって製作することができる。
【０００４】
米国特許第５５２８２０９号は、高周波伝送線路が金めっきによって製作されるシリコン・ベースの高周波モノリシック構造について記載している。金めっきは、コスト、金から銅への電気移動に対する障害を生み出すプロセス・ステップの追加、金めっき浴およびすすぎ剤の取扱いおよび処分などの問題を発生させる可能性がある。本発明は、金処理を含まず、スパッタ付着ならびにスパッタ・クリーニングおよびアッシングを使用することで、湿式電気処理を回避している。
【０００５】
米国特許第５５２８２０９号は、反応性イオン・エッチング（ＲＩＥ）によるバイア製作について記載している。本発明では、湿式または反応性イオン・エッチング（ＲＩＥ）を含むバイア（スルーホール）・フォトリソグラフィを、内部バイアの製作において、傾斜角の限界バイア寸法を巧みに制御するプロセスであるレーザ融除を使用することにより回避している。この米国特許第５５２８２０９号はベンゾシクロブテン（ＢＣＢ）樹脂を使用しているが、これは本発明の目的に都合よくレーザを放出するものではないことがわかっている。本発明で使用するポリイミド（ＰＩ）には、効果的なレーザ放出、低い誘電率、低い吸湿性、厚さが少なくとも１５ミクロンまでの層で付着および硬化できること、完成したデバイスにクラッキングを発生させずにはんだ付けまたはワイヤ・ボンディングするのに必要な温度に耐えられることなどの利点がある。
【０００６】
１９９５年のＩＥＥＥ会議に提出されたマイケル・ケース（Michael Case）他の論文「High Performance Microwave Elements for SiGe MMICs」は、誘電材料としてプレプレグ技術で使用される樹脂合成物であるＢＣＢを使用したＳｉベースのマイクロ波デバイスについて記載している。ＢＣＢは、本発明の処理、特にレーザ処理には不適当であることがわかっている。
【０００７】
Electronic Engineering Times １９８８年１月２６日号の１ページから始まるアンソニー・カタルド（Anthony Cataldo）とロン・ウィルソン（Ron Wilson）の論文には、ＳｉＧｅベースのＲＦ ＩＣ分野におけるＩＢＭの活動の一部が記載してある。
【０００８】
１９９８年ミネソタ州で開かれたＢＣＴＭ会議では、デビッドＣ．レーニー（David C. Laney）、ローレンスＥ．ラーソン（Lawrence E. Larson）、ジョン・マリノウスキー（John Malinowski）、デビッド・ハレーム（David Harame）、セシュ・スバンナ（Seshu Subanna）、リッチ・ヴォーラント（Rich Volant）、マイケル・ケース（Michael Case）、ポール・チャン（Paul Chan）が「Low-Loss Microwave Transmission Lines and Inductors Implemented in a Manufacturable Si/SiGe HBT Process」について口頭で発表した。これには、ＣｕＡｌメタライゼーションおよび厚いポリイミド誘電材料を有する標準のＳｉ ＶＬＳＩ構造に関する方形プレーナ・インダクタおよびマイクロストリップ伝送線路について実施した測定の実験結果が記載されている。この研究は、これら線路およびインダクタがＳｉ ＶＬＳＩ技術で製造可能なことを示唆し、将来、高性能で低コストのＳｉベースの５〜１０ＧＨｚ ＭＭＩＣにおいてそれらが使用されることを予測している。
【０００９】
米国特許第４８３０７０６号では、傾斜壁を有しコーナーの丸いバイアを最終的に樹脂絶縁材料の硬化によって製作し、予備的な部分硬化後にバイア壁が従来通り平坦になりコーナーが直角になる、レーザを使用しない１方法について記載している。この特許は、平坦壁バイアに関連する問題点、および傾斜壁バイアならびにバイア壁とプレーナ表面との交差点を丸くすることの利点について記載している。
【００１０】
上記参照には、本発明の方法および製品を予測するものは含まれていない。
【００１１】
【発明が解決しようとする課題】
したがって本発明の一目的は、ＧａＡｓベースの構造の高周波性能特性を有するシリコン・ベースの集積回路構造を提供することである。
【００１２】
本発明の他の目的は、高周波ＧａＡｓベースの構造の性能特性を有する高周波シリコン・ベースの集積回路構造を提供することであって、ここで使用される処理ステップおよび装置は既存のシリコン技術処理で使用される処理ステップおよび装置と互換性があり、その全目的製造コストは市場競争力を有する。
【００１３】
【課題を解決するための手段】
上記その他の目的は、シリコン・ベースの高周波集積回路構造が単一の線路を分離する誘電性樹脂を含む本発明において達成される。この基板はＳｉベースのバック・エンド・オブ・ライン（ＢＥＯＬ）ＩＣ製作で使用される典型的なものであり、インダクタ、伝送線路、コンデンサなどのエレメントの製作の際に金属付着は非貴金属の真空付着によって効率的に実施し、バイア製作は、非マイクロ波適用分野でも使用されるタイプの厚いポリイミド誘電材料の湿式処理またはＲＩＥではなく、レーザ融除によって実施する。レーザを使用することで、予測可能かつ再現可能に平坦でなめらかな傾斜壁付きバイアを製作することが可能となり、その上に誘電材料の厚さにかかわらず連続するメタライゼーションを付着させることができる。
【００１４】
本発明の処理ステップの数は従来のものに比べて減少しており、湿式処理ステップの数は最小限となっている。その結果得られるシリコン・ベースのモジュール式構造は、多数の集積化された高品質の受動マイクロ波線路および構成要素とＢＥＯＬメタラジで製作された接地面とを組み込むことができる。この構造は、適用分野に応じて接地面付きでまたはなしで構築することができる。この構造は、ＧａＡｓベースの構造と高周波性能の面で競争力があり、シリコン・ベースの構造とコスト面で競争力がある。またこの構造は、たとえば、同調整合回路網、無効負荷、電力スプリッタ、トランジスタ、インダクタ、伝送線路、共振器、結合器、アナログ、混合信号、無線周波数（ＲＦ）、通信、インピーダンス変成器、モノリシック・マイクロ波集積回路（ＭＭＩＣ）相互接続、類似のマイクロ波エレメントなどの適用分野および市場で有用である。
【００１５】
その利点としては、ＢＥＯＬ Ｓｉベース構造に比べて伝送線路構造の損失が低いこと、自己共振周波数が、ＧａＡｓを超え、ＢＥＯＬに比べて顕著なＱファクタの改善を示すこと、それ以外の方法では受動要素を集積化できないＲＡＤＡＲ（２０ ＧＨｚ）適用分野でＳｉプロセスが可能になること、およびＧａＡｓに対する高レベル集積（ＢｉＣＭＯＳ）が提供されることが含まれる。本発明の構造がモジュール式であるため、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、およびその他半導体基板上の既存製品に高周波マイクロ波送受信機能を追加装着することが可能となる。
【００１６】
本発明の第１の実施形態によれば、ＳｉＧｅウェーハは一般に固体導電端子バイアの形成によって処理される。米国デラウェア州のE. I. Dupont et Nemours and Co.の製品であるポリイミド（ＰＩ）５８１１を、公称１５ミクロンの硬化層を生じるのに十分な量使用して、ウェーハ上にスピン・コーティングし、約４００℃で硬化させる。硬化したＰＩ上で各端子スタッド・バイアまでレーザ融除を行って、約６２度の角の丸味を帯びた傾斜壁付きのバイアを作成する。ＳｉＧｅとポリイミドとの間はＴＶ誘電体であり、酸化シリコン／窒化シリコンのサンドイッチ層からなる。ＲＩＥにより酸素含有プラズマ中で融除されたバイアをアッシングし、その後任意選択でスパッタ・エッチングを行うことにより、傾斜壁バイアから残った堆積物がレーザにより確実に除去される。バイアの最も幅の狭い部分は、直径約１０ミクロンである。次に、伝送線路間の電気的連絡用に、端子スタッド・バイアの傾斜壁および底部に沿った部分を含めてＰＩ上に厚さ約２ミクロンから２．５ミクロンのＡｌＣｕの上部メタライゼーション層をスパッタ付着する。ＡｌＣｕメタラジはＣｕの重量の約０．２％から約５．０％とすることができる。フォトリソグラフィ後、上部金属のエッチングにより伝送線路の形状になる。
【００１７】
レジストの第２層を構造上に厚さ約３ミクロンにスピン・コーティングして硬化し、「ボール・バイア」を製作して所定の位置で伝送線路との電気的連絡を行う。トポロジがフォトリソグラフィではなくレーザによって成形されるため、厚いポリイミド層は光活性である必要はないのに対して、ポリイミドの第２層はレーザではなくフォトリソグラフィでパターン形成できるほど薄いため、光活性を有することができる。ボール・バイアにＰｂＳｎをはんだ付けし、リフローさせ冷却し、後で顧客定義パッケージへのＣ４接続を行うためのはんだボールを形成する。ワイヤ・ボンディングをＣ４ボンディングの代りに使用することもできる。
【００１８】
【発明の実施の形態】
以下に製作および構造について示す。
【００１９】
図１は、端子スタッド（１８）を含み接地面（１７）をその上に作成したＳｉＧｅウェーハ（１０）を示す。好ましくは米国デラウェア州のE.I.Dupont et Nemours and Co.の製品であるポリイミド５８１１または５８７８のいずれかである厚い誘電材料層（１１）が、端子スタッド（１８）を含むウェーハ基板（１０）の表面に配置されている。この誘電体が付着および硬化され、すなわち溶媒を蒸発させ樹脂ＰＩ誘電体を熱架橋させるために約４００℃で加熱されている。硬化された厚いポリイミド誘電材料（１１）の最終厚さは、最終デバイスの機能要件に応じて約１２ミクロンから約１５ミクロンであり、シリコン・ベースのＩＣ技術で従来から使用されているものよりも約１桁大きい。このような厚い層ＰＩで、このような幅の狭い精密バイアを湿式フォトリソグラフィックによって形成するのは非実用的あるいは製造不可能であろう。厚い誘電材料層（１１）は、図３に示すメタライゼーション層（２０）内に形成されるマイクロ波伝送線路とウェーハ基板（１０）との間での信号損失を防ぎ、高無線周波数で高Ｑインダクタを確保するのに必要である。液体樹脂ＰＩ誘電体を１つの層上にスピン・コーティングし硬化して所望の厚さを達成することが好ましく、スピン速度が低下するほど層が厚くなる。あるいは、中間の硬化ステップを使用して複数のめっきにより誘電体を所望の厚さまで積み重ねることもできる。この代替方法を使用する場合、各硬化ステップの後、次の樹脂層付着の前に、追加の酸素アッシング・ステップというものに続いてヘキサメチルジスルホキシド（ＨＭＤＳ）やUnion Carbideの製品である有機官能性シラン下塗剤Ａ１１００などの定着剤を付着するステップを実施する。米国カリフォルニア州のLam Researchが提供するＤｒｙｔｅｋ Ｑｕａｄ ＲＩＥツールを用いて、３０秒／ウェーハ時で電力２００Ｗ、流量５０ｓｃｃｍ、圧力３００ｍＴのパラメータを使用してアッシングを行った。硬化プロセスでは、赤外線加熱炉内で窒素雰囲気中で温度を、最終硬化温度の約４００℃まで毎分約５℃ずつ上昇させる。第２ステップの硬化プロセスでは、第１のコートを最高約２２０℃で硬化させ、第２のコートを最高約３８５℃で硬化させる。
【００２０】
図２は、レーザ融除、酸素アッシング、およびスパッタ・クリーニングを行って、端子スタッド（１８）まで達しレーザ融除により、図３に示す連続したメタライゼーション層（２０）を受けるように、好ましくは約６２度傾斜した壁（１３）を有する、クリーンなバイア・オープニング（１２）を形成した硬化ＰＩ誘電材料層（１１）を示す。各バイア・オープニング（１２）はやはり図３に示す丸い縁部（２１）を含んでおり、傾斜壁スタッド・バイア（１２）の壁が厚い硬化ＰＩ（１１）のプレーナ表面と交差している。このＰＩの厚みを貫通するレーザ融除によって、最も幅の狭い部分で約１０ミクロンから約２５ミクロンという狭さにすることができる精密バイアが形成される。レーザ融除を行ったバイアの壁（１３）は約６２度傾斜していることが好ましいが、融除を行った壁が６２度プラス・マイナス約１５％の角度である５２度から７１度傾斜していても、程度は半分劣るが、連続したメタライゼーションおよび丸い縁部（２１）を有する幅の狭い精密バイアが製作できることに留意されたい。
【００２１】
レーザにより、十分なＰＩが除去され、端子スタッド（１８）の下の金属に損傷を与えずに傾斜壁バイア（１２）が形成される。使用したレーザ融除ツールは、米国カリフォルニア州アナハイムのTamarack Scientific製のＴａｍａｒａｃｋモデル２９０である。塩化キセノンを媒質とするエキシマ・レーザは、波長３０８ｎｍ、３００Ｈｚ、４００パルス／ｍｍ2、２００ｍＪ／ｃｍ2で生成される。融除で残された堆積物は４００パルス／ｍｍ2プロセスの酸素アッシングで除去することができ、それによって、傾斜壁バイア（１２）を囲む硬化ＰＩ誘電材料層（１１）の露出表面から除去される誘電材料はより少ない除去で済み、アンダーカットが最小限に抑えられ実質的に厚さの均一なＰＩ（１１）が得られる。米国カリフォルニア州のLam Researchの製品であるＤｒｙｔｅｋ Ｑｕａｄ ＲＩＥツールでは、アッシングは電力２００ワット、流量５０ｓｃｃｍ、圧力３００ｍＴで実施される。連続したメタライゼーション層（２０）をスパッタリングする直前に行うスパッタ・プレクリーニングにより、傾斜壁バイア（１２）内の残りの残留物が除去される。
【００２２】
次にＡｌＣｕのブランケット・スパッタ付着を行って、通常は約１ミクロンから約５ミクロン、たとえば２．５ミクロンの所望の厚さのメタライゼーション層（２０）を作成する。このときメタライゼーション層（２０）は、フォトリソグラフィで画定し、エッチングを行って高周波伝送線路に製作するまたは他のマイクロ波エレメントに製作する準備ができている。硝酸１部：脱イオン水３部：リン酸１６部の体積比で酸が市販品濃度のものに、Ashland ChemicalのＩｇｅｐａｌなどの界面活性剤を１ガロン（３．７８５ｌ）当たり数滴加えた溶液を使用して、ＡｌＣｕ線のエッチングを行う。このエッチング剤は、高周波構造においてそれぞれ損失とインピーダンスに影響を与える細い線幅と線間の間隔を適切に制御する。湿式エッチング上の改善された分解能は、塩素ベースのドライＲＩＥを使用して４％ＡｌＣｕと０．５％ＡｌＣｕを示した。メタライゼーション層（２０）の露出表面上に反射防止Ｔｉｎ（図示せず）をスパッタ付着すると、均一のリソグラフィック・プロセスの実施の助けとなる。約３２０オングストロームから約６００オングストロームのＴｉｎで十分である。伝送線路形成後に残された残留物は、高温の過酸化水素で除去する。
【００２３】
ここで、図４に示したようにポリイミド５８１１の第２の誘電材料層（１４）を表面に付着させ、約４００℃で硬化させることによって厚さ約３ミクロンから約４ミクロンにし、図５に示したボール・バイア（１５）をメタライゼーション層（２０）に製作した伝送線路まで露光し現像する。このステップでは、レーザ処理を湿式フォトリソグラフィの代替方法として使用することができる。ＰｂＳｎをボール・バイア（１５）にはんだ付けし、リフローさせ冷却してボール型（１９）にする。ワイヤ・ボンディングはＣ４ボンディングの代替手順である。これでこの構造は、はんだボール（１９）位置でのＣ４接続（Ｃ４）により、顧客定義パッケージに取り付ける準備が整った。
【００２４】
図６は、本発明の構造の断面図であって、通常はそれぞれの特徴の単なる１例について上記の図１から図５に示しおよび論じたよりも複雑なパターンが基板上に製作されることを示している。
【００２５】
測定：
ポリイミドの厚い層上に配置された様々な長さおよび幅の伝送線路の性能特性を決定するために、様々な測定を行った。特に指示のない限り、すべての測定は、約ＡｌＣｕ４％で約１．５ミクロンの接地面で被覆されたＳｉ基板上に配置された厚さ２．５ミクロンの４％Ｃｕ、公称厚さ約１３ミクロンのポリイミド５８１１硬化層上に配置されたＣｕＡｌからなる有効誘電率（Ｅｄｆｆ）が２．８の単一の信号導体上で実施した。それぞれ幅が１５ミクロンおよび２７ミクロンで長さが３７０ミクロンおよび３３６２ミクロンの信号導体上、ならびにそれぞれ幅が８．５ミクロンで長さが１７１ミクロンおよび１６６８ミクロンの信号導体上で測定を実施した。
【００２６】
２ポートＳパラメータのデータを収集し、その結果を予測値と比較した。米国マサチューセッツ州のMatLabの製品であるソフトウェア・プログラムＭａｔＬａｂを使用して、接触パッドおよびプローブからの寄与率は含まずに、測定したＳパラメータ・データからＺｏ、Ｅｅｆｆ、およびｄＢ（損失）についての伝送線路データを算出した。このデータを汎用界面ボード（ＧＰＩＢ）を使ってパーソナル・コンピュータに転送した。オレゴン州のヒューレットパッカードの製品であるＨＰテスタ８５７０に加えて、Cascadeの１００ミクロン・ピッチ・プローブ、ＳＯＬＴキャリブレーション、Alessiのウェーハ・ステーションを使用してデータを収集した。データ分析手順は、カリフォルニア大学ロサンジェルス校（ＵＣＬＡ）のＨ．Ｊ．オーチャード（Orchard）教授が提案した方法を含んでおり、図７から図８に示してある。
【００２７】
インピーダンス（Ｚｏ）の予測値は図７に示した方程式を使用して算出し、線路幅に応じて図８のグラフに表した。予測値のグラフよりもわずかに上に位置する３つの点が測定値である。測定値は予測値の約１０％以内である。インピーダンスが高いほど線路は狭くなっている。
【００２８】
各測定線路幅ごとにＥｅｆｆの変動を周波数の関数として図９に示す。Ｅｅｆｆの値は約８．５ＧＨｚよりも高い周波数でテストしたすべての線路幅について一貫している。
【００２９】
各測定線路幅の１ｍｍ当たりの損失（ｄＢ）の変動を周波数の関数として図１０に示し、波長当たりのｄＢを周波数の関数として図１１に示す。一般に、マイクロ波周波数で線路幅が広くなるほど損失が低下するが、最も高い部分では所与の線路幅に対してその差はあまり重要でなくなる。テストした周波数の全域にわたって、線路が狭いほどｄＢの一貫性は高くなっている。
【００３０】
各測定線路幅のＱ値の変動を周波数の関数として図１２に示す。約１０ＧＨｚより下ではＱが高くなるほど線路幅は小さくなるが、この値より上の測定周波数については、すべての線路幅に対してＱの一貫性が見られなくなっている。
【００３１】
図１３に示した方程式で算出した各測定線路幅のＺｍａｘ（最大インピーダンス）を周波数の関数として図１４に示す。１５ミクロン幅および２７ミクロン幅の線路は３８．５ミクロン幅よりもＺｍａｘが高いが、測定したすべての周波数で２７ミクロン幅の線路のＺｍａｘ値の方が１５ミクロン幅の線路よりも一貫性に優れている。
【００３２】
図１５に示すように、２７ミクロンの線路幅の周波数の関数としてのインピーダンスＺｏの値は、約５．５ＧＨｚより上の周波数で一定している。２７ミクロンの線路幅に応じたＥｅｆｆの値は、図１６に示すように約７．５ＧＨｚより上の周波数で一定している。
【００３３】
厚い誘電材料は損失が少ないが、インピーダンスを維持するために広い信号線路幅が必要である。
【００３４】
本発明の構造の寸法は、最終製品の動作周波数で必要な電気特性によって迫られる妥協点である。たとえば、最終製品が１０ＧＨｚで動作する場合、誘電材料は厚さ１３ミクロンでＥｅｆｆが２．８となり、線路幅は３０ミクロンが無理のない妥協点となろう。
【００３５】
測定結果は、本発明のモジュール式構造が適切であり製造可能であること、すなわちその意図する目的で使用する場合に安定した予測可能かつ再現可能なものであることを示している。
【００３６】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３７】
（１）モノリシック・マイクロ波集積回路モジュールを製作する方法であって、ａ．少なくとも１つの端子スタッドを含むようにパターン形成された第１のメタライゼーション層がその上に配置された半導体基板を提供するステップと、
ｂ．前記少なくとも１つの端子スタッドを含む前記第１のメタライゼーション層上に第１の厚い誘電材料層を付着し硬化させるステップと、
ｃ．前記厚い誘電材料層中を直接延びて前記少なくとも１つの端子スタッドのそれぞれに達する傾斜壁付きバイアをレーザ融除して、少なくとも１つの傾斜壁端子スタッド・バイアを形成するステップと、
ｄ．前記厚い誘電材料層上および前記少なくとも１つの傾斜壁端子スタッド・バイア内に第２のメタライゼーション層を付着するステップと、
ｅ．前記第２のメタライゼーション層をパターン形成するステップと、
ｆ．前記第２のパターン形成したメタライゼーション層と外部デバイスとの間の電気的連絡を行うステップとを含む方法。
（２）半導体基板を提供する前記ステップがシリコン・ベースの基板を提供するステップを含む、上記（１）に記載の方法。
（３）シリコン・ベースの基板を提供する前記ステップがＳｉＧｅ基板を提供するステップを含む、上記（２）に記載の方法。
（４）前記半導体基板がその上に第１のメタライゼーション層が配置された接地面層を含む、上記（１）に記載の方法。
（５）第１の厚い誘電材料層を付着し硬化させるステップが有機誘電材料を付着し硬化させるステップを含む、上記（１）に記載の方法。
（６）第１の厚い有機誘電材料層を付着し硬化させるステップが、硬化後の厚さが約４ミクロンから約４０ミクロンのポリイミド層を付着し硬化させるステップを含む、上記（５）に記載の方法。
（７）第１のポリイミドの厚い層を付着し硬化させるステップが、ポリイミドを付着し、約４００℃まで温度を徐々に変化させながら硬化させるステップを含む、上記（６）に記載の方法。
（８）第１のポリイミドの厚い層を付着し硬化させるステップが、一連の中間層内に第１のポリイミドの厚い層を付着し硬化させるステップを含む、上記（６）に記載の方法。
（９）隣接する任意の２つの中間層の界面での接着を促進させる追加ステップを含む、上記（８）に記載の方法。
（１０）接着を促進させる前記ステップが、隣接する任意の２つの中間層の界面にヘキサメチルジスルホキシドを付着するステップを含む、上記（９）に記載の方法。
（１１）傾斜壁バイアをレーザ融除する前記ステップが、すべての点において実質的に同じ機能厚さを有し、かつ第１のメタライゼーション層の上部水平面と傾斜壁バイアとが交差するすべての箇所において湾曲部を有するメタライゼーション層を後で付着することができるほど十分に傾斜した壁を有するバイアをレーザ融除するステップを含む、上記（１）に記載の方法。
（１２）傾斜壁バイアをレーザ融除する前記ステップが、バイアをレーザ融除して、約５２度から約７１度までの角度で傾斜している壁を形成するステップを含む、上記（１）に記載の方法。
（１３）傾斜壁バイアをレーザ融除する前記ステップが、バイアをレーザ融除して、約６２度の角度で傾斜している壁を形成するステップを含む、上記（１２）に記載の方法。
（１４）傾斜壁バイアをレーザ融除するステップの後に、終端バイア内に付着した残留物をレーザ融除によって除去する追加ステップを含む、上記（１１）に記載の方法。
（１５）残留物を除去する前記ステップが酸素含有プラズマ中でアッシングを行うステップを含む、上記（１４）に記載の方法。
（１６）残留物を除去する前記ステップがスパッタ・エッチングを行うステップを含む、上記（１４）に記載の方法。
（１７）前記第１および第２のメタライゼーション層がアルミニウムと銅の合金を含む、上記（１）に記載の方法。
（１８）前記第１および第２のメタライゼーション層が約０．２％から約５％の銅を含むアルミニウムと銅の合金を含む、上記（１７）に記載の方法。
（１９）レーザ融除ステップの前に第１のメタライゼーション層に反射防止剤を設ける追加ステップを含む、上記（１）に記載の方法。
（２０）反射防止剤を設ける前記ステップがレーザ融除ステップの前に第１のメタライゼーション層に窒化チタンを付与するステップを含む、上記（１９）に記載の方法。
（２１）第２のメタライゼーション層を付着する前記ステップが、厚さ約１ミクロンから約６ミクロンの第２のメタライゼーション層を付着するステップを含む、上記（１）に記載の方法。
（２２）第２のメタライゼーション層を付着する前記ステップが第２のメタライゼーション層をスパッタリングするステップを含む、上記（２１）に記載の方法。
（２３）第２のメタライゼーション層をパターン形成する前記ステップが、リン酸／硝酸エッチングを使用して第２のメタライゼーション層中にパターンをエッチングするステップを含む、上記（１）に記載の方法。
（２４）第２のメタライゼーション層をパターン形成する前記ステップが、エッチングを行って少なくとも１つのマイクロ波エレメントを形成するステップを含む、上記（１）に記載の方法。
（２５）第２のメタライゼーション層をパターン形成して少なくとも１つのマイクロ波エレメントを形成する前記ステップが、第２のメタライゼーション層をパターン形成して少なくとも１つのマイクロ波伝送線路を形成するステップを含む、上記（２４）に記載の方法。
（２６）第２のメタライゼーション層をパターン形成して少なくとも１つのマイクロ波伝送線路を形成する前記ステップが、第２のメタライゼーション層をパターン形成して、幅約３ミクロンから約４０ミクロンの少なくとも１つのマイクロ波伝送線路を形成するステップを含む、上記（２５）に記載の方法。
（２７）第２のパターン形成されたメタライゼーション層上に第２の誘電材料層を設ける追加ステップを含む、上記（１）に記載の方法。
（２８）第２の誘電材料層を設けるステップが、厚さ約２．５ミクロンから４ミクロンの第２の誘電材料層を設けるステップを含む、上記（２７）に記載の方法。
（２９）フォトリソグラフィまたはレーザ融除により第２の誘電材料層中にバイアを露出させ、第２のパターン形成されたメタライゼーション層と外部デバイスとの間の電気的連絡を行うためにバイア内にはんだを付着する追加ステップを含む、上記（２７）に記載の方法。
（３０）モジュール式モノリシック・マイクロ波集積回路構造であって、
ａ．少なくとも１つの端子スタッドを含むようにパターン形成された第１のメタライゼーション層がその上に配置された半導体基板と、
ｂ．前記少なくとも１つの端子スタッドを含む前記第１のメタライゼーション層上に配置された第１の厚い誘電材料と、
ｃ．前記厚い誘電材料層中を直接延びて前記少なくとも１つの端子スタッドのそれぞれに達し、少なくとも１つの傾斜壁端子スタッド・バイアを形成している、傾斜壁バイアと、
ｄ．前記厚い誘電材料層上および前記少なくとも１つの傾斜壁端子スタッド・バイア内に配置され、第１のメタライゼーション層と第２のメタライゼーション層の間の電気的連絡を行う、第２のパターン形成されたメタライゼーション層と、
ｅ．第２のパターン形成されたメタライゼーション層上および傾斜壁バイア内に配置された第２の誘電材料層と、
ｆ．第２のパターン形成されたメタライゼーション層と外部デバイスとの間の電気的連絡を確立する手段とを含む構造。
（３１）前記半導体基板がシリコン・ベースの半導体材料である、上記（３０）に記載の構造。
（３２）前記シリコン・ベースの半導体材料がシリコンとゲルマニウムを含む、上記（３１）に記載の構造。
（３３）前記半導体基板が接地面層を含み、その上に前記第１のメタライゼーション層が配置される、上記（３０）に記載の構造。
（３４）前記第１の厚い誘電材料が有機誘電材料を含む、上記（３０）に記載の構造。
（３５）前記有機誘電材料が硬化ポリイミドを含む、上記（３４）に記載の構造。
（３６）前記硬化ポリイミドが厚さ約４ミクロンから約４０ミクロンである、上記（３５）に記載の構造。
（３７）前記傾斜壁バイアが、約５２度から約７１度の間の角度で傾斜している壁を有するバイアを含む、上記（３０）に記載の構造。
（３８）前記傾斜壁バイアが、約６２度の角度で傾斜している壁を有するバイアを含む、上記（３７）に記載の構造。
（３９）前記傾斜壁バイアが、直径の最も狭いところで幅約１０ミクロンから約２５ミクロンである、上記（３０）に記載の構造。
（４０）前記第２のパターン形成されたメタライゼーション層が少なくとも１つのマイクロ波エレメントを含む、上記（３０）に記載の構造。
（４１）前記少なくとも１つのマイクロ波エレメントが少なくとも１つのマイクロ波伝送線路を含む、上記（４０）に記載の構造。
（４２）前記少なくとも１つのマイクロ波伝送線路が幅約３ミクロンから約４０ミクロンである、上記（４１）に記載の構造。
（４３）第２の誘電材料層がポリイミドである、上記（３０）に記載の構造。
（４４）前記ポリイミドが厚さ約２．５ミクロンから４ミクロンである、上記（４３）に記載の構造。
（４５）前記第１および第２のメタライゼーション層がアルミニウムと銅の合金を含む、上記（３０）に記載の構造。
（４６）前記アルミニウムと銅の合金が約０．２％から約５％の銅を含む、上記（４５）に記載の構造。
（４７）第２のパターン形成されたメタライゼーション層と外部デバイスとの間の電気的連絡を確立する前記手段が少なくとも１つのＣ４接続を含む、上記（３０）に記載の構造。
【図面の簡単な説明】
【図１】本発明の構造を作成する主な段階の一段階を示す断面図である。
【図２】本発明の構造を作成する主な段階の一段階を示す断面図である。
【図３】本発明の構造を作成する主な段階の一段階を示す断面図である。
【図４】本発明の構造を作成する主な段階の一段階を示す断面図である。
【図５】本発明の構造を作成する主な段階の一段階を示す断面図である。
【図６】多数の端子スタッド・バイアとボール・バイアを含む本発明の完成構造を示す断面図である。
【図７】その上に伝送線路が配置された誘電材料が厚さ１３ミクロンであり有効誘電率が２．８であるときに、伝送線路の３つの幅それぞれについてインピーダンスの予測値を算出するための式を示す図である。
【図８】図７の計算結果を各幅について測定した平均インピーダンスと共に示すグラフである。
【図９】有効誘電率の変動を測定した３つの線路幅それぞれの周波数の関数として示すグラフである。
【図１０】損失の変動を測定した３つの線路幅それぞれの周波数の関数としてｄＢ／ｍｍ単位で示すグラフである。
【図１１】損失の変動を測定した３つの線路幅それぞれの周波数の関数としてｄＢ／波長単位で示すグラフである。
【図１２】Ｑ（品質）値の変動を測定した３つの線路幅それぞれの周波数の関数として示すグラフである。
【図１３】図１４に示す最大インピーダンスの算出に使用する式を示す図である。
【図１４】インピーダンスを測定した３つの線路幅それぞれの周波数の関数として示すグラフである。
【図１５】線路幅２７ミクロンのインピーダンスを周波数の関数として示すグラフである。
【図１６】線路幅２７ミクロンの有効誘電率の変動を周波数の関数として示すグラフである。
【符号の説明】
１１ 厚いポリイミド誘電材料層
１３ 傾斜壁
１４ 第２の誘電材料層
１５ ボール・バイア
１７ 接地面
１８ 端子スタッド
１９ はんだボール
２０ メタライゼーション層
２１ 縁部
【発明の属する技術分野】
本発明は、一般に高周波集積回路の分野に関する。
【０００２】
【従来の技術】
ガリウム砒素（ＧａＡｓ）に基づく高周波マイクロ波領域集積回路（ＩＣ）が既知である。シリコン（Ｓｉ）上に製作された構成要素を含む低周波領域集積回路も既知である。シリコン処理においてその使用方法が十分に確立されているものを適合させた材料および装置を使用して、ＧａＡｓベースのＩＣの高周波性能容量をＳｉベースのＩＣに拡張することが非常に望ましい。
【０００３】
シリコン技術はこれまでマイクロエレクトロニクス産業の基礎となってきたが、より成熟したシリコン技術を共面伝送線路やインダクタなどの高周波マイクロ波構成要素の集積化に拡張しようとする試みにおいては、純シリコンで最大になるシリコン抵抗率の本来の制限が、マイクロ波領域のＧａＡｓと技術的に競合しないＳｉベースのデバイスを製作することに対する障害となっている。たとえば、シリコン上における約１０ＧＨｚでの損失はＧａＡｓ上におけるそれの約２０倍にも及ぶが、ＧａＡｓベースのマイクロ波構造の損失正接は低いため、製作可能なＳｉベース構造においてこれを達成することが望ましい。製造可能となるには、安定性があり、予測可能であり、再現可能であり、費用対効果の大きいプロセスおよび結果が必要とされる。ＧａＡｓベースの高周波デバイスを製作するにはＳｉベースの低周波デバイスを製作するのに比べてコストがかかるが、Ｓｉベースの低周波デバイスは、安定し予測可能で再現可能な結果を生み出すプロセスによって製作することができる。
【０００４】
米国特許第５５２８２０９号は、高周波伝送線路が金めっきによって製作されるシリコン・ベースの高周波モノリシック構造について記載している。金めっきは、コスト、金から銅への電気移動に対する障害を生み出すプロセス・ステップの追加、金めっき浴およびすすぎ剤の取扱いおよび処分などの問題を発生させる可能性がある。本発明は、金処理を含まず、スパッタ付着ならびにスパッタ・クリーニングおよびアッシングを使用することで、湿式電気処理を回避している。
【０００５】
米国特許第５５２８２０９号は、反応性イオン・エッチング（ＲＩＥ）によるバイア製作について記載している。本発明では、湿式または反応性イオン・エッチング（ＲＩＥ）を含むバイア（スルーホール）・フォトリソグラフィを、内部バイアの製作において、傾斜角の限界バイア寸法を巧みに制御するプロセスであるレーザ融除を使用することにより回避している。この米国特許第５５２８２０９号はベンゾシクロブテン（ＢＣＢ）樹脂を使用しているが、これは本発明の目的に都合よくレーザを放出するものではないことがわかっている。本発明で使用するポリイミド（ＰＩ）には、効果的なレーザ放出、低い誘電率、低い吸湿性、厚さが少なくとも１５ミクロンまでの層で付着および硬化できること、完成したデバイスにクラッキングを発生させずにはんだ付けまたはワイヤ・ボンディングするのに必要な温度に耐えられることなどの利点がある。
【０００６】
１９９５年のＩＥＥＥ会議に提出されたマイケル・ケース（Michael Case）他の論文「High Performance Microwave Elements for SiGe MMICs」は、誘電材料としてプレプレグ技術で使用される樹脂合成物であるＢＣＢを使用したＳｉベースのマイクロ波デバイスについて記載している。ＢＣＢは、本発明の処理、特にレーザ処理には不適当であることがわかっている。
【０００７】
Electronic Engineering Times １９８８年１月２６日号の１ページから始まるアンソニー・カタルド（Anthony Cataldo）とロン・ウィルソン（Ron Wilson）の論文には、ＳｉＧｅベースのＲＦ ＩＣ分野におけるＩＢＭの活動の一部が記載してある。
【０００８】
１９９８年ミネソタ州で開かれたＢＣＴＭ会議では、デビッドＣ．レーニー（David C. Laney）、ローレンスＥ．ラーソン（Lawrence E. Larson）、ジョン・マリノウスキー（John Malinowski）、デビッド・ハレーム（David Harame）、セシュ・スバンナ（Seshu Subanna）、リッチ・ヴォーラント（Rich Volant）、マイケル・ケース（Michael Case）、ポール・チャン（Paul Chan）が「Low-Loss Microwave Transmission Lines and Inductors Implemented in a Manufacturable Si/SiGe HBT Process」について口頭で発表した。これには、ＣｕＡｌメタライゼーションおよび厚いポリイミド誘電材料を有する標準のＳｉ ＶＬＳＩ構造に関する方形プレーナ・インダクタおよびマイクロストリップ伝送線路について実施した測定の実験結果が記載されている。この研究は、これら線路およびインダクタがＳｉ ＶＬＳＩ技術で製造可能なことを示唆し、将来、高性能で低コストのＳｉベースの５〜１０ＧＨｚ ＭＭＩＣにおいてそれらが使用されることを予測している。
【０００９】
米国特許第４８３０７０６号では、傾斜壁を有しコーナーの丸いバイアを最終的に樹脂絶縁材料の硬化によって製作し、予備的な部分硬化後にバイア壁が従来通り平坦になりコーナーが直角になる、レーザを使用しない１方法について記載している。この特許は、平坦壁バイアに関連する問題点、および傾斜壁バイアならびにバイア壁とプレーナ表面との交差点を丸くすることの利点について記載している。
【００１０】
上記参照には、本発明の方法および製品を予測するものは含まれていない。
【００１１】
【発明が解決しようとする課題】
したがって本発明の一目的は、ＧａＡｓベースの構造の高周波性能特性を有するシリコン・ベースの集積回路構造を提供することである。
【００１２】
本発明の他の目的は、高周波ＧａＡｓベースの構造の性能特性を有する高周波シリコン・ベースの集積回路構造を提供することであって、ここで使用される処理ステップおよび装置は既存のシリコン技術処理で使用される処理ステップおよび装置と互換性があり、その全目的製造コストは市場競争力を有する。
【００１３】
【課題を解決するための手段】
上記その他の目的は、シリコン・ベースの高周波集積回路構造が単一の線路を分離する誘電性樹脂を含む本発明において達成される。この基板はＳｉベースのバック・エンド・オブ・ライン（ＢＥＯＬ）ＩＣ製作で使用される典型的なものであり、インダクタ、伝送線路、コンデンサなどのエレメントの製作の際に金属付着は非貴金属の真空付着によって効率的に実施し、バイア製作は、非マイクロ波適用分野でも使用されるタイプの厚いポリイミド誘電材料の湿式処理またはＲＩＥではなく、レーザ融除によって実施する。レーザを使用することで、予測可能かつ再現可能に平坦でなめらかな傾斜壁付きバイアを製作することが可能となり、その上に誘電材料の厚さにかかわらず連続するメタライゼーションを付着させることができる。
【００１４】
本発明の処理ステップの数は従来のものに比べて減少しており、湿式処理ステップの数は最小限となっている。その結果得られるシリコン・ベースのモジュール式構造は、多数の集積化された高品質の受動マイクロ波線路および構成要素とＢＥＯＬメタラジで製作された接地面とを組み込むことができる。この構造は、適用分野に応じて接地面付きでまたはなしで構築することができる。この構造は、ＧａＡｓベースの構造と高周波性能の面で競争力があり、シリコン・ベースの構造とコスト面で競争力がある。またこの構造は、たとえば、同調整合回路網、無効負荷、電力スプリッタ、トランジスタ、インダクタ、伝送線路、共振器、結合器、アナログ、混合信号、無線周波数（ＲＦ）、通信、インピーダンス変成器、モノリシック・マイクロ波集積回路（ＭＭＩＣ）相互接続、類似のマイクロ波エレメントなどの適用分野および市場で有用である。
【００１５】
その利点としては、ＢＥＯＬ Ｓｉベース構造に比べて伝送線路構造の損失が低いこと、自己共振周波数が、ＧａＡｓを超え、ＢＥＯＬに比べて顕著なＱファクタの改善を示すこと、それ以外の方法では受動要素を集積化できないＲＡＤＡＲ（２０ ＧＨｚ）適用分野でＳｉプロセスが可能になること、およびＧａＡｓに対する高レベル集積（ＢｉＣＭＯＳ）が提供されることが含まれる。本発明の構造がモジュール式であるため、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、およびその他半導体基板上の既存製品に高周波マイクロ波送受信機能を追加装着することが可能となる。
【００１６】
本発明の第１の実施形態によれば、ＳｉＧｅウェーハは一般に固体導電端子バイアの形成によって処理される。米国デラウェア州のE. I. Dupont et Nemours and Co.の製品であるポリイミド（ＰＩ）５８１１を、公称１５ミクロンの硬化層を生じるのに十分な量使用して、ウェーハ上にスピン・コーティングし、約４００℃で硬化させる。硬化したＰＩ上で各端子スタッド・バイアまでレーザ融除を行って、約６２度の角の丸味を帯びた傾斜壁付きのバイアを作成する。ＳｉＧｅとポリイミドとの間はＴＶ誘電体であり、酸化シリコン／窒化シリコンのサンドイッチ層からなる。ＲＩＥにより酸素含有プラズマ中で融除されたバイアをアッシングし、その後任意選択でスパッタ・エッチングを行うことにより、傾斜壁バイアから残った堆積物がレーザにより確実に除去される。バイアの最も幅の狭い部分は、直径約１０ミクロンである。次に、伝送線路間の電気的連絡用に、端子スタッド・バイアの傾斜壁および底部に沿った部分を含めてＰＩ上に厚さ約２ミクロンから２．５ミクロンのＡｌＣｕの上部メタライゼーション層をスパッタ付着する。ＡｌＣｕメタラジはＣｕの重量の約０．２％から約５．０％とすることができる。フォトリソグラフィ後、上部金属のエッチングにより伝送線路の形状になる。
【００１７】
レジストの第２層を構造上に厚さ約３ミクロンにスピン・コーティングして硬化し、「ボール・バイア」を製作して所定の位置で伝送線路との電気的連絡を行う。トポロジがフォトリソグラフィではなくレーザによって成形されるため、厚いポリイミド層は光活性である必要はないのに対して、ポリイミドの第２層はレーザではなくフォトリソグラフィでパターン形成できるほど薄いため、光活性を有することができる。ボール・バイアにＰｂＳｎをはんだ付けし、リフローさせ冷却し、後で顧客定義パッケージへのＣ４接続を行うためのはんだボールを形成する。ワイヤ・ボンディングをＣ４ボンディングの代りに使用することもできる。
【００１８】
【発明の実施の形態】
以下に製作および構造について示す。
【００１９】
図１は、端子スタッド（１８）を含み接地面（１７）をその上に作成したＳｉＧｅウェーハ（１０）を示す。好ましくは米国デラウェア州のE.I.Dupont et Nemours and Co.の製品であるポリイミド５８１１または５８７８のいずれかである厚い誘電材料層（１１）が、端子スタッド（１８）を含むウェーハ基板（１０）の表面に配置されている。この誘電体が付着および硬化され、すなわち溶媒を蒸発させ樹脂ＰＩ誘電体を熱架橋させるために約４００℃で加熱されている。硬化された厚いポリイミド誘電材料（１１）の最終厚さは、最終デバイスの機能要件に応じて約１２ミクロンから約１５ミクロンであり、シリコン・ベースのＩＣ技術で従来から使用されているものよりも約１桁大きい。このような厚い層ＰＩで、このような幅の狭い精密バイアを湿式フォトリソグラフィックによって形成するのは非実用的あるいは製造不可能であろう。厚い誘電材料層（１１）は、図３に示すメタライゼーション層（２０）内に形成されるマイクロ波伝送線路とウェーハ基板（１０）との間での信号損失を防ぎ、高無線周波数で高Ｑインダクタを確保するのに必要である。液体樹脂ＰＩ誘電体を１つの層上にスピン・コーティングし硬化して所望の厚さを達成することが好ましく、スピン速度が低下するほど層が厚くなる。あるいは、中間の硬化ステップを使用して複数のめっきにより誘電体を所望の厚さまで積み重ねることもできる。この代替方法を使用する場合、各硬化ステップの後、次の樹脂層付着の前に、追加の酸素アッシング・ステップというものに続いてヘキサメチルジスルホキシド（ＨＭＤＳ）やUnion Carbideの製品である有機官能性シラン下塗剤Ａ１１００などの定着剤を付着するステップを実施する。米国カリフォルニア州のLam Researchが提供するＤｒｙｔｅｋ Ｑｕａｄ ＲＩＥツールを用いて、３０秒／ウェーハ時で電力２００Ｗ、流量５０ｓｃｃｍ、圧力３００ｍＴのパラメータを使用してアッシングを行った。硬化プロセスでは、赤外線加熱炉内で窒素雰囲気中で温度を、最終硬化温度の約４００℃まで毎分約５℃ずつ上昇させる。第２ステップの硬化プロセスでは、第１のコートを最高約２２０℃で硬化させ、第２のコートを最高約３８５℃で硬化させる。
【００２０】
図２は、レーザ融除、酸素アッシング、およびスパッタ・クリーニングを行って、端子スタッド（１８）まで達しレーザ融除により、図３に示す連続したメタライゼーション層（２０）を受けるように、好ましくは約６２度傾斜した壁（１３）を有する、クリーンなバイア・オープニング（１２）を形成した硬化ＰＩ誘電材料層（１１）を示す。各バイア・オープニング（１２）はやはり図３に示す丸い縁部（２１）を含んでおり、傾斜壁スタッド・バイア（１２）の壁が厚い硬化ＰＩ（１１）のプレーナ表面と交差している。このＰＩの厚みを貫通するレーザ融除によって、最も幅の狭い部分で約１０ミクロンから約２５ミクロンという狭さにすることができる精密バイアが形成される。レーザ融除を行ったバイアの壁（１３）は約６２度傾斜していることが好ましいが、融除を行った壁が６２度プラス・マイナス約１５％の角度である５２度から７１度傾斜していても、程度は半分劣るが、連続したメタライゼーションおよび丸い縁部（２１）を有する幅の狭い精密バイアが製作できることに留意されたい。
【００２１】
レーザにより、十分なＰＩが除去され、端子スタッド（１８）の下の金属に損傷を与えずに傾斜壁バイア（１２）が形成される。使用したレーザ融除ツールは、米国カリフォルニア州アナハイムのTamarack Scientific製のＴａｍａｒａｃｋモデル２９０である。塩化キセノンを媒質とするエキシマ・レーザは、波長３０８ｎｍ、３００Ｈｚ、４００パルス／ｍｍ2、２００ｍＪ／ｃｍ2で生成される。融除で残された堆積物は４００パルス／ｍｍ2プロセスの酸素アッシングで除去することができ、それによって、傾斜壁バイア（１２）を囲む硬化ＰＩ誘電材料層（１１）の露出表面から除去される誘電材料はより少ない除去で済み、アンダーカットが最小限に抑えられ実質的に厚さの均一なＰＩ（１１）が得られる。米国カリフォルニア州のLam Researchの製品であるＤｒｙｔｅｋ Ｑｕａｄ ＲＩＥツールでは、アッシングは電力２００ワット、流量５０ｓｃｃｍ、圧力３００ｍＴで実施される。連続したメタライゼーション層（２０）をスパッタリングする直前に行うスパッタ・プレクリーニングにより、傾斜壁バイア（１２）内の残りの残留物が除去される。
【００２２】
次にＡｌＣｕのブランケット・スパッタ付着を行って、通常は約１ミクロンから約５ミクロン、たとえば２．５ミクロンの所望の厚さのメタライゼーション層（２０）を作成する。このときメタライゼーション層（２０）は、フォトリソグラフィで画定し、エッチングを行って高周波伝送線路に製作するまたは他のマイクロ波エレメントに製作する準備ができている。硝酸１部：脱イオン水３部：リン酸１６部の体積比で酸が市販品濃度のものに、Ashland ChemicalのＩｇｅｐａｌなどの界面活性剤を１ガロン（３．７８５ｌ）当たり数滴加えた溶液を使用して、ＡｌＣｕ線のエッチングを行う。このエッチング剤は、高周波構造においてそれぞれ損失とインピーダンスに影響を与える細い線幅と線間の間隔を適切に制御する。湿式エッチング上の改善された分解能は、塩素ベースのドライＲＩＥを使用して４％ＡｌＣｕと０．５％ＡｌＣｕを示した。メタライゼーション層（２０）の露出表面上に反射防止Ｔｉｎ（図示せず）をスパッタ付着すると、均一のリソグラフィック・プロセスの実施の助けとなる。約３２０オングストロームから約６００オングストロームのＴｉｎで十分である。伝送線路形成後に残された残留物は、高温の過酸化水素で除去する。
【００２３】
ここで、図４に示したようにポリイミド５８１１の第２の誘電材料層（１４）を表面に付着させ、約４００℃で硬化させることによって厚さ約３ミクロンから約４ミクロンにし、図５に示したボール・バイア（１５）をメタライゼーション層（２０）に製作した伝送線路まで露光し現像する。このステップでは、レーザ処理を湿式フォトリソグラフィの代替方法として使用することができる。ＰｂＳｎをボール・バイア（１５）にはんだ付けし、リフローさせ冷却してボール型（１９）にする。ワイヤ・ボンディングはＣ４ボンディングの代替手順である。これでこの構造は、はんだボール（１９）位置でのＣ４接続（Ｃ４）により、顧客定義パッケージに取り付ける準備が整った。
【００２４】
図６は、本発明の構造の断面図であって、通常はそれぞれの特徴の単なる１例について上記の図１から図５に示しおよび論じたよりも複雑なパターンが基板上に製作されることを示している。
【００２５】
測定：
ポリイミドの厚い層上に配置された様々な長さおよび幅の伝送線路の性能特性を決定するために、様々な測定を行った。特に指示のない限り、すべての測定は、約ＡｌＣｕ４％で約１．５ミクロンの接地面で被覆されたＳｉ基板上に配置された厚さ２．５ミクロンの４％Ｃｕ、公称厚さ約１３ミクロンのポリイミド５８１１硬化層上に配置されたＣｕＡｌからなる有効誘電率（Ｅｄｆｆ）が２．８の単一の信号導体上で実施した。それぞれ幅が１５ミクロンおよび２７ミクロンで長さが３７０ミクロンおよび３３６２ミクロンの信号導体上、ならびにそれぞれ幅が８．５ミクロンで長さが１７１ミクロンおよび１６６８ミクロンの信号導体上で測定を実施した。
【００２６】
２ポートＳパラメータのデータを収集し、その結果を予測値と比較した。米国マサチューセッツ州のMatLabの製品であるソフトウェア・プログラムＭａｔＬａｂを使用して、接触パッドおよびプローブからの寄与率は含まずに、測定したＳパラメータ・データからＺｏ、Ｅｅｆｆ、およびｄＢ（損失）についての伝送線路データを算出した。このデータを汎用界面ボード（ＧＰＩＢ）を使ってパーソナル・コンピュータに転送した。オレゴン州のヒューレットパッカードの製品であるＨＰテスタ８５７０に加えて、Cascadeの１００ミクロン・ピッチ・プローブ、ＳＯＬＴキャリブレーション、Alessiのウェーハ・ステーションを使用してデータを収集した。データ分析手順は、カリフォルニア大学ロサンジェルス校（ＵＣＬＡ）のＨ．Ｊ．オーチャード（Orchard）教授が提案した方法を含んでおり、図７から図８に示してある。
【００２７】
インピーダンス（Ｚｏ）の予測値は図７に示した方程式を使用して算出し、線路幅に応じて図８のグラフに表した。予測値のグラフよりもわずかに上に位置する３つの点が測定値である。測定値は予測値の約１０％以内である。インピーダンスが高いほど線路は狭くなっている。
【００２８】
各測定線路幅ごとにＥｅｆｆの変動を周波数の関数として図９に示す。Ｅｅｆｆの値は約８．５ＧＨｚよりも高い周波数でテストしたすべての線路幅について一貫している。
【００２９】
各測定線路幅の１ｍｍ当たりの損失（ｄＢ）の変動を周波数の関数として図１０に示し、波長当たりのｄＢを周波数の関数として図１１に示す。一般に、マイクロ波周波数で線路幅が広くなるほど損失が低下するが、最も高い部分では所与の線路幅に対してその差はあまり重要でなくなる。テストした周波数の全域にわたって、線路が狭いほどｄＢの一貫性は高くなっている。
【００３０】
各測定線路幅のＱ値の変動を周波数の関数として図１２に示す。約１０ＧＨｚより下ではＱが高くなるほど線路幅は小さくなるが、この値より上の測定周波数については、すべての線路幅に対してＱの一貫性が見られなくなっている。
【００３１】
図１３に示した方程式で算出した各測定線路幅のＺｍａｘ（最大インピーダンス）を周波数の関数として図１４に示す。１５ミクロン幅および２７ミクロン幅の線路は３８．５ミクロン幅よりもＺｍａｘが高いが、測定したすべての周波数で２７ミクロン幅の線路のＺｍａｘ値の方が１５ミクロン幅の線路よりも一貫性に優れている。
【００３２】
図１５に示すように、２７ミクロンの線路幅の周波数の関数としてのインピーダンスＺｏの値は、約５．５ＧＨｚより上の周波数で一定している。２７ミクロンの線路幅に応じたＥｅｆｆの値は、図１６に示すように約７．５ＧＨｚより上の周波数で一定している。
【００３３】
厚い誘電材料は損失が少ないが、インピーダンスを維持するために広い信号線路幅が必要である。
【００３４】
本発明の構造の寸法は、最終製品の動作周波数で必要な電気特性によって迫られる妥協点である。たとえば、最終製品が１０ＧＨｚで動作する場合、誘電材料は厚さ１３ミクロンでＥｅｆｆが２．８となり、線路幅は３０ミクロンが無理のない妥協点となろう。
【００３５】
測定結果は、本発明のモジュール式構造が適切であり製造可能であること、すなわちその意図する目的で使用する場合に安定した予測可能かつ再現可能なものであることを示している。
【００３６】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３７】
（１）モノリシック・マイクロ波集積回路モジュールを製作する方法であって、ａ．少なくとも１つの端子スタッドを含むようにパターン形成された第１のメタライゼーション層がその上に配置された半導体基板を提供するステップと、
ｂ．前記少なくとも１つの端子スタッドを含む前記第１のメタライゼーション層上に第１の厚い誘電材料層を付着し硬化させるステップと、
ｃ．前記厚い誘電材料層中を直接延びて前記少なくとも１つの端子スタッドのそれぞれに達する傾斜壁付きバイアをレーザ融除して、少なくとも１つの傾斜壁端子スタッド・バイアを形成するステップと、
ｄ．前記厚い誘電材料層上および前記少なくとも１つの傾斜壁端子スタッド・バイア内に第２のメタライゼーション層を付着するステップと、
ｅ．前記第２のメタライゼーション層をパターン形成するステップと、
ｆ．前記第２のパターン形成したメタライゼーション層と外部デバイスとの間の電気的連絡を行うステップとを含む方法。
（２）半導体基板を提供する前記ステップがシリコン・ベースの基板を提供するステップを含む、上記（１）に記載の方法。
（３）シリコン・ベースの基板を提供する前記ステップがＳｉＧｅ基板を提供するステップを含む、上記（２）に記載の方法。
（４）前記半導体基板がその上に第１のメタライゼーション層が配置された接地面層を含む、上記（１）に記載の方法。
（５）第１の厚い誘電材料層を付着し硬化させるステップが有機誘電材料を付着し硬化させるステップを含む、上記（１）に記載の方法。
（６）第１の厚い有機誘電材料層を付着し硬化させるステップが、硬化後の厚さが約４ミクロンから約４０ミクロンのポリイミド層を付着し硬化させるステップを含む、上記（５）に記載の方法。
（７）第１のポリイミドの厚い層を付着し硬化させるステップが、ポリイミドを付着し、約４００℃まで温度を徐々に変化させながら硬化させるステップを含む、上記（６）に記載の方法。
（８）第１のポリイミドの厚い層を付着し硬化させるステップが、一連の中間層内に第１のポリイミドの厚い層を付着し硬化させるステップを含む、上記（６）に記載の方法。
（９）隣接する任意の２つの中間層の界面での接着を促進させる追加ステップを含む、上記（８）に記載の方法。
（１０）接着を促進させる前記ステップが、隣接する任意の２つの中間層の界面にヘキサメチルジスルホキシドを付着するステップを含む、上記（９）に記載の方法。
（１１）傾斜壁バイアをレーザ融除する前記ステップが、すべての点において実質的に同じ機能厚さを有し、かつ第１のメタライゼーション層の上部水平面と傾斜壁バイアとが交差するすべての箇所において湾曲部を有するメタライゼーション層を後で付着することができるほど十分に傾斜した壁を有するバイアをレーザ融除するステップを含む、上記（１）に記載の方法。
（１２）傾斜壁バイアをレーザ融除する前記ステップが、バイアをレーザ融除して、約５２度から約７１度までの角度で傾斜している壁を形成するステップを含む、上記（１）に記載の方法。
（１３）傾斜壁バイアをレーザ融除する前記ステップが、バイアをレーザ融除して、約６２度の角度で傾斜している壁を形成するステップを含む、上記（１２）に記載の方法。
（１４）傾斜壁バイアをレーザ融除するステップの後に、終端バイア内に付着した残留物をレーザ融除によって除去する追加ステップを含む、上記（１１）に記載の方法。
（１５）残留物を除去する前記ステップが酸素含有プラズマ中でアッシングを行うステップを含む、上記（１４）に記載の方法。
（１６）残留物を除去する前記ステップがスパッタ・エッチングを行うステップを含む、上記（１４）に記載の方法。
（１７）前記第１および第２のメタライゼーション層がアルミニウムと銅の合金を含む、上記（１）に記載の方法。
（１８）前記第１および第２のメタライゼーション層が約０．２％から約５％の銅を含むアルミニウムと銅の合金を含む、上記（１７）に記載の方法。
（１９）レーザ融除ステップの前に第１のメタライゼーション層に反射防止剤を設ける追加ステップを含む、上記（１）に記載の方法。
（２０）反射防止剤を設ける前記ステップがレーザ融除ステップの前に第１のメタライゼーション層に窒化チタンを付与するステップを含む、上記（１９）に記載の方法。
（２１）第２のメタライゼーション層を付着する前記ステップが、厚さ約１ミクロンから約６ミクロンの第２のメタライゼーション層を付着するステップを含む、上記（１）に記載の方法。
（２２）第２のメタライゼーション層を付着する前記ステップが第２のメタライゼーション層をスパッタリングするステップを含む、上記（２１）に記載の方法。
（２３）第２のメタライゼーション層をパターン形成する前記ステップが、リン酸／硝酸エッチングを使用して第２のメタライゼーション層中にパターンをエッチングするステップを含む、上記（１）に記載の方法。
（２４）第２のメタライゼーション層をパターン形成する前記ステップが、エッチングを行って少なくとも１つのマイクロ波エレメントを形成するステップを含む、上記（１）に記載の方法。
（２５）第２のメタライゼーション層をパターン形成して少なくとも１つのマイクロ波エレメントを形成する前記ステップが、第２のメタライゼーション層をパターン形成して少なくとも１つのマイクロ波伝送線路を形成するステップを含む、上記（２４）に記載の方法。
（２６）第２のメタライゼーション層をパターン形成して少なくとも１つのマイクロ波伝送線路を形成する前記ステップが、第２のメタライゼーション層をパターン形成して、幅約３ミクロンから約４０ミクロンの少なくとも１つのマイクロ波伝送線路を形成するステップを含む、上記（２５）に記載の方法。
（２７）第２のパターン形成されたメタライゼーション層上に第２の誘電材料層を設ける追加ステップを含む、上記（１）に記載の方法。
（２８）第２の誘電材料層を設けるステップが、厚さ約２．５ミクロンから４ミクロンの第２の誘電材料層を設けるステップを含む、上記（２７）に記載の方法。
（２９）フォトリソグラフィまたはレーザ融除により第２の誘電材料層中にバイアを露出させ、第２のパターン形成されたメタライゼーション層と外部デバイスとの間の電気的連絡を行うためにバイア内にはんだを付着する追加ステップを含む、上記（２７）に記載の方法。
（３０）モジュール式モノリシック・マイクロ波集積回路構造であって、
ａ．少なくとも１つの端子スタッドを含むようにパターン形成された第１のメタライゼーション層がその上に配置された半導体基板と、
ｂ．前記少なくとも１つの端子スタッドを含む前記第１のメタライゼーション層上に配置された第１の厚い誘電材料と、
ｃ．前記厚い誘電材料層中を直接延びて前記少なくとも１つの端子スタッドのそれぞれに達し、少なくとも１つの傾斜壁端子スタッド・バイアを形成している、傾斜壁バイアと、
ｄ．前記厚い誘電材料層上および前記少なくとも１つの傾斜壁端子スタッド・バイア内に配置され、第１のメタライゼーション層と第２のメタライゼーション層の間の電気的連絡を行う、第２のパターン形成されたメタライゼーション層と、
ｅ．第２のパターン形成されたメタライゼーション層上および傾斜壁バイア内に配置された第２の誘電材料層と、
ｆ．第２のパターン形成されたメタライゼーション層と外部デバイスとの間の電気的連絡を確立する手段とを含む構造。
（３１）前記半導体基板がシリコン・ベースの半導体材料である、上記（３０）に記載の構造。
（３２）前記シリコン・ベースの半導体材料がシリコンとゲルマニウムを含む、上記（３１）に記載の構造。
（３３）前記半導体基板が接地面層を含み、その上に前記第１のメタライゼーション層が配置される、上記（３０）に記載の構造。
（３４）前記第１の厚い誘電材料が有機誘電材料を含む、上記（３０）に記載の構造。
（３５）前記有機誘電材料が硬化ポリイミドを含む、上記（３４）に記載の構造。
（３６）前記硬化ポリイミドが厚さ約４ミクロンから約４０ミクロンである、上記（３５）に記載の構造。
（３７）前記傾斜壁バイアが、約５２度から約７１度の間の角度で傾斜している壁を有するバイアを含む、上記（３０）に記載の構造。
（３８）前記傾斜壁バイアが、約６２度の角度で傾斜している壁を有するバイアを含む、上記（３７）に記載の構造。
（３９）前記傾斜壁バイアが、直径の最も狭いところで幅約１０ミクロンから約２５ミクロンである、上記（３０）に記載の構造。
（４０）前記第２のパターン形成されたメタライゼーション層が少なくとも１つのマイクロ波エレメントを含む、上記（３０）に記載の構造。
（４１）前記少なくとも１つのマイクロ波エレメントが少なくとも１つのマイクロ波伝送線路を含む、上記（４０）に記載の構造。
（４２）前記少なくとも１つのマイクロ波伝送線路が幅約３ミクロンから約４０ミクロンである、上記（４１）に記載の構造。
（４３）第２の誘電材料層がポリイミドである、上記（３０）に記載の構造。
（４４）前記ポリイミドが厚さ約２．５ミクロンから４ミクロンである、上記（４３）に記載の構造。
（４５）前記第１および第２のメタライゼーション層がアルミニウムと銅の合金を含む、上記（３０）に記載の構造。
（４６）前記アルミニウムと銅の合金が約０．２％から約５％の銅を含む、上記（４５）に記載の構造。
（４７）第２のパターン形成されたメタライゼーション層と外部デバイスとの間の電気的連絡を確立する前記手段が少なくとも１つのＣ４接続を含む、上記（３０）に記載の構造。
【図面の簡単な説明】
【図１】本発明の構造を作成する主な段階の一段階を示す断面図である。
【図２】本発明の構造を作成する主な段階の一段階を示す断面図である。
【図３】本発明の構造を作成する主な段階の一段階を示す断面図である。
【図４】本発明の構造を作成する主な段階の一段階を示す断面図である。
【図５】本発明の構造を作成する主な段階の一段階を示す断面図である。
【図６】多数の端子スタッド・バイアとボール・バイアを含む本発明の完成構造を示す断面図である。
【図７】その上に伝送線路が配置された誘電材料が厚さ１３ミクロンであり有効誘電率が２．８であるときに、伝送線路の３つの幅それぞれについてインピーダンスの予測値を算出するための式を示す図である。
【図８】図７の計算結果を各幅について測定した平均インピーダンスと共に示すグラフである。
【図９】有効誘電率の変動を測定した３つの線路幅それぞれの周波数の関数として示すグラフである。
【図１０】損失の変動を測定した３つの線路幅それぞれの周波数の関数としてｄＢ／ｍｍ単位で示すグラフである。
【図１１】損失の変動を測定した３つの線路幅それぞれの周波数の関数としてｄＢ／波長単位で示すグラフである。
【図１２】Ｑ（品質）値の変動を測定した３つの線路幅それぞれの周波数の関数として示すグラフである。
【図１３】図１４に示す最大インピーダンスの算出に使用する式を示す図である。
【図１４】インピーダンスを測定した３つの線路幅それぞれの周波数の関数として示すグラフである。
【図１５】線路幅２７ミクロンのインピーダンスを周波数の関数として示すグラフである。
【図１６】線路幅２７ミクロンの有効誘電率の変動を周波数の関数として示すグラフである。
【符号の説明】
１１ 厚いポリイミド誘電材料層
１３ 傾斜壁
１４ 第２の誘電材料層
１５ ボール・バイア
１７ 接地面
１８ 端子スタッド
１９ はんだボール
２０ メタライゼーション層
２１ 縁部
Claims (27)
- モジュール式モノリシック・マイクロ波集積回路構造を製作する方法であって、
ａ．複数の端子スタッドを覆うようにＳｉＧｅウェーハ（１０、薄膜）を形成するステップと、
ｂ．前記ＳｉＧｅウェーハ（１０、薄膜）上にパターン形成された第１のメタライゼーション層を形成するステップと、
ｃ．前記ＳｉＧｅウェーハ（１０、薄膜）と前記第１のメタライゼーション層とに、前記複数の端子スタッドのうちの一部の端子スタッドのみを露出させる開口を形成するステップと、
ｄ．前記第１のメタライゼーション層及び前記開口上に厚さが４ミクロンから４０ミクロンの第１の誘電材料層を付着し硬化させるステップと、
ｅ．前記第１の誘電材料層中を直接延びて前記開口の形成された前記端子スタッドのそれぞれに達する傾斜壁を備え、直径の最も狭いところで幅１０ミクロンから２５ミクロンであって、前記開口の側面が露出した傾斜壁端子スタッド・バイアをレーザ融除により形成するステップと、
ｆ．前記第１の誘電材料層上及び前記傾斜壁端子スタッド・バイア内に前記開口の側面において前記第１のメタライゼーション層との間の電気的連絡を行う第２のメタライゼーション層を付着するステップと、
ｇ．前記第２のメタライゼーション層をパターン形成するステップと、
ｈ．前記第２のパターン形成したメタライゼーション層と外部デバイスとの間の電気的連絡を確立する手段を形成するステップとを順次含む方法。 - 前記第１のメタライゼーション層は接地面層を含むように配置された、請求項１に記載の方法。
- 前記第１の誘電材料層を付着し硬化させるステップが有機誘電材料を付着し硬化させるステップを含む、請求項１に記載の方法。
- 前記第１の有機誘電材料層を付着し硬化させるステップが、硬化後の厚さが１２ミクロンから１５ミクロンのポリイミド層を付着し硬化させるステップを含む、請求項３に記載の方法。
- 前記ポリイミド層を付着し硬化させるステップが、中間層を付着し硬化させるステップを繰り返すステップからなり、隣接する２つの中間層の界面での定着剤を付着する追加ステップを含む、請求項４に記載の方法。
- 前記定着剤を付着する前記ステップが、前記隣接する２つの中間層の界面にヘキサメチルジスルホキシドを付着するステップを含む、請求項５に記載の方法。
- 前記第１および第２のメタライゼーション層がアルミニウムと銅の合金を含む、請求項１に記載の方法。
- 前記第１および第２のメタライゼーション層が０．２％から５％の銅を含むアルミニウムと銅の合金を含む、請求項７に記載の方法。
- 前記傾斜壁端子スタッド・バイアをレーザ融除により形成するステップの前に前記第１のメタライゼーション層上に反射防止膜を設ける追加ステップを含む、請求項１に記載の方法。
- 前記反射防止膜を設ける前記ステップが前記傾斜壁端子スタッド・バイアをレーザ融除により形成するステップの前に前記第１のメタライゼーション層に窒化チタンを付与するステップを含む、請求項９に記載の方法。
- 前記第２のメタライゼーション層を付着する前記ステップが、厚さ１ミクロンから５ミクロンの前記第２のメタライゼーション層を付着するステップを含む、請求項１に記載の方法。
- 前記第２のメタライゼーション層を付着する前記ステップが前記第２のメタライゼーション層をスパッタリングにより形成するステップを含む、請求項１１に記載の方法。
- 前記第２のメタライゼーション層をパターン形成する前記ステップが、リン酸／硝酸エッチングを使用して前記第２のメタライゼーション層中にパターンをエッチングするステップを含む、請求項１に記載の方法。
- 前記第２のメタライゼーション層をパターン形成する前記ステップが、エッチングを行って少なくとも１つのマイクロ波エレメントを形成するステップを含む、請求項１に記載の方法。
- 前記第２のメタライゼーション層をパターン形成して少なくとも１つのマイクロ波エレメントを形成する前記ステップが、前記第２のメタライゼーション層をパターン形成して少なくとも１つのマイクロ波伝送線路を形成するステップを含む、請求項１４に記載の方法。
- モジュール式モノリシック・マイクロ波集積回路構造であって、
ａ．複数の端子スタッドのうちの一部の端子スタッドのみを露出させる開口が形成されるとともに前記複数の端子スタッドのうちの残りの端子スタッドを覆うように形成された、ＳｉＧｅウェーハ（１０、薄膜）及び前記ＳｉＧｅウェーハ（１０、薄膜）上に形成されパターン形成された第１のメタライゼーション層と、
ｂ．前記第１のメタライゼーション層及び前記開口上に配置された厚さが４ミクロンから４０ミクロンの第１の誘電材料層と、
ｃ．前記第１の誘電材料層中を直接延びて前記開口の形成された前記端子スタッドのそれぞれに達する傾斜壁を備えるとともに、前記開口の側面が露出した傾斜壁端子スタッド・バイアと、
ｄ．前記第１の誘電材料層上及び前記傾斜壁端子スタッド・バイア内に配置され、前記開口の側面において第１のメタライゼーション層との間の電気的連絡を行う、第２のパターン形成されたメタライゼーション層と、
ｅ．前記第２のパターン形成されたメタライゼーション層上及び前記傾斜壁端子スタッド・バイア内に配置された第２の誘電材料層と、
ｆ．前記第２のパターン形成されたメタライゼーション層と外部デバイスとの間の電気的連絡を確立する手段とを含み、
前記傾斜壁端子スタッド・バイアが、直径の最も狭いところで幅１０ミクロンから２５ミクロンである、モジュール式モノリシック・マイクロ波集積回路構造。 - 前記端子スタッドは接地面層を含み、その上に前記ＳｉＧｅウェーハ（１０、薄膜）を介して前記第１のメタライゼーション層が配置される、請求項１６に記載の構造。
- 前記第１の誘電材料層が有機誘電材料を含む、請求項１６に記載の構造。
- 前記有機誘電材料が硬化ポリイミドを含む、請求項１８に記載の構造。
- 前記硬化ポリイミドが厚さ１２ミクロンから１５ミクロンである、請求項１９に記載の構造。
- 前記第２のパターン形成されたメタライゼーション層が少なくとも１つのマイクロ波エレメントを含む、請求項１６に記載の構造。
- 前記少なくとも１つのマイクロ波エレメントが少なくとも１つのマイクロ波伝送線路を含む、請求項２１に記載の構造。
- 前記少なくとも１つのマイクロ波伝送線路が幅３ミクロンから４０ミクロンである、請求項２２に記載の構造。
- 前記第２の誘電材料層がポリイミドである、請求項１６に記載の構造。
- 前記ポリイミドが厚さ２．５ミクロンから４ミクロンである、請求項２４に記載の構造。
- 前記第１および第２のメタライゼーション層がアルミニウムと銅の合金を含む、請求項１６に記載の構造。
- 前記アルミニウムと銅の合金が０．２％から５％の銅を含む、請求項２６に記載の構造。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US9643298P | 1998-08-13 | 1998-08-13 | |
| US60/096432 | 1999-06-11 | ||
| US09/330,614 US6259148B1 (en) | 1998-08-13 | 1999-06-11 | Modular high frequency integrated circuit structure |
| US09/330614 | 1999-06-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000124314A JP2000124314A (ja) | 2000-04-28 |
| JP3831549B2 true JP3831549B2 (ja) | 2006-10-11 |
Family
ID=26791703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22406999A Expired - Lifetime JP3831549B2 (ja) | 1998-08-13 | 1999-08-06 | モジュール式モノリシック・マイクロ波集積回路構造及び製作する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6259148B1 (ja) |
| EP (1) | EP0980095A1 (ja) |
| JP (1) | JP3831549B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6419554B2 (en) * | 1999-06-24 | 2002-07-16 | Micron Technology, Inc. | Fixed abrasive chemical-mechanical planarization of titanium nitride |
| US6646521B1 (en) * | 2000-09-15 | 2003-11-11 | Hei, Inc. | Connection for conducting high frequency signal between a circuit and a discrete electric component |
| TWI283555B (en) * | 2000-09-22 | 2007-07-01 | Ase Material Inc | Method for drilling holes on circuit board |
| US20020158305A1 (en) * | 2001-01-05 | 2002-10-31 | Sidharth Dalmia | Organic substrate having integrated passive components |
| KR100447968B1 (ko) * | 2001-08-07 | 2004-09-10 | 주식회사 하이닉스반도체 | 웨이퍼 레벨 패키지의 제조방법 |
| US6987307B2 (en) * | 2002-06-26 | 2006-01-17 | Georgia Tech Research Corporation | Stand-alone organic-based passive devices |
| US6900708B2 (en) * | 2002-06-26 | 2005-05-31 | Georgia Tech Research Corporation | Integrated passive devices fabricated utilizing multi-layer, organic laminates |
| US7260890B2 (en) | 2002-06-26 | 2007-08-28 | Georgia Tech Research Corporation | Methods for fabricating three-dimensional all organic interconnect structures |
| JP2004273771A (ja) * | 2003-03-10 | 2004-09-30 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| US7489914B2 (en) * | 2003-03-28 | 2009-02-10 | Georgia Tech Research Corporation | Multi-band RF transceiver with passive reuse in organic substrates |
| US7250626B2 (en) * | 2003-10-22 | 2007-07-31 | Cascade Microtech, Inc. | Probe testing structure |
| US8345433B2 (en) * | 2004-07-08 | 2013-01-01 | Avx Corporation | Heterogeneous organic laminate stack ups for high frequency applications |
| FR2900501B1 (fr) | 2006-04-26 | 2008-09-12 | Commissariat Energie Atomique | Circuit integre au silicium fonctionnant en hyperfrequence et procede de fabrication |
| US7439840B2 (en) | 2006-06-27 | 2008-10-21 | Jacket Micro Devices, Inc. | Methods and apparatuses for high-performing multi-layer inductors |
| US7808434B2 (en) * | 2006-08-09 | 2010-10-05 | Avx Corporation | Systems and methods for integrated antennae structures in multilayer organic-based printed circuit devices |
| US7989895B2 (en) | 2006-11-15 | 2011-08-02 | Avx Corporation | Integration using package stacking with multi-layer organic substrates |
| US8253241B2 (en) | 2008-05-20 | 2012-08-28 | Infineon Technologies Ag | Electronic module |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE465199C (de) | 1928-09-11 | Franz Kuhlmann | Linealbefestigung fuer Parallelzeichenvorrichtungen | |
| US4859633A (en) * | 1985-01-31 | 1989-08-22 | Texas Instruments Incorporated | Process for fabricating monolithic microwave diodes |
| US4830706A (en) | 1986-10-06 | 1989-05-16 | International Business Machines Corporation | Method of making sloped vias |
| US5206712A (en) | 1990-04-05 | 1993-04-27 | General Electric Company | Building block approach to microwave modules |
| US5161093A (en) | 1990-07-02 | 1992-11-03 | General Electric Company | Multiple lamination high density interconnect process and structure employing a variable crosslinking adhesive |
| US5151769A (en) | 1991-04-04 | 1992-09-29 | General Electric Company | Optically patterned RF shield for an integrated circuit chip for analog and/or digital operation at microwave frequencies |
| DE19509231C2 (de) * | 1995-03-17 | 2000-02-17 | Ibm | Verfahren zum Aufbringen einer Metallisierung auf einem Isolator und zum Öffnen von Durchgangslöchern in diesem |
| US5528209A (en) * | 1995-04-27 | 1996-06-18 | Hughes Aircraft Company | Monolithic microwave integrated circuit and method |
| US6204555B1 (en) * | 1996-10-10 | 2001-03-20 | Samsung Electronics Co., Ltd. | Microwave-frequency hybrid integrated circuit |
| US5874369A (en) * | 1996-12-05 | 1999-02-23 | International Business Machines Corporation | Method for forming vias in a dielectric film |
| US5932485A (en) * | 1997-10-21 | 1999-08-03 | Micron Technology, Inc. | Method of laser ablation of semiconductor structures |
| US6159754A (en) * | 1998-05-07 | 2000-12-12 | Intel Corporation | Method of making a circuit edit interconnect structure through the backside of an integrated circuit die |
-
1999
- 1999-06-11 US US09/330,614 patent/US6259148B1/en not_active Expired - Fee Related
- 1999-08-05 EP EP99306215A patent/EP0980095A1/en not_active Withdrawn
- 1999-08-06 JP JP22406999A patent/JP3831549B2/ja not_active Expired - Lifetime
-
2001
- 2001-01-04 US US09/735,309 patent/US6413868B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6259148B1 (en) | 2001-07-10 |
| US6413868B1 (en) | 2002-07-02 |
| EP0980095A1 (en) | 2000-02-16 |
| JP2000124314A (ja) | 2000-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3831549B2 (ja) | モジュール式モノリシック・マイクロ波集積回路構造及び製作する方法 | |
| US6404615B1 (en) | Thin film capacitors | |
| JPH08330353A (ja) | インダクタを有するフリップ・チップ半導体素子の製造方法 | |
| JPS6358944A (ja) | 相互接続レベル及びバイア・スタッドを同時に形成する方法 | |
| US6828228B2 (en) | Methods for fabricating residue-free contact openings | |
| US20060197182A1 (en) | High frequency integrated circuits | |
| US7170181B2 (en) | Optimum padset for wire bonding RF technologies with high-Q inductors | |
| Strohm et al. | Via hole technology for microstrip transmission lines and passive elements on high resistivity silicon | |
| US20050104157A1 (en) | Tri-metal and dual-metal stacked inductors | |
| JP3611728B2 (ja) | ミリ波用ミキサ回路基板 | |
| McDonald et al. | Multilevel interconnections for wafer scale integration | |
| KR19990028850A (ko) | 두꺼운 도체를 갖는 모노리식 마이크로파 회로를 제조하는 방법 | |
| Sandell et al. | Multi-chip packaging for high speed superconducting circuits | |
| US5554884A (en) | Multilevel metallization process for use in fabricating microelectronic devices | |
| TW441083B (en) | Modular high frequency integrated circuit structure | |
| Alfaro-Barrantes et al. | Fabrication of al-based superconducting high-aspect ratio TSVS for quantum 3D integration | |
| Ramachandran et al. | Development of RF/microwave on-chip inductors using an organic micromachining process | |
| JP2871222B2 (ja) | 配線基板の製造方法 | |
| Volant et al. | Fabrication of high frequency passives on BiCMOS silicon substrates | |
| JP2701805B2 (ja) | 半導体装置の製造方法 | |
| JP3108495B2 (ja) | 配線構造体の製作方法 | |
| JPH10209124A (ja) | ドライエッチング方法 | |
| JP2000340901A (ja) | 配線基板 | |
| Wang et al. | Microwave characteristic of SiON thin film surface passivation on low resistivity silicon wafer | |
| JP2003068854A (ja) | 配線間接続方法、配線間接続部材及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040525 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040728 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20041001 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060606 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20060711 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060714 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 4 |