JP3611728B2 - ミリ波用ミキサ回路基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ミリ波帯域の通信モジュールに関するもので、高歩留りの通信モジュールを提供する。
【０００２】
【従来の技術】
ミリ波帯域の通信モジュールは、ミリ波の信号を直接扱うＭＭＩＣ（マイクロ波モノリシックＩＣ）、ミリ波の信号をＩＦ帯へダウンコンバートする整合回路基板およびＭＭＩＣや整合回路基板に形成された整合回路にバイアスを提供する実装基板から構成される。このうち、ＭＭＩＣと、整合回路基板は、ミリ波帯の信号を取扱うため、高周波信号のロスに注意する必要がある。
【０００３】
周波数３０ＧＨｚ〜３００ＧＨｚのミリ波帯域で使用するデバイスにおいては、ＭＭＩＣ等のチップから信号線を外部整合基板に取り出す際にはインダクタンスの増大が問題であるため、通常のデバイスで用いられているようなワイヤーボンデングでは、信号ロスを大きくしてしまうため不都合である。このため、従来、特開平９−７４１１８号公報に開示されているように、ＭＭＩＣからマイクロストリップ線路で形成された外部整合回路への信号線の取り出しをバンプ状の電極で、チップ表面がシリコン基板上の低誘電率高分子膜に形成された整合回路基板の方を向くようなフリップチップ方式の実装をすることが提案されている。この方法では、信号線を極力短くでき、信号ロスを小さくすることが可能になる。図１０を参照しながら、本従来例を説明する。図１０において、１００１はシリコン基板を用いた基板、１００２はＡｌ・Ｓｉ・Ｃｕ等からなるグランドプレーン（以下、単にグランド層と呼ぶ）。１００３はＳｉＯ２等の絶縁膜、１００４は絶縁層１００３を形成した絶縁基板に形成されたマイクロストリップラインを構成するＡｕ等からなる電極配線層、１００５は電極配線１００４の電極パッド、１００６はＮｉ等からなる導電性の突起状の塊であるバンプ、１０１０は絶縁層１００３の所望の位置に形成されたスルーホールを示し、これらにより配線基板１０１１を構成する。
【０００４】
そして、配線基板１０１１は、電極配線層１００４を有する絶縁基板と、電極配線層１００４の電極パッド１００５上に重なるバンプ１００６とを備え、バンプ１００６を電極配線層１００４よりも硬い材料により形成している。１００７は配線基板１０１１上にフェースダウンで搭載する半導体素子、１００８は半導体素子１００７の電極パッド、１００９は光硬化性絶縁樹脂を示す。すなわち、半導体素子１００７は、電極配線層１００４を形成した配線基板１０１１と、電極配線層１００４上にバンプ１００６を介した電極パッド１００８を有する半導体素子１００７とを備え、バンプ１００６が電極配線層１００４よりも硬い材料により形成され、半導体素子１００７を加圧して電極配線層１００４を塑性変形することによりバンプ１００６を電極配線層１００４に圧入している。
【０００５】
【発明が解決しようとする課題】
従来例で示された方法を種々検討した結果、以下のような課題が生じることが判明した。
【０００６】
マイクロストリップ線路では、グランドプレーンの上に形成された絶縁膜の厚みによって特性インピーダンスが決まるためインピーダンスの微調整が難しく素子の高周波整合をとるのが困難であった。
【０００７】
また、絶縁膜の厚みも１０μｍ程度では、信号の損失が大きく、実用上使用できなかった。本引例と同じ著者が開示した文献（１９９６年電子情報通信学会総合大会 Ｐ７８ ”ＢＣＢ誘電体膜を用いた低損失ミリ波フリップチップ”）では、ＳｉＯ２の厚みを９μｍにしても、ミリ波帯域では信号の損失が大きく、使い物にならないことが示されている。
【０００８】
【課題を解決するための手段】
本発明では、上記課題を解決すべく、整合回路を、グランドラインが信号伝送路の両側にあるコプレーナ線路によって形成されていることによって、マイクロストリップ線路では、困難であったインピーダンスの微調整が可能になるので、素子との整合を取ることが容易になる。
【０００９】
整合回路を形成する整合回路基板に、比抵抗１０００から１００００Ω・ｃｍの高抵抗シリコン基板を用いることにより、損失を低減することが可能になる。また、該基板に、比抵抗１０００から１００００Ω・ｃｍの高抵抗シリコン基板とその上に３０μｍ未満で堆積されたＳｉＯ ２ 、ＳｉＮ、ポリイミド、および、弗化高分子材料であるサイトップ（旭硝子株式会社の登録商標）のうちのいずれか１つの絶縁膜を用いることにより、さらに損失を低減することが可能になる。
【００１０】
該絶縁膜の厚みを１０μｍ以上にすることにより、さらに効果的に損失を低減できる。
【００１１】
【発明の実施の形態】
以下、実施例によって、詳細に説明する。
【００１２】
［基本形］図１（ａ）、（ｂ）および（ｃ）は、本発明の基本形を示す図である。
【００１３】
図１（ａ）は整合回路基板１０１の平面図である。図１（ａ）において１０２は信号伝送路、１０３および１０４はグランドラインである。この信号伝送路１０２とグランドライン１０３および１０４とでコプレーナ線路を形成している。他の部所の信号伝送路も同様の形態をしている。このように、整合回路基板上のコプレーナ線路の配線パターンは、配線幅が３０μｍで、配線間隔は、３０μｍである。この整合回路基板はＭＭＩＣを実装する素子実装部１０５、１０６および１０７、０．２μｍ厚みのｐ−ＣＶＤで形成したＳｉＮ１１３を絶縁膜に用いた、ＭＩＭ（金属−絶縁物−金属）キヤパシタ１０８、１０９および１１０が形成されている。
【００１４】
図１（ｂ）は整合回路基板１０１の図１（ａ）で示したＡ−Ａ’での断面図である。整合回路基板１０１は、比抵抗１０００から１００００Ω・ｃｍの高抵抗シリコン基板１１１を用い、その表面に、厚さ０．１μｍのチタン配線（図示せず）と、厚さ２μｍの金からなる下層配線１１２と、０．２μｍ厚みのＳｉＮ膜１１３を挟んで、厚さ０．１μｍのチタン配線（図示せず）と、厚さ２０μｍの金からなる上層配線１１４の多層配線が形成されている。該整合回路基板の寸法は、１５ｍｍ×１５ｍｍ□で、厚みは３００μｍである。整合回路の線路は、コプレーナ線路を採用し、また、下層配線１１２と上層配線１１４の交差部は、エアーブリッジ１１５によって交差している。
【００１５】
この基板上に設けられた５０Ω伝送路の周波数に対する伝送特性を、ネットワークアナライザによって、周波数１ＧＨｚから８０ＧＨｚまでの範囲で測定した。Ｓ２１パラメータの周波数に対する変化の測定結果を図３に示す。なお、比較のため、低抵抗シリコンウェハー（比抵抗５Ω・ｃｍ）を基板に用いた場合もあわせて図３に示す。
【００１６】
周波数が低い側では、基板による損失の程度に、大きな差がないが、周波数が高くなるに連れ、高抵抗シリコンを用いた基板では、損失の増大が抑圧されることが示されている。
【００１７】
［実施の形態１］図２（ａ），（ｂ）および（ｃ）は、本発明の実施の形態１を示す図である。整合回路基板として比抵抗１０００から１００００Ω・ｃｍの高抵抗シリコンウェハー２１１に、ＳｉＯ2絶縁膜２１２をｐ−ＣＶＤによって１〜１５μｍ体積させた基板を用いた点が異なるだけで後の構成は基本形と同一である。
【００１８】
図２（ａ）は整合回路基板２０１の平面図である。図２（ａ）において２０２は信号伝送路、２０３および２０４はグランドラインである。この信号伝送路２０２とグランドライン２０３および２０４とでコプレーナ線路を形成している。他の部所の信号伝送路も同様の形態をしている。このように、整合回路基板上の配線パターンは、配線幅が３０μｍで、配線間隔は、３０μｍである。この整合回路基板はＭＭＩＣを実装する素子実装部２０５、２０６および２０７、０．２μｍ厚みのｐ−ＣＶＤで形成したＳｉＮ２１３を絶縁膜に用いた、ＭＩＭ（金属−絶縁物−金属）キヤパシタ２０８、２０９および２１０が形成されている。
【００１９】
図２（ｂ）は整合回路基板２０１の図２（ａ）で示したＡ−Ａ’での断面図である。整合回路基板２０１は、比抵抗１０００から１００００Ω・ｃｍの高抵抗シリコン基板２１１を用い、その表面には、厚さ０．１μｍのチタン配線（図示せず）と、厚さ２μｍの金からなる下層配線２１３と、０．２μｍ厚みのＳｉＮ膜２１４を挟んで、厚さ０．１μｍのチタン配線と、厚さ２０μｍの金からなる上層配線２１５の多層配線が形成されている。整合回路基板の寸法は、１５ｍｍ×１５ｍｍ□で、該基板の厚みは３００μｍである。また、下層配線２１３と上層配線２１５の交差部は、エアーブリッジ２１６によって交差している。
【００２０】
この基板上に設けられた５０Ω伝送路の周波数に対する伝送特性を、ネットワークアナライザによって、周波数１ＧＨｚから８０ＧＨｚまでの範囲で測定した。Ｓ21パラメータの周波数に対する変化の測定結果を図３に示す。基本形と同じ高抵抗シリコン基板を用いた場合でも、ＳｉＯ2絶縁膜を１０μｍ基板表面に堆積させたほうが、損失が少ないことが示されている。
【００２１】
［実施の形態２］図４は、比抵抗３０００Ω・ｃｍの高抵抗シリコン基板上の絶縁膜の厚みと、６０ＧＨｚにおける損失（ＳパラメータのＳ21の値)の関係を示した図である。なお、絶縁膜として、ＳｉＯ2、ＳｉＮ、ポリイミド、弗化高分子（Ｐｅｒｆｌｕｏｒｉｎａｔｅｄ Ｐｏｌｙｍｅｒ：サイトップ；旭ガラス商標）を使用し、厚みを２０μｍまで変化させた。絶縁膜を堆積することによって損失は低減できるが、１０μｍまでは、絶縁膜の厚みが増すほど、損失が小さくなり、１０μｍ以上であれば、いずれの絶縁膜においても、損失は、ほぼ飽和する。これから１０μｍ以上の絶縁膜を形成すると、効果的であることがわかる。
【００２２】
図５は、同じ５０Ω伝送線路の６０ＧＨｚでのＳ２１パラメータが、シリコン基板の比抵抗にどのように依存するか検討した図である。同様に、シリコン基板上に堆積されたＳｉＯ絶縁膜厚みが１０μｍの場合のシリコン基板の比抵抗と、６０ＧＨｚにおける損失の関係も示した。シリコン基板の比抵抗は、５から１００００Ω・ｃｍまで調べた。図５より、１０００Ω・ｃｍ以上の高抵抗シリコン基板であれば、絶縁膜（ＳｉＯ２）の有無に関わらず、Ｓ２１は、ほぼ、飽和し、本発明の構造において、損失を抑制できることがわかる。
【００２３】
図６は、絶縁膜を表面に形成した比抵抗５Ω・ｃｍの低抵抗シリコン基板上での、絶縁膜の厚みと６０ＧＨｚにおける損失の関係を示した図である。絶縁膜として、ＳｉＮや、ＳｉＯ2、ポリイミド、弗化高分子を用いたが、ＳｉＮや、ＳｉＯ2では、３０μｍ厚み以上は、表面にクラックが生じ、形成できなかった。これらの絶縁膜を３０μｍまで堆積させても、損失の程度は、改善されるものの、飽和には至っていない
［実施の形態３］本発明の整合回路基板の製造方法ならびに能動素子の実装方法について説明する。
【００２４】
なお、本実施の形態では、配線材料にチタン、金を用いたが、アルミ配線や、銅配線でも同様の効果が得られるので、配線材料で、本発明を規定するものではない。工程を図７（ａ）から（ｅ）に示す。
【００２５】
図７（ａ）に示すように、比抵抗１０００から１００００Ω・ｃｍの高抵抗シリコン基板７０１にｐ−ＣＶＤによってＳｉＯ２膜７０２を、１０μｍ厚みになるように堆積する。レジスト７０３を塗布し、下層配線パターン７０４を、フォトリソグラフによって形成し、チタン７０５、金７０６を、この順番に、０．１μｍ、１μｍ厚みになるように堆積し、有機溶剤で、レジスト７０３を取り去る。こうして、下層配線７０７のパターンを形成する。
【００２６】
次いで、図７（ｂ）に示すように、ｐ−ＣＶＤにより、ＳｉＮ膜７０８を０．２μｍ厚みになるように堆積し、その上に、レジスト７０９を塗布し、下層配線７０７と上層配線７１０（図７（ｄ）参照）を接続するホールパターン７１１を、フォトリソグラフによって形成する。レジスト７０９から露出したＳｉＮ膜７０８を、弗化水素を用いてエッチングし、下層配線７０７を露出させる。その後、レジスト７０９を有機溶剤によって除去する。
【００２７】
続いて、図７（ｃ）に示すように、再びレジストを塗布し、一部の下層配線上に、レジストを残し、１５０℃の熱処理によって、丸めたレジストパターン７１２を形成する。
【００２８】
更に、図７（ｄ）に示すように、ウェハー全面にチタン７１３、金７１４をこの順番で、０．０５μｍ、０．１μｍ厚みになるように堆積し給電メタル７１５を形成する。その上に、選択メッキのために２０μｍ厚みのレジスト８１６を塗布する。フォトリソグラフによって、上層配線パターン７１７を形成し、金メッキ液中で、電界メッキを行う。行う条件は、例えば、配線厚み２０μｍの場合、電流密度、０．０５ｍＡ／ｍｍ２で、時間１２０分である。
【００２９】
最後に、メッキ完了後、図７（ｅ）に示すように、、レジスト７１６を有機溶剤によって除去し、メッキした上層配線をマスクに用いて、給電メタルをエッチングする。エッチャントには、例えば、よう化アンモニア溶液を用いて金７１４をエッチングし、リン酸を用いてチタン７１３をエッチングする。
【００３０】
こうして、高抵抗シリコン基板上に配線厚み３０μｍで、ＭＩＭキャパシタを登載した整合回路が形成できる。
【００３１】
［実施の形態４］実施の形態３で述べた整合回路基板に、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）チップを実装した通信モジュールを作製した例を説明する。ＨＢＴは、図８に示すように、例えば、チップのサイズが、４００μｍ×４００μｍで、その中心の１５０μｍ×１５０μｍのエリアにＨＢＴの能動素子部８０１が形成されており、周辺部には、素子の信号を外部に取り出す１００μｍ×１００μｍの４つのパッド部８０２からなり、パッドの部分には、高さ７０μｍの金バンプ８０３が形成されている。この金バンプ８０３は、実装されるときに、ＨＢＴのパッド８０２と、整合回路基板の電極を最短距離で接触させる。元々の高さは、７０μｍであるが、フリップチップ方式によって、チップの表面を整合回路表面に接触させる際、３０〜４０μｍに伸縮する。実装された状態の平面図を図９（ａ）、Ａ−Ａ’断面を図９（ｂ）に示す。複数のＨＢＴチップ９０１が、整合回路基板９０２上に実装される。
【００３２】
ミリ波帯域での使用を前提とすると、ＨＢＴチップ表面と高抵抗シリコン整合回路基板との距離が、各素子で異なると、各々のチップに入力・出力される信号に差異が生じる。同様の実装方式を、マイクロ波帯の高周波デバイスに適用する場合、各素子に入力される信号に位相ずれが生じたり、各素子から出力される信号に位相ずれが生じることは、マイクロ波の波長が長いため、問題とならず、ミリ波帯域での固有の問題である。この問題は、バンプの高さが不均一であることや、実装時の再現性にも起因して生じるが、これらの問題は、実装装置やメッキプロセスの再現性が高まるに連れ、大きな問題では無くなってきた。むしろ、整合回路基板の平坦性が、均一な距離を実現する第１の要因である。高抵抗シリコンウェハーを用いた場合、表面の平坦性は、整合回路基板に用いられるような寸法１５ｍｍ×１５ｍｍでは、整合回路基板表面の最高値と、最低値のレンジは、２μｍで、実装後のバンプ寸法に比べて、３％以下のばらつきに収まった。
【００３３】
一方、高周波整合回路基板として、一般に用いられるセラミック基板では、１５ｍｍ×１５ｍｍの領域における、最高値と、最低値のレンジは、４０μｍにも達する。整合回路基板の表面平坦性が損われる状況では、フリップチップボンディングした際に、チップと整合回路基板の距離が不均一になるだけでなく、接触する可能性もあり、歩留りの大幅な低下を招く。
【００３４】
本発明ではコプレーナ線路を、ミリ波の整合回路に用いた場合、配線からグランドラインまでの誘電体厚みでインピーダンスを制御するマイクロストリップ線路に比べて、コプレーナ線路のインピーダンスは、配線幅、配線間隔で設定できるため、配線幅に対する精度が実現できれば、非常に簡単に整合回路が作製できる。例えば、配線幅１００μｍに対して、±３％以下の寸法精度にする必要がある。本実施の形態で示した方法によれば、高抵抗シリコン基板上に配線を形成するので、半導体のリソグラフを適用することが可能で、１０μｍ〜１００μｍ幅の配線を形成することも可能で、寸法精度は、いずれも±３％程度が実現できる。
【００３５】
これは、一般によく用いられる、セラミック基板上のスクリーン印刷による配線パターン形成法では、事実上不可能な精度で、１００μｍ程度の配線幅に対して、±３０μｍのばらつきが生じてしまう上に、１００μｍがほぼ、実現できる最少線幅であるので、１０μｍ程度の微小線幅の配線を形成することができない。高抵抗シリコンを用いた本発明で初めて実現できる精度である。
【００３６】
配線幅や、配線間隔が大きい場合、整合回路基板の厚みについても注意を払う必要が生じる。コプレーナ線路を形成していても、配線間隔が、１００〜２００μｍをとる場合、一般的な基板の厚み３００〜５００μｍでは、基板の厚さが、配線間隔に対して無視できなくなるので、マイクロストリップ線路のように働いてしまい、設計値からずれるので、歩留りの低下を招く。
【００３７】
また、高抵抗半導体基板、例えば半絶縁性ＧａＡｓ基板を用いて、コプレーナ線路を形成し、整合回路基板にする方法もあるが、ＧａＡｓは、熱伝導度が悪く、出力素子を実装した場合、能動素子の熱が逃げず、効率の低下や、素子信頼性の劣化を引き起こす。この点、高抵抗シリコン基板を用いると、熱伝導度がよいので、熱はスムーズに逃がすことが可能である。また、Ｓｉ基板の方が、安く入手でき、既存のシリコンプロセスラインを使用できるので、整合回路基板の製造コストを低減できる。
【００３８】
さらに、セラミックの単結晶基板等を、コプレーナ線路整合回路基板に用いる方法もあるが、表面平坦度や、熱伝導度の点で、シリコン基板に劣り、平坦性が悪い点では、バンプの長さが素子毎に変わる可能性が高く、フリップチップ実装した際の、素子の特性が不均一になったり、熱伝導度が劣る点では、ＧａＡｓ基板を用いるときと同様に、素子の信頼性低下を引き起こすので、本発明の構成より劣る。
【００３９】
【発明の効果】
本発明によって、従来のシリコン基板上のマイクロストリップ線路に比べて、インピーダンス設定の自由度が増し、実装する素子にあわせた整合回路を容易に形成することが可能になるので、高性能な整合回路基板を提供することができる。
【００４０】
また、比抵抗１０００〜１００００Ω・ｃｍの高抵抗シリコンを基板に使用することにより、低損失なコプレーナ整合回路を提供できる。
【００４１】
さらに、上記高抵抗シリコン基板にＳｉＯ ２ 、ＳｉＮ、ポリイミド、および、弗化高分子材料であるサイトップ（旭硝子株式会社の登録商標）のうちのいずれか１つの３０μｍ未満の絶縁膜を形成することによって、さらに低損失なコプレーナ整合回路を提供できる。
【図面の簡単な説明】
【図１】本発明の基本形の整合回路基板の構成を示す図である。
【図２】本発明の基本形の整合回路基板の構成を示す図である。
【図３】本発明の伝送線路のＳ２１パラメータの周波数依存性を示す図である。
【図４】本発明の高抵抗シリコン（３０００Ω・ｃｍ）上の絶縁膜厚みに対するＳ２１パラメータ（６０ＧＨｚ）依存性を示す図である。
【図５】本発明のＳ２１パラメータ（６０ＧＨｚ）のシリコン基板の比抵抗依存性を示す図である。
【図６】本発明の低抵抗シリコン（５Ω・ｃｍ）上の絶縁膜厚みに対するＳ２１パラメータ（６０ＧＨｚ）依存性を示す図である。
【図７】本発明の整合回路基板の製造工程例を説明する図である。
【図８】本発明の整合回路基板に実装する能動素子の一例（ＨＢＴ）を示す図である。
【図９】本発明のＨＢＴチップを整合回路基板上に実装した状態を示す図である。
【図１０】従来の半導体装置を示す図である。
【符号の説明】
１０１ 整合回路基板
１０２ 信号伝送路
１０３ グランドライン
１０４ グランドライン
１０５ 素子実装部
１０６ 素子実装部
１０７ 素子実装部
１０８ ＭＩＭキャパシタ
１０９ ＭＩＭキャパシタ
１１０ ＭＩＭキャパシタ
１１１ 高抵抗シリコン基板
１１２ 下層配線
１１３ ＳｉＮ膜
１１４ 上層配線
１１５ エアーブリッジ
２０１ 整合回路基板
２０２ 信号伝送路
２０３ グランドライン
２０４ グランドライン
２０５ 素子実装部
２０６ 素子実装部
２０７ 素子実装部
２０８ ＭＩＭキャパシタ
２０９ ＭＩＭキャパシタ
２１０ ＭＩＭキャパシタ
２１１ 高抵抗シリコン基板
２１２ ＳｉＯ２膜
２１３ 下層配線
２１４ ＳｉＮ膜
２１５ 上層配線
２１６ エアーブリッジ
７０１ 高抵抗シリコン基板
７０２ ＳｉＯ２膜
７０３ レジスト
７０４ 下層配線パターン
７０５ チタン
７０６ 金
７０７ 下層配線
７０８ ＳｉＮ膜
７０９ レジスト
７１０ 上層配線
７１１ ホールパターン
７１２ レジストパターン
７１３ チタン
７１４ 金
７１５ 給電メタル
９０１ ＨＢＴチップ
９０２ 整合回路基板
１００１ シリコン基板
１００２ グランドプレーン
１００３ ＳｉＯ２
１００４ 電極配線層
１００５ 電極配線
１００６ バンプ
１００７ 半導体素子
１００８ 電極パッド
１００９ 光硬化性絶縁樹脂
１０１０ スルーホール
１０１１ 配線基板
【発明の属する技術分野】
本発明は、ミリ波帯域の通信モジュールに関するもので、高歩留りの通信モジュールを提供する。
【０００２】
【従来の技術】
ミリ波帯域の通信モジュールは、ミリ波の信号を直接扱うＭＭＩＣ（マイクロ波モノリシックＩＣ）、ミリ波の信号をＩＦ帯へダウンコンバートする整合回路基板およびＭＭＩＣや整合回路基板に形成された整合回路にバイアスを提供する実装基板から構成される。このうち、ＭＭＩＣと、整合回路基板は、ミリ波帯の信号を取扱うため、高周波信号のロスに注意する必要がある。
【０００３】
周波数３０ＧＨｚ〜３００ＧＨｚのミリ波帯域で使用するデバイスにおいては、ＭＭＩＣ等のチップから信号線を外部整合基板に取り出す際にはインダクタンスの増大が問題であるため、通常のデバイスで用いられているようなワイヤーボンデングでは、信号ロスを大きくしてしまうため不都合である。このため、従来、特開平９−７４１１８号公報に開示されているように、ＭＭＩＣからマイクロストリップ線路で形成された外部整合回路への信号線の取り出しをバンプ状の電極で、チップ表面がシリコン基板上の低誘電率高分子膜に形成された整合回路基板の方を向くようなフリップチップ方式の実装をすることが提案されている。この方法では、信号線を極力短くでき、信号ロスを小さくすることが可能になる。図１０を参照しながら、本従来例を説明する。図１０において、１００１はシリコン基板を用いた基板、１００２はＡｌ・Ｓｉ・Ｃｕ等からなるグランドプレーン（以下、単にグランド層と呼ぶ）。１００３はＳｉＯ２等の絶縁膜、１００４は絶縁層１００３を形成した絶縁基板に形成されたマイクロストリップラインを構成するＡｕ等からなる電極配線層、１００５は電極配線１００４の電極パッド、１００６はＮｉ等からなる導電性の突起状の塊であるバンプ、１０１０は絶縁層１００３の所望の位置に形成されたスルーホールを示し、これらにより配線基板１０１１を構成する。
【０００４】
そして、配線基板１０１１は、電極配線層１００４を有する絶縁基板と、電極配線層１００４の電極パッド１００５上に重なるバンプ１００６とを備え、バンプ１００６を電極配線層１００４よりも硬い材料により形成している。１００７は配線基板１０１１上にフェースダウンで搭載する半導体素子、１００８は半導体素子１００７の電極パッド、１００９は光硬化性絶縁樹脂を示す。すなわち、半導体素子１００７は、電極配線層１００４を形成した配線基板１０１１と、電極配線層１００４上にバンプ１００６を介した電極パッド１００８を有する半導体素子１００７とを備え、バンプ１００６が電極配線層１００４よりも硬い材料により形成され、半導体素子１００７を加圧して電極配線層１００４を塑性変形することによりバンプ１００６を電極配線層１００４に圧入している。
【０００５】
【発明が解決しようとする課題】
従来例で示された方法を種々検討した結果、以下のような課題が生じることが判明した。
【０００６】
マイクロストリップ線路では、グランドプレーンの上に形成された絶縁膜の厚みによって特性インピーダンスが決まるためインピーダンスの微調整が難しく素子の高周波整合をとるのが困難であった。
【０００７】
また、絶縁膜の厚みも１０μｍ程度では、信号の損失が大きく、実用上使用できなかった。本引例と同じ著者が開示した文献（１９９６年電子情報通信学会総合大会 Ｐ７８ ”ＢＣＢ誘電体膜を用いた低損失ミリ波フリップチップ”）では、ＳｉＯ２の厚みを９μｍにしても、ミリ波帯域では信号の損失が大きく、使い物にならないことが示されている。
【０００８】
【課題を解決するための手段】
本発明では、上記課題を解決すべく、整合回路を、グランドラインが信号伝送路の両側にあるコプレーナ線路によって形成されていることによって、マイクロストリップ線路では、困難であったインピーダンスの微調整が可能になるので、素子との整合を取ることが容易になる。
【０００９】
整合回路を形成する整合回路基板に、比抵抗１０００から１００００Ω・ｃｍの高抵抗シリコン基板を用いることにより、損失を低減することが可能になる。また、該基板に、比抵抗１０００から１００００Ω・ｃｍの高抵抗シリコン基板とその上に３０μｍ未満で堆積されたＳｉＯ ２ 、ＳｉＮ、ポリイミド、および、弗化高分子材料であるサイトップ（旭硝子株式会社の登録商標）のうちのいずれか１つの絶縁膜を用いることにより、さらに損失を低減することが可能になる。
【００１０】
該絶縁膜の厚みを１０μｍ以上にすることにより、さらに効果的に損失を低減できる。
【００１１】
【発明の実施の形態】
以下、実施例によって、詳細に説明する。
【００１２】
［基本形］図１（ａ）、（ｂ）および（ｃ）は、本発明の基本形を示す図である。
【００１３】
図１（ａ）は整合回路基板１０１の平面図である。図１（ａ）において１０２は信号伝送路、１０３および１０４はグランドラインである。この信号伝送路１０２とグランドライン１０３および１０４とでコプレーナ線路を形成している。他の部所の信号伝送路も同様の形態をしている。このように、整合回路基板上のコプレーナ線路の配線パターンは、配線幅が３０μｍで、配線間隔は、３０μｍである。この整合回路基板はＭＭＩＣを実装する素子実装部１０５、１０６および１０７、０．２μｍ厚みのｐ−ＣＶＤで形成したＳｉＮ１１３を絶縁膜に用いた、ＭＩＭ（金属−絶縁物−金属）キヤパシタ１０８、１０９および１１０が形成されている。
【００１４】
図１（ｂ）は整合回路基板１０１の図１（ａ）で示したＡ−Ａ’での断面図である。整合回路基板１０１は、比抵抗１０００から１００００Ω・ｃｍの高抵抗シリコン基板１１１を用い、その表面に、厚さ０．１μｍのチタン配線（図示せず）と、厚さ２μｍの金からなる下層配線１１２と、０．２μｍ厚みのＳｉＮ膜１１３を挟んで、厚さ０．１μｍのチタン配線（図示せず）と、厚さ２０μｍの金からなる上層配線１１４の多層配線が形成されている。該整合回路基板の寸法は、１５ｍｍ×１５ｍｍ□で、厚みは３００μｍである。整合回路の線路は、コプレーナ線路を採用し、また、下層配線１１２と上層配線１１４の交差部は、エアーブリッジ１１５によって交差している。
【００１５】
この基板上に設けられた５０Ω伝送路の周波数に対する伝送特性を、ネットワークアナライザによって、周波数１ＧＨｚから８０ＧＨｚまでの範囲で測定した。Ｓ２１パラメータの周波数に対する変化の測定結果を図３に示す。なお、比較のため、低抵抗シリコンウェハー（比抵抗５Ω・ｃｍ）を基板に用いた場合もあわせて図３に示す。
【００１６】
周波数が低い側では、基板による損失の程度に、大きな差がないが、周波数が高くなるに連れ、高抵抗シリコンを用いた基板では、損失の増大が抑圧されることが示されている。
【００１７】
［実施の形態１］図２（ａ），（ｂ）および（ｃ）は、本発明の実施の形態１を示す図である。整合回路基板として比抵抗１０００から１００００Ω・ｃｍの高抵抗シリコンウェハー２１１に、ＳｉＯ2絶縁膜２１２をｐ−ＣＶＤによって１〜１５μｍ体積させた基板を用いた点が異なるだけで後の構成は基本形と同一である。
【００１８】
図２（ａ）は整合回路基板２０１の平面図である。図２（ａ）において２０２は信号伝送路、２０３および２０４はグランドラインである。この信号伝送路２０２とグランドライン２０３および２０４とでコプレーナ線路を形成している。他の部所の信号伝送路も同様の形態をしている。このように、整合回路基板上の配線パターンは、配線幅が３０μｍで、配線間隔は、３０μｍである。この整合回路基板はＭＭＩＣを実装する素子実装部２０５、２０６および２０７、０．２μｍ厚みのｐ−ＣＶＤで形成したＳｉＮ２１３を絶縁膜に用いた、ＭＩＭ（金属−絶縁物−金属）キヤパシタ２０８、２０９および２１０が形成されている。
【００１９】
図２（ｂ）は整合回路基板２０１の図２（ａ）で示したＡ−Ａ’での断面図である。整合回路基板２０１は、比抵抗１０００から１００００Ω・ｃｍの高抵抗シリコン基板２１１を用い、その表面には、厚さ０．１μｍのチタン配線（図示せず）と、厚さ２μｍの金からなる下層配線２１３と、０．２μｍ厚みのＳｉＮ膜２１４を挟んで、厚さ０．１μｍのチタン配線と、厚さ２０μｍの金からなる上層配線２１５の多層配線が形成されている。整合回路基板の寸法は、１５ｍｍ×１５ｍｍ□で、該基板の厚みは３００μｍである。また、下層配線２１３と上層配線２１５の交差部は、エアーブリッジ２１６によって交差している。
【００２０】
この基板上に設けられた５０Ω伝送路の周波数に対する伝送特性を、ネットワークアナライザによって、周波数１ＧＨｚから８０ＧＨｚまでの範囲で測定した。Ｓ21パラメータの周波数に対する変化の測定結果を図３に示す。基本形と同じ高抵抗シリコン基板を用いた場合でも、ＳｉＯ2絶縁膜を１０μｍ基板表面に堆積させたほうが、損失が少ないことが示されている。
【００２１】
［実施の形態２］図４は、比抵抗３０００Ω・ｃｍの高抵抗シリコン基板上の絶縁膜の厚みと、６０ＧＨｚにおける損失（ＳパラメータのＳ21の値)の関係を示した図である。なお、絶縁膜として、ＳｉＯ2、ＳｉＮ、ポリイミド、弗化高分子（Ｐｅｒｆｌｕｏｒｉｎａｔｅｄ Ｐｏｌｙｍｅｒ：サイトップ；旭ガラス商標）を使用し、厚みを２０μｍまで変化させた。絶縁膜を堆積することによって損失は低減できるが、１０μｍまでは、絶縁膜の厚みが増すほど、損失が小さくなり、１０μｍ以上であれば、いずれの絶縁膜においても、損失は、ほぼ飽和する。これから１０μｍ以上の絶縁膜を形成すると、効果的であることがわかる。
【００２２】
図５は、同じ５０Ω伝送線路の６０ＧＨｚでのＳ２１パラメータが、シリコン基板の比抵抗にどのように依存するか検討した図である。同様に、シリコン基板上に堆積されたＳｉＯ絶縁膜厚みが１０μｍの場合のシリコン基板の比抵抗と、６０ＧＨｚにおける損失の関係も示した。シリコン基板の比抵抗は、５から１００００Ω・ｃｍまで調べた。図５より、１０００Ω・ｃｍ以上の高抵抗シリコン基板であれば、絶縁膜（ＳｉＯ２）の有無に関わらず、Ｓ２１は、ほぼ、飽和し、本発明の構造において、損失を抑制できることがわかる。
【００２３】
図６は、絶縁膜を表面に形成した比抵抗５Ω・ｃｍの低抵抗シリコン基板上での、絶縁膜の厚みと６０ＧＨｚにおける損失の関係を示した図である。絶縁膜として、ＳｉＮや、ＳｉＯ2、ポリイミド、弗化高分子を用いたが、ＳｉＮや、ＳｉＯ2では、３０μｍ厚み以上は、表面にクラックが生じ、形成できなかった。これらの絶縁膜を３０μｍまで堆積させても、損失の程度は、改善されるものの、飽和には至っていない
［実施の形態３］本発明の整合回路基板の製造方法ならびに能動素子の実装方法について説明する。
【００２４】
なお、本実施の形態では、配線材料にチタン、金を用いたが、アルミ配線や、銅配線でも同様の効果が得られるので、配線材料で、本発明を規定するものではない。工程を図７（ａ）から（ｅ）に示す。
【００２５】
図７（ａ）に示すように、比抵抗１０００から１００００Ω・ｃｍの高抵抗シリコン基板７０１にｐ−ＣＶＤによってＳｉＯ２膜７０２を、１０μｍ厚みになるように堆積する。レジスト７０３を塗布し、下層配線パターン７０４を、フォトリソグラフによって形成し、チタン７０５、金７０６を、この順番に、０．１μｍ、１μｍ厚みになるように堆積し、有機溶剤で、レジスト７０３を取り去る。こうして、下層配線７０７のパターンを形成する。
【００２６】
次いで、図７（ｂ）に示すように、ｐ−ＣＶＤにより、ＳｉＮ膜７０８を０．２μｍ厚みになるように堆積し、その上に、レジスト７０９を塗布し、下層配線７０７と上層配線７１０（図７（ｄ）参照）を接続するホールパターン７１１を、フォトリソグラフによって形成する。レジスト７０９から露出したＳｉＮ膜７０８を、弗化水素を用いてエッチングし、下層配線７０７を露出させる。その後、レジスト７０９を有機溶剤によって除去する。
【００２７】
続いて、図７（ｃ）に示すように、再びレジストを塗布し、一部の下層配線上に、レジストを残し、１５０℃の熱処理によって、丸めたレジストパターン７１２を形成する。
【００２８】
更に、図７（ｄ）に示すように、ウェハー全面にチタン７１３、金７１４をこの順番で、０．０５μｍ、０．１μｍ厚みになるように堆積し給電メタル７１５を形成する。その上に、選択メッキのために２０μｍ厚みのレジスト８１６を塗布する。フォトリソグラフによって、上層配線パターン７１７を形成し、金メッキ液中で、電界メッキを行う。行う条件は、例えば、配線厚み２０μｍの場合、電流密度、０．０５ｍＡ／ｍｍ２で、時間１２０分である。
【００２９】
最後に、メッキ完了後、図７（ｅ）に示すように、、レジスト７１６を有機溶剤によって除去し、メッキした上層配線をマスクに用いて、給電メタルをエッチングする。エッチャントには、例えば、よう化アンモニア溶液を用いて金７１４をエッチングし、リン酸を用いてチタン７１３をエッチングする。
【００３０】
こうして、高抵抗シリコン基板上に配線厚み３０μｍで、ＭＩＭキャパシタを登載した整合回路が形成できる。
【００３１】
［実施の形態４］実施の形態３で述べた整合回路基板に、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）チップを実装した通信モジュールを作製した例を説明する。ＨＢＴは、図８に示すように、例えば、チップのサイズが、４００μｍ×４００μｍで、その中心の１５０μｍ×１５０μｍのエリアにＨＢＴの能動素子部８０１が形成されており、周辺部には、素子の信号を外部に取り出す１００μｍ×１００μｍの４つのパッド部８０２からなり、パッドの部分には、高さ７０μｍの金バンプ８０３が形成されている。この金バンプ８０３は、実装されるときに、ＨＢＴのパッド８０２と、整合回路基板の電極を最短距離で接触させる。元々の高さは、７０μｍであるが、フリップチップ方式によって、チップの表面を整合回路表面に接触させる際、３０〜４０μｍに伸縮する。実装された状態の平面図を図９（ａ）、Ａ−Ａ’断面を図９（ｂ）に示す。複数のＨＢＴチップ９０１が、整合回路基板９０２上に実装される。
【００３２】
ミリ波帯域での使用を前提とすると、ＨＢＴチップ表面と高抵抗シリコン整合回路基板との距離が、各素子で異なると、各々のチップに入力・出力される信号に差異が生じる。同様の実装方式を、マイクロ波帯の高周波デバイスに適用する場合、各素子に入力される信号に位相ずれが生じたり、各素子から出力される信号に位相ずれが生じることは、マイクロ波の波長が長いため、問題とならず、ミリ波帯域での固有の問題である。この問題は、バンプの高さが不均一であることや、実装時の再現性にも起因して生じるが、これらの問題は、実装装置やメッキプロセスの再現性が高まるに連れ、大きな問題では無くなってきた。むしろ、整合回路基板の平坦性が、均一な距離を実現する第１の要因である。高抵抗シリコンウェハーを用いた場合、表面の平坦性は、整合回路基板に用いられるような寸法１５ｍｍ×１５ｍｍでは、整合回路基板表面の最高値と、最低値のレンジは、２μｍで、実装後のバンプ寸法に比べて、３％以下のばらつきに収まった。
【００３３】
一方、高周波整合回路基板として、一般に用いられるセラミック基板では、１５ｍｍ×１５ｍｍの領域における、最高値と、最低値のレンジは、４０μｍにも達する。整合回路基板の表面平坦性が損われる状況では、フリップチップボンディングした際に、チップと整合回路基板の距離が不均一になるだけでなく、接触する可能性もあり、歩留りの大幅な低下を招く。
【００３４】
本発明ではコプレーナ線路を、ミリ波の整合回路に用いた場合、配線からグランドラインまでの誘電体厚みでインピーダンスを制御するマイクロストリップ線路に比べて、コプレーナ線路のインピーダンスは、配線幅、配線間隔で設定できるため、配線幅に対する精度が実現できれば、非常に簡単に整合回路が作製できる。例えば、配線幅１００μｍに対して、±３％以下の寸法精度にする必要がある。本実施の形態で示した方法によれば、高抵抗シリコン基板上に配線を形成するので、半導体のリソグラフを適用することが可能で、１０μｍ〜１００μｍ幅の配線を形成することも可能で、寸法精度は、いずれも±３％程度が実現できる。
【００３５】
これは、一般によく用いられる、セラミック基板上のスクリーン印刷による配線パターン形成法では、事実上不可能な精度で、１００μｍ程度の配線幅に対して、±３０μｍのばらつきが生じてしまう上に、１００μｍがほぼ、実現できる最少線幅であるので、１０μｍ程度の微小線幅の配線を形成することができない。高抵抗シリコンを用いた本発明で初めて実現できる精度である。
【００３６】
配線幅や、配線間隔が大きい場合、整合回路基板の厚みについても注意を払う必要が生じる。コプレーナ線路を形成していても、配線間隔が、１００〜２００μｍをとる場合、一般的な基板の厚み３００〜５００μｍでは、基板の厚さが、配線間隔に対して無視できなくなるので、マイクロストリップ線路のように働いてしまい、設計値からずれるので、歩留りの低下を招く。
【００３７】
また、高抵抗半導体基板、例えば半絶縁性ＧａＡｓ基板を用いて、コプレーナ線路を形成し、整合回路基板にする方法もあるが、ＧａＡｓは、熱伝導度が悪く、出力素子を実装した場合、能動素子の熱が逃げず、効率の低下や、素子信頼性の劣化を引き起こす。この点、高抵抗シリコン基板を用いると、熱伝導度がよいので、熱はスムーズに逃がすことが可能である。また、Ｓｉ基板の方が、安く入手でき、既存のシリコンプロセスラインを使用できるので、整合回路基板の製造コストを低減できる。
【００３８】
さらに、セラミックの単結晶基板等を、コプレーナ線路整合回路基板に用いる方法もあるが、表面平坦度や、熱伝導度の点で、シリコン基板に劣り、平坦性が悪い点では、バンプの長さが素子毎に変わる可能性が高く、フリップチップ実装した際の、素子の特性が不均一になったり、熱伝導度が劣る点では、ＧａＡｓ基板を用いるときと同様に、素子の信頼性低下を引き起こすので、本発明の構成より劣る。
【００３９】
【発明の効果】
本発明によって、従来のシリコン基板上のマイクロストリップ線路に比べて、インピーダンス設定の自由度が増し、実装する素子にあわせた整合回路を容易に形成することが可能になるので、高性能な整合回路基板を提供することができる。
【００４０】
また、比抵抗１０００〜１００００Ω・ｃｍの高抵抗シリコンを基板に使用することにより、低損失なコプレーナ整合回路を提供できる。
【００４１】
さらに、上記高抵抗シリコン基板にＳｉＯ ２ 、ＳｉＮ、ポリイミド、および、弗化高分子材料であるサイトップ（旭硝子株式会社の登録商標）のうちのいずれか１つの３０μｍ未満の絶縁膜を形成することによって、さらに低損失なコプレーナ整合回路を提供できる。
【図面の簡単な説明】
【図１】本発明の基本形の整合回路基板の構成を示す図である。
【図２】本発明の基本形の整合回路基板の構成を示す図である。
【図３】本発明の伝送線路のＳ２１パラメータの周波数依存性を示す図である。
【図４】本発明の高抵抗シリコン（３０００Ω・ｃｍ）上の絶縁膜厚みに対するＳ２１パラメータ（６０ＧＨｚ）依存性を示す図である。
【図５】本発明のＳ２１パラメータ（６０ＧＨｚ）のシリコン基板の比抵抗依存性を示す図である。
【図６】本発明の低抵抗シリコン（５Ω・ｃｍ）上の絶縁膜厚みに対するＳ２１パラメータ（６０ＧＨｚ）依存性を示す図である。
【図７】本発明の整合回路基板の製造工程例を説明する図である。
【図８】本発明の整合回路基板に実装する能動素子の一例（ＨＢＴ）を示す図である。
【図９】本発明のＨＢＴチップを整合回路基板上に実装した状態を示す図である。
【図１０】従来の半導体装置を示す図である。
【符号の説明】
１０１ 整合回路基板
１０２ 信号伝送路
１０３ グランドライン
１０４ グランドライン
１０５ 素子実装部
１０６ 素子実装部
１０７ 素子実装部
１０８ ＭＩＭキャパシタ
１０９ ＭＩＭキャパシタ
１１０ ＭＩＭキャパシタ
１１１ 高抵抗シリコン基板
１１２ 下層配線
１１３ ＳｉＮ膜
１１４ 上層配線
１１５ エアーブリッジ
２０１ 整合回路基板
２０２ 信号伝送路
２０３ グランドライン
２０４ グランドライン
２０５ 素子実装部
２０６ 素子実装部
２０７ 素子実装部
２０８ ＭＩＭキャパシタ
２０９ ＭＩＭキャパシタ
２１０ ＭＩＭキャパシタ
２１１ 高抵抗シリコン基板
２１２ ＳｉＯ２膜
２１３ 下層配線
２１４ ＳｉＮ膜
２１５ 上層配線
２１６ エアーブリッジ
７０１ 高抵抗シリコン基板
７０２ ＳｉＯ２膜
７０３ レジスト
７０４ 下層配線パターン
７０５ チタン
７０６ 金
７０７ 下層配線
７０８ ＳｉＮ膜
７０９ レジスト
７１０ 上層配線
７１１ ホールパターン
７１２ レジストパターン
７１３ チタン
７１４ 金
７１５ 給電メタル
９０１ ＨＢＴチップ
９０２ 整合回路基板
１００１ シリコン基板
１００２ グランドプレーン
１００３ ＳｉＯ２
１００４ 電極配線層
１００５ 電極配線
１００６ バンプ
１００７ 半導体素子
１００８ 電極パッド
１００９ 光硬化性絶縁樹脂
１０１０ スルーホール
１０１１ 配線基板
Claims (2)
- ミリ波用ミキサ回路基板において、伝送線がコプレーナ線路によって形成されており、前記伝送線が形成される基板に、比抵抗１０００〜１００００Ω・ｃｍの高抵抗シリコン基板の上に絶縁膜として、ＳｉＯ ２ 、ＳｉＮ、ポリイミド、および、弗化高分子材料であるサイトップ（旭硝子株式会社の登録商標）のうちのいずれか１つが３０μｍ未満の層厚で堆積された基板が用いられていることを特徴とするミリ波用ミキサ回路基板。
- 前記絶縁膜の層厚が１０μｍ以上であることを特徴とする請求項１に記載のミリ波用ミキサ回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23294698A JP3611728B2 (ja) | 1998-08-19 | 1998-08-19 | ミリ波用ミキサ回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23294698A JP3611728B2 (ja) | 1998-08-19 | 1998-08-19 | ミリ波用ミキサ回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068714A JP2000068714A (ja) | 2000-03-03 |
| JP3611728B2 true JP3611728B2 (ja) | 2005-01-19 |
Family
ID=16947342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23294698A Expired - Fee Related JP3611728B2 (ja) | 1998-08-19 | 1998-08-19 | ミリ波用ミキサ回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3611728B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10256119B4 (de) * | 2001-12-03 | 2016-08-04 | Kanji Otsuka | Elektronische Vorrichtung |
| JP4661588B2 (ja) * | 2005-12-27 | 2011-03-30 | 沖電気工業株式会社 | ミリ波実装用配線基板 |
| US7936043B2 (en) * | 2006-03-17 | 2011-05-03 | Sychip Inc. | Integrated passive device substrates |
| JP4962454B2 (ja) | 2008-09-09 | 2012-06-27 | 三菱電機株式会社 | 伝送線路基板 |
| JP5195192B2 (ja) * | 2008-09-11 | 2013-05-08 | 沖電気工業株式会社 | コプレーナ線路及びその製造方法 |
| JP2010081487A (ja) * | 2008-09-29 | 2010-04-08 | Oki Electric Ind Co Ltd | コプレーナ線路及びその製造方法 |
| JP2010226410A (ja) * | 2009-03-24 | 2010-10-07 | Oki Electric Ind Co Ltd | コプレーナ線路 |
| JP2013058887A (ja) * | 2011-09-08 | 2013-03-28 | Hitachi Chemical Co Ltd | 電磁結合構造を有する多層伝送線路板、該多層伝送線路板を有する電磁結合モジュール、アンテナモジュール |
| EP3849286A1 (en) * | 2020-01-09 | 2021-07-14 | Murata Manufacturing Co., Ltd. | Electronic device with differential transmission lines equipped with 3d capacitors supported by a base, and corresponding manufacturing method |
| WO2022224354A1 (ja) * | 2021-04-20 | 2022-10-27 | 三菱電機株式会社 | 半導体装置 |
-
1998
- 1998-08-19 JP JP23294698A patent/JP3611728B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000068714A (ja) | 2000-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031211 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20031211 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040120 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040317 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040916 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041019 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041020 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071029 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081029 Year of fee payment: 4 |
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| LAPS | Cancellation because of no payment of annual fees |