JP2010081487A - コプレーナ線路及びその製造方法 - Google Patents

Abstract

【課題】シリコン単結晶基板と信号線路との間に絶縁膜を形成することなく、ミリ波帯域での基板への電磁波の漏れによる減衰が小さいコプレーナ線路及びその製造方法を提供する。
【解決手段】高抵抗シリコン基板２２と、高抵抗シリコン基板上に形成された信号線路４２と、高抵抗シリコン基板上の、信号線路を挟む位置に形成された１対の接地導体４４とを備える。信号線路と接地導体間の、高抵抗シリコン基板の主表面２２ａ側に、凹部２４が形成されている
【選択図】図１

Description

この発明は、ミリ波の周波数帯域で動作する集積回路チップ間の接続、又は、集積回路チップとパッケージのコネクタとの接続に用いられるコプレーナ線路と、その製造方法に関する。

マイクロ波やミリ波の周波数帯域における信号伝播線路として、マイクロストリップ線路やコプレーナ線路が利用される。

ここで、マイクロストリップ線路は、接地導体を基板裏面に設けている。このため、基板表面にグラウンド（ＧＮＤ）をとる場合、基板裏面から基板表面までビアホールを形成する必要がある。

これに対し、コプレーナ線路は、接地導体が基板表面に設けられているので、基板表面にグラウンド（ＧＮＤ）をとるためのビアホールを形成する必要がない。従って、コプレーナ線路は、マイクロストリップ線路に比べて容易かつ安価に製造することができる。

コプレーナ線路は、一般に、電子移動度が高速であるＧａＡｓやＩｎＰ等の化合物半導体基板に、金属配線パターンが形成されて構成される。これは、これら化合物半導体材料を用いたＭＥＳＦＥＴ（ＭＥｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｏｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）などの電子デバイスが１００ＧＨｚ帯での動作が可能であること、及び、１０^７Ω・ｃｍ程度の高い抵抗率を有する化合物半導体基板が容易に作製できることによる。

これら化合物半導体材料を用いたミキサ、増幅器などの能動素子や、フィルタ、キャパシタなどの受動素子を組み合わせて所望の動作を得るＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）における各素子間の配線として、コプレーナ線路が利用される。

しかしながら、化合物半導体単結晶基板は、シリコン単結晶基板と比較して高価格である。また、市場に流通している化合物半導体単結晶基板のサイズの主流は３〜４インチである。一方、シリコン単結晶基板のサイズは１０インチ以上のものまで容易に手に入れることができる。このように、化合物半導体単結晶基板は、高価格である上、サイズも小さいので、化合物半導体単結晶基板に形成するＭＭＩＣの製造コストが高くなる。

一方、抵抗率が１ｋΩ・ｃｍ〜１０ｋΩ・ｃｍ程度のシリコン単結晶基板に膜厚が１０μｍ以上のシリコン酸化膜、シリコン窒化膜又はポリイミドなどの絶縁膜を形成し、この絶縁膜上に信号線路と接地導体を形成したコプレーナ線路が知られている（例えば、特許文献１参照）。

このコプレーナ線路によれば、基板として、シリコン単結晶基板を用いる場合であっても、基板への電磁波の漏れを低減でき、周波数が１０ＧＨｚ以上の高周波帯域のＭＭＩＣを製造することが可能である。
特開２０００−６８７１４号公報

しかしながら、上述の特許文献１に開示されているコプレーナ線路では、絶縁膜の膜厚が１０μｍ以上である。絶縁膜としてシリコン酸化膜又はシリコン窒化膜をプラズマＣＶＤ装置を用いて形成する場合、膜厚１０μｍの絶縁膜を形成するには、４〜１２時間必要であり、プラズマＣＶＤ法による絶縁膜の形成は非現実的である。

また、発明者が行った実験によれば、絶縁膜の膜厚が０．２〜２μｍ程度の場合は、１〜３０ＧＨｚの周波数について、減衰定数が１ｄＢ／ｍｍ以上に劣化することが確認された。これは、シリコン酸化膜やシリコン窒化膜などの絶縁膜と、高抵抗のシリコン単結晶基板の界面に、抵抗率が０．０１Ω・ｃｍ程度の低抵抗層が生じているためである。この低抵抗層の影響を防ぐには、絶縁膜の厚みが１０μｍ程度必要とされる。

一方、絶縁膜を形成せずに、高抵抗シリコン基板の表面上にコプレーナ線路を形成すると、６０〜８０ＧＨｚ程度の周波数で、減衰定数が１ｄＢ／ｍｍを超えること、及び、１つのウエハにおける減衰定数の分布が大きいことが、発明者が行った実験から確かめられている。

この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、高抵抗シリコン基板上に絶縁膜を形成することなく、直接コプレーナ線路を形成し、さらに、コプレーナ線路を構成する信号線路と、接地導体間のシリコン基板に凹部を形成することにより、ミリ波帯域で利用可能なコプレーナ線路と、その製造方法を提供することにある。

上述した目的を達成するために、この発明のコプレーナ線路は、高抵抗シリコン基板と、高抵抗シリコン基板の１の主表面上に形成された信号線路と、高抵抗シリコン基板の主表面上の、信号線路を挟む位置に形成された１対の接地導体とを備えて構成され、信号線路と接地導体間の、高抵抗シリコン基板の主表面側に、凹部が形成されている。

また、この発明のコプレーナ線路の好適実施形態によれば、凹部の深さが、少なくとも１００ｎｍである。

また、この発明のコプレーナ線路の実施にあたり、１対の接地導体がエアブリッジ配線で接続されているのが良い。

また、上述した目的を達成するために、この発明のコプレーナ線路の製造方法は、以下の工程を備えている。

先ず、高抵抗シリコン基板の１の主表面上に、信号線路と、信号線路を挟む位置に１対の接地導体とを形成する。次に、信号線路及び接地導体をマスクとして、信号線路及び接地導体間のシリコン基板に凹部を形成する。

また、この発明のコプレーナ線路の好適実施形態によれば、凹部の深さを、少なくとも１００ｎｍにする。

また、この発明のコプレーナ線路の製造方法は、さらに、１対の接地導体を接続するエアブリッジ配線を形成する工程を備えるのが良い。

この発明のコプレーナ線路及びその製造方法によれば、高抵抗シリコン基板の主表面上に、絶縁膜を形成することなく、信号線路及び接地導体が形成されており、かつ、信号線路及び接地導体間の部分の半導体基板に凹部が形成されている。

このため、高抵抗シリコン基板と絶縁膜の界面に生じる低抵抗層が形成されないので、ミリ波帯域での減衰を抑えることができる。また、上述の凹部の形成により、信号線路と基板表面との距離が大きくなるので、シリコン基板の抵抗分布の影響を抑制し、減衰定数の均一な分布を得ることができる。

以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。

（コプレーナ線路）
図１を参照して、この発明のコプレーナ線路について説明する。図１は、コプレーナ線路の一構成例の主要部の切断端面を示す図である。

コプレーナ線路１２は、基板２２と、基板２２上に形成された信号線路４２と、基板２２上の、信号線路４２を挟む位置に形成された１対の接地導体４４とを備えている。

基板２２として、高抵抗のシリコン単結晶基板（以下、高抵抗シリコン基板と称する
こともある。）が用いられる。ここでは、高抵抗シリコン基板の抵抗率は、１ｋΩ・ｃｍ以上１０ｋΩ・ｃｍ以下とする。

信号線路４２及び接地導体４４は、例えば、５０ｎｍ厚のチタン（Ｔｉ）と、１００ｎｍ厚の金（Ａｕ）とを積層したカレントフィルムと、４μｍ程度の膜厚の金で形成される。

この構成例のコプレーナ線路１２は、基板２２の、信号線路４２と接地導体４４の間の領域の、基板２２の主表面２２ａ側に凹部２４を有している。この凹部２４の主表面２２ａからの深さは、少なくとも１００ｎｍ程度にするのが良い。深さが１００ｎｍ以上の凹部２４を設ける理由については後述する。

（コプレーナ線路の製造方法）
図２（Ａ）〜（Ｄ）を参照して、コプレーナ線路の製造方法について説明する。図２（Ａ）〜（Ｄ）は、コプレーナ線路の製造方法を説明するための工程図である。

先ず、基板２０として、抵抗率が、１ｋΩ・ｃｍ以上１０ｋΩ・ｃｍ以下であるような、高抵抗シリコン基板を用意する（図２（Ａ））。

次に、この基板２０上に、信号線路と、信号線路を挟む位置に１対の接地導体を形成する。信号線路及び接地導体は、例えば、従来周知のフォトリソグラフィ法及び蒸着により形成される。

この場合、先ず、基板２０の１の主表面２０ａ上にレジストを塗布する。その後、露光及び現像を行い、信号線路が形成される領域７２、及び、接地導体が形成される領域７４のレジストを除去して、コプレーナ線路用のレジストパターン７０を形成する。

次に、蒸着により５０ｎｍ厚のチタン（Ｔｉ）、１００ｎｍ厚の白金（Ｐｔ）、及び５００ｎｍ厚の金（Ａｕ）を積層して、金属膜４０を形成する（図２（Ｂ））。

その後、有機溶剤等を用いて、レジストパターン７０を除去すると、信号線路４２及び接地導体４４が得られる（図２（Ｃ））。

信号線路４２及び接地導体４４を形成した後、これら信号線路４２及び接地導体４４をマスクとして用いたエッチングを行い、信号線路４２及び接地導体４４間の領域７３の、基板２２の主表面２２ａ側の部分に凹部２４を形成する。このエッチングは、例えば、ＳＦ_６ガス又はＣＦ_４ガスを用いた反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によって行うことができる。ここで用いられる、ＳＦ_６ガス又はＣＦ_４ガスは、金属とは反応しないので、前の工程で形成された信号線路４２及び接地導体４４を、そのままマスクとして用いることができる。また、ウェットエッチングにより凹部２４を形成しても良い（図２（Ｄ））。

ここで、凹部２４は、少なくとも１００ｎｍの深さで形成される。

なお、信号線路４２の電気抵抗を低減するため、メッキ法により金属の厚付けをしても良い。この金属の厚付けをする工程について、図３を参照して説明する。図３（Ａ）〜（Ｄ）は、金属の厚付けをする工程を説明するための工程図である。

図２（Ｃ）を参照して説明した工程により、信号線路４２及び接地導体４４を得た後、信号線路４２及び接地導体４４が形成された領域７２及び７４に開口を有するレジストパターン８０を形成する（図３（Ａ））。

次に、蒸着により、５０ｎｍ厚のＴｉ、１００ｎｍ厚のＡｕを積層したカレントフィルム８２を形成する（図３（Ｂ））。

次に、メッキ用のレジストパターン８４を形成した後、４μｍ程度の膜厚の金メッキ８６を施す（図３（Ｃ））。

次に、メッキ用のレジストパターン８４、金メッキが施されていない領域のカレントフィルム８２、及び、レジストパターン８０を除去する（図３（Ｄ））。

その後、信号線路４２及び接地導体４４間の領域７３の、基板２２の主表面２２ａ側の部分に凹部２４を形成する。この工程については、図２（Ｄ）を参照して説明したのと、同様に行うことができるので、説明を省略する。

（コプレーナ線路の設計）
図１を参照して説明したコプレーナ線路の、信号線路４２の幅と、信号線路４２から接地導体４４までの距離は、回路の特性インピーダンスと一致するように設計される。この設計は、等角写像法を用いて行うことができる（例えば、論文：Ｃ．Ｐ．Ｗｅｎ，“Ｃｏｐｌａｎａｒ Ｗａｖｅｇｕｉｄｅ： Ａ Ｓｕｒｆａｃｅ Ｓｔｒｉｐ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｓｕｉｔａｂｌｅ ｆｏｒ Ｎｏｎｒｅｃｉｐｒｏｃａｌ Ｇｙｒｏｍａｇｎｅｔｉｃ Ｄｅｖｉｃｅ Ａｐｐｌｉｃａｔｉｏｎｓ”， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，ｖｏｌ．ＭＴＴ−１７，Ｎｏ．１２，ｐｐ．１０８７−１０９０（１９６９）参照）。

図４（Ａ）及び（Ｂ）を参照して、等角写像を用いた、コプレーナ線路の設計について説明する。図４は、等角写像を用いた、コプレーナ線路の設計について説明するための図である。図４（Ａ）は、コプレーナ線路の、基板の主表面に垂直であり、かつ信号線路の長さ方向に対しても垂直な平面による切り口断面を示し、図４(Ｂ)は、等角写像によって得られるコプレーナ線路の写像を示している。

なお、ここでは、コプレーナ線路が、基板２０上に、信号線路４２と、接地導体４４−１及び４４−２を備えており、信号線路４２と、接地導体４４の間の基板２０には、凹部が設けられていない場合について説明する。

図４（Ａ）の紙面内において、信号線路４２の幅方向の線対称中心を原点０とし、基板２０の表面上であって、信号線路４２の幅方向にｘ軸、このｘ軸と基板２０とに垂直にｙ軸を取る。信号線路４２の両端のｘ座標を−ａ１及びａ１とすると、信号線路４２の幅ｗは２×ａ１で与えられる。また、接地導体４４−１及び４４−２の信号線路４２に対する側の端のｘ座標をそれぞれ−ｂ１及びｂ１とすれば、信号線路４２から接地導体４４−１及び４４−２までのそれぞれの距離ｇは、ｂ１−ａ１で与えられる。

基板２０は、ｙ軸の負の方向に半無限大の大きさを有しているものとする。上述のＣ．Ｐ．Ｗｅｎの論文によれば、図４（Ａ）に示すコプレーナ線路を等角写像することによって、図４（Ｂ）に示す写像が得られる。すなわち図４（Ｂ）に示す写像において、誘電体である半無限大の基板２０が、等角写像を表す複素平面上での４点（−ａ＋ｊｂ）、（ａ＋ｊｂ）、（−ａ）、（ａ）を頂点とする長方形で囲まれた図形として写像される。

写像前の信号線路４２、接地導体４４−１及び４４−２のそれぞれは、図４（Ｂ）に示すように、等角写像を表す複素平面上で（−ａ＋ｊｂ）、（ａ＋ｊｂ）、（−ａ）及び（ａ）で与えられる４点を頂点とする長方形を構成する４辺にそれぞれ写像される。信号線路４２から接地導体４４−１及び４４−２までのそれぞれの距離ｇは、写像によって、距離ｂに変換され、等角写像を表す複素平面上での長方形の上下の辺の長さは２ａとなる。

このように写像することによって、コプレーナ線路を構成する導体部分、基板、及び周囲の真空によって形成されるキャパシタの容量が計算可能となる。

写像後のａ及びｂの具体的な値は得られないが、上述のＣ．Ｐ．Ｗｅｎの論文に開示された公式を用いれば、ａとｂとの比（ａ／ｂ）を得ることができる。比（ａ／ｂ）の値の求め方は後述するが、この比（ａ／ｂ）の値を用いて、コプレーナ線路を構成する導体部分と基板とによって形成されるキャパシタンス成分の値Ｃ_ｓ、及びコプレーナ線路を構成する導体部分と基板以外の領域とによって形成されるキャパシタンスの値Ｃ_ａは、それぞれ次式（１−１）及び（１−２）で与えられる。ここで、ε_ｒは基板２０の比誘電率、ε_０は真空の誘電率である。

コプレーナ線路を一体と見なす系全体のキャパシタンスＣは、Ｃ_ｓ＋Ｃ_ａで与えられる。すなわち、Ｃ＝Ｃ_ｓ＋Ｃ_ａである。

コプレーナ線路を伝播する電磁波の位相速度ｖ_ｐは、次式(２)で与えられる。ここで、ｃ_０は真空中の光速度である。

従って、コプレーナ線路を一体と見なす系全体の特性インピーダンスＺ_０は、次式（３）で与えられる。

無線通信システムにおいては、特性インピーダンスは５０Ωに設定される場合が多いので、式（３）で与えられる特性インピーダンスの値が５０Ωとなるよう設定するのがよい。

（コプレーナ線路の評価方法）
図５（Ａ）及び（Ｂ）を参照して、コプレーナ線路の評価方法を説明する。図５（Ａ）は、図１を参照して説明した一構成例のコプレーナ線路の概略的な上面図である。なお、図５（Ａ）中、構成要素にハッチングを施してあるが、このハッチングは断面を表示するのではなく、各構成要素の領域を強調して示してあるに過ぎない。図１は、図５（Ａ）のＩ−Ｉ´線に沿って取った断面図に相当する。

図５（Ｂ）は、コプレーナ線路の小信号特性としてＳパラメータを求めるための評価装置の模式図である。

コプレーナ線路のパターンでは、基板表面に、信号線路４２と、信号線路４２を挟む位置に１対の接地導体４４−１及び４４−２とが配置されている。信号線路４２の両端には、第１ポートＰ_１と第２ポートＰ_２である電極パッドが形成されている。また、接地導体４４−１及び４４−２の両端にも、それぞれ、接地ポートＱである電極パッドが形成されている。

図５（Ａ）に示す構成例では、信号線路４２と、１対の接地導体４４−１及び４４−２の対向辺は互いに平行となっている。また、信号線路４２と、１対の接地導体４４−１及び４４−２との距離は、同一となっている。また、信号線路４２の長手方向に対して対称なパターンとなっている。

図５（Ｂ）に示す、Ｓパラメータを求めるための評価装置は、ネットワークアナライザ１２４、パーソナルコンピュータ１２６、基板搭載ステージ１２８、及び、プローブヘッド１３２−１及び１３２−２を備えている。コプレーナ線路が形成された被測定基板１１０は、基板搭載ステージ１２８に設置される。接地導体４４−１及び４４−２の両端の接地ポートＱと、信号線路４２の第１ポートＰ_１及び第２ポートＰ_２は、従来周知のコプレーナ形状を有するプローブヘッド１３２−１及び１３２−２を介して、ネットワークアナライザ１２４に接続される。コプレーナ形状を有するプローブヘッド１３２−１及び１３２−２は、信号線路４２の第１ポートＰ_１及び第２ポートＰ_２と、接地導体４４−１及び４４−２の接地ポートＱに、同時に接触可能である形状に形成されている。すなわち、この構成例では、一方のプローブヘッド１３２−１は、図５（Ａ）中の信号線路４２及び接地導体４４−１及び４４−２の左側の電極パッドに接続され、他方のプローブヘッド１３２−２は、右側の電極パッドに接続される。

このプローブヘッド１３２−１及び１３２−２として、例えば、カスケードマイクロテック社が提供しているエアコプレーナプローブヘッドを用いることができる。また、ネットワークアナライザには、アジレント・テクノロジー株式会社やアンリツ株式会社等から提供されている、測定周波数帯域に応じたネットワークアナライザを適宜利用することができる。

高周波数帯域における小信号特性を示す指標として、Ｓパラメータを行列要素とするＳ行列が利用されている。Ｓパラメータは、入力信号に対する、透過出力電気信号及び反射出力電力成分の比として表現されるパラメータであるため、高周波数帯域においても、測定することが可能なパラメータである。Ｓ行列は次式（４）によって定義される２行２列の行列である。

ここで、ａ_１及びａ_２は入力信号の電力を与える縦ベクトル成分である。また、ｂ_１、ｂ_２は出力信号の電力を与える縦ベクトル成分である。

信号線路４２の両端をそれぞれ第１ポートＰ_１及び第２ポートＰ_２とした場合、第１ポートＰ_１に入力信号ａ_１を入力して、第１ポートＰ_１から出力される反射信号ｂ_１及び第２ポートＰ_２から出力される透過信号ｂ_２を測定する。この測定結果を用いて、第１ポートＰ_１に入力された入力信号ａ_１に対する反射係数及び透過係数を求め、それぞれをＳ行列のＳ_１１及びＳ_２１成分とする。また、第２ポートＰ_２に入力信号ａ_２を入力して、第２ポートＰ_２から出力される反射信号ｂ_２及び第１ポートＰ_１から出力される透過信号ｂ_１を測定する。この測定結果を用いて、第２ポートＰ_２に入力された入力信号ａ_２に対する反射係数及び透過係数を求め、それぞれをＳ行列のＳ_２２及びＳ_１２成分とすることにより、コプレーナ線路のＳ行列が確定される。

すなわち、Ｓ行列の行列要素Ｓ_１１やＳ_２２は、第１ポートＰ_１あるいは第２ポートＰ_２側で観測される反射係数である。一方、Ｓ行列の行列要素Ｓ_１２やＳ_２１は、第１ポートＰ_１から第２ポートＰ_２への透過係数、あるいは第２ポートＰ_２から第１ポートＰ_１への透過係数である。

図５（Ａ）に示したコプレーナ線路の場合には、第１ポートＰ_１と第２ポートＰ_２とに対して、そのパターン形状が左右対称の形をしているから、測定誤差、あるいは外部環境の擾乱による影響を除けば、Ｓ_１１＝Ｓ_２２、かつＳ_１２＝Ｓ_２１となるはずである。外部環境の擾乱とは、温度変化あるいは雑音等を指す。

ここで、小信号（入力信号）の周波数帯域を必要とする周波数帯域に設定して、Ｓパラメータの計測を実行する。減衰定数α_ｍは、計測されたＳパラメータのうちＳ_２１（又はＳ_１２）を用いて、次式（５）で与えられる。

ここで、Ｈはコプレーナ線路を形成する信号線路の両端の間隔（第１ポートＰ_１と第２ポートＰ_２の間の間隔）であり、伝送線路の長さに該当する。

上述した方法で得られた減衰定数を図６に示す。図６は、減衰定数の周波数依存性を示す特性図である。図６では、横軸に周波数（ＧＨｚ）を取って示し、縦軸に、減衰定数αｍ（ｄＢ／ｍ）を取って示している。図６では、図１を参照して説明した本発明のコプレーナ線路についての測定結果を○で示している。また、比較例として、基板を抵抗率１×１０^７Ω・ｃｍのＩｎＰ基板としたコプレーナ線路についての測定結果を、□で示している。

図６に示されるように、本発明のコプレーナ線路の構成によれば、基板に安価なシリコン基板を用いた場合でも、化合物半導体基板を用いた場合と同等の減衰定数を有するコプレーナ線路が形成されていることがわかる。

次に、図７を参照して、基板を高抵抗シリコン基板としたコプレーナ線路について、基板と信号線路の間における絶縁膜の有無による減衰定数の違いを説明する。図７は、基板と信号線路の間における絶縁膜の有無による減衰定数の違いを説明するための図である。

図７（Ａ）は、基板２０と信号線路４２の間に絶縁膜３０を有するコプレーナ線路の概略断面図である。ここでは、絶縁膜３０としてシリコン窒化（ＳｉＮ）膜を用い、その膜厚を２００ｎｍとする。

図７（Ｂ）は、基板２０と信号線路４２の間に絶縁膜を有さないコプレーナ線路の概略断面図である。なお、ここでは、信号線路４２と接地導体４４の間の基板には、凹部を形成していない。図７（Ｃ）は、減衰定数の周波数依存性を示す特性図である。図７では、実施例として、ＳｉＮ膜のない場合（図７（Ｂ）に対応）を、○で示し、また、比較例として、ＳｉＮ膜がある場合（図７（Ａ）に対応）を、□で示している。図７（Ｃ）では、横軸に周波数（ＧＨｚ）を取って示し、縦軸に、減衰定数α_ｍ（ｄＢ／ｍ）を取って示している。

絶縁膜としてＳｉＮ膜を形成した場合、周波数１ＧＨｚですでに１０００ｄＢ／ｍを超える減衰定数を示している。これは、ＳｉＮ膜と高抵抗シリコン基板との界面に低抵抗層が形成され、基板の抵抗率が２桁以上低下してしまうためである。

一方、高抵抗シリコン基板上に、絶縁膜を介さず、直接コプレーナ線路を形成したものは、絶縁膜上にコプレーナ線路を形成したものより良好な減衰定数を示している。

次に、図８を参照して、３インチのシリコン基板上に直接コプレーナ線路を形成した場合の、減衰定数の分布について説明する。図８は、減衰定数の分布を説明するための図である。

図８（Ａ）は、ウエハの概略平面図である。このウエハは、ウエハの直径方向に、５つのコプレーナ線路を形成している（図中、Ｉ〜Ｖで示す）。この場合の減衰定数の測定結果を図８（Ｂ）及び（Ｃ）に示す。図８（Ｂ）及び（Ｃ）では、横軸に周波数（ＧＨｚ）を取って示し、縦軸に、減衰定数α_ｍ（ｄＢ／ｍ）を取って示している。

図８（Ｂ）は、信号線路と接地導体との間に深さ１００ｎｍ以上の凹部を形成していない場合の、減衰定数を示している。一方、図８（Ｃ）は、信号線路と接地導体との間に深さ１００ｎｍ以上の凹部を形成した場合の、減衰定数を示している。

凹部を形成していない場合、例えば周波数５０ＧＨｚにおける、減衰定数が７１５±７３［ｄＢ／ｍ］程度であり、減衰定数の分布が大きくなる（図８（Ｂ））。

これは、通常、高抵抗シリコン基板が、不純物のドープ量の制限に適したフローティングゾーン（ＦＺ）法により製造されることによる。このＦＺ法による製造では、ウエハ径の方向に抵抗の分布が生じてしまう。

一方、凹部を形成した場合、周波数５０ＧＨｚにおける、減衰定数が５４７±１０［ｄＢ／ｍ］となる。すなわち、凹部を設けることにより、凹部を有さない場合（図８（Ｂ））に比べて、分布幅を１４％に低減することができ、均一な減衰定数が得られる。

これは、凹部を設けることにより、基板表面と信号線路との距離が離れ、基板の抵抗分布の影響を受けにくくなるためと考えられる。

このようにウエハ全体に対して、減衰定数の分布が小さくなるので、１つのウエハから特性のそろったデバイスが得られ、歩留まりが向上する。

図１に示したコプレーナ線路は、表面に保護膜を形成していないので、表面の汚染が回路動作に影響を与える恐れがある。一方、保護膜として例えばシリコン窒化膜を形成すると、信号線路と接地導体間のシリコン基板との界面に低抵抗層が生じ、減衰定数を劣化させる恐れがある。

しかし、図１に示したコプレーナ線路のように、少なくとも１００ｎｍの凹部を、信号線路と接地導体との間に設けると、減衰定数の劣化を防ぐことができる。

図９を参照して、保護膜を形成した場合と、形成していない場合についての減衰定数について説明する。図９は、図１を参照して説明したコプレーナ線路を、保護膜で覆った場合と、保護膜で覆っていない場合の減衰定数について説明するための図である。図９では、保護膜で覆った場合を●で示し、保護膜で覆っていない場合を○で示している。図９では、横軸に周波数（ＧＨｚ）を取って示し、縦軸に、減衰定数α_ｍ（ｄＢ／ｍ）を取って示している。

１００ｎｍの凹部を設けることで、保護膜を形成した場合であっても減衰定数は、保護膜を形成しない場合と比べて、ほとんど劣化せず、いずれの場合も、周波数１００ＧＨｚ以下の周波数について、１０００ｄＢ／ｍ以下の減衰定数が得られている。これは凹部の深さが１００ｎｍ以上であることにより、基板表面と信号線路との距離が大きくなるためである。基板表面に保護膜を形成することで、低抵抗層が発生したとしても、この距離が大きくなったことで、低抵抗層の影響が低減される。

このように、コプレーナ線路を形成した基板表面にＳｉＮ膜を保護膜として形成できると、１対の接地導体間をエアブリッジ配線で接続することが可能になる。通常、コプレーナ線路は、接地導体を同電位にするために、伝播する電磁波の波長の１／４程度の間隔でエアブリッジを形成する。

（エアブリッジの製造方法）
図１０及び図１１を参照して、エアブリッジ構造の製造方法について説明する。図１０及び図１１は、エアブリッジ構造の製造方法を説明するための工程図である。

このエアブリッジの製造方法は、図２を参照して説明した、コプレーナ線路の製造工程に引き続いて行われる。

図２を参照して説明した工程により、コプレーナ線路を形成する（図１０（Ａ））。

次に、コプレーナ線路上に、保護膜５０を形成する。保護膜５０の形成は、例えば、任意好適な従来周知のプラズマＣＶＤ法や熱ＣＶＤ法により行われ、保護膜５０として、ＳｉＯ_２膜又はＳｉＮ膜が２００ｎｍ程度の膜厚で形成される。その後、保護膜５０の接地導体４４上の部分に開口部５２を形成する。この開口部５２の形成は、任意好適なフォトリソグラフィ法及びエッチング工程により行われる（図１０（Ｂ））。

次に、保護膜５０上に、エアブリッジ用のレジストパターン７５を形成する。このレジストパターン７５は、保護膜５０に形成された開口部５２に対応する部分に、開口部７６を有している（図１０（Ｃ））。

次に、レジストパターン７５上に、カレントフィルム６２を蒸着する。カレントフィルム６２は、例えばチタン（Ｔｉ）と金（Ａｕ）の積層膜で、それぞれ膜厚が５０ｎｍと１００ｎｍである(図１１（Ａ）)。

次に、メッキ用のレジストパターン７８を形成する。このレジストパターン７８は、エアブリッジ配線を形成する部分を露出し、他の部分を覆うように形成されている。メッキ用のレジストパターン７８を形成した後、メッキ用のレジストパターン７８から露出したカレントフィルム６２上に、例えば金メッキを行うことにより、金属６４を形成し、エアブリッジ配線を得る（図１１（Ｂ））。

その後、メッキ用のレジストパターン７８、エアブリッジ配線の非形成領域のカレントフィルム６２、及びエアブリッジ用のレジストパターン７５を順に除去すると、エアブリッジ構造が得られる（図１１（Ｃ））。

以上、説明したように、高抵抗シリコン基板と絶縁膜の界面に低抵抗層があると減衰定数が増大する。そこで、この発明のコプレーナ線路では、高抵抗シリコン基板上に、絶縁膜を設けることなく、直接、信号線路及び接地導体を形成している。この結果、高抵抗シリコン基板と絶縁膜との界面に生じる低抵抗層が形成されないので、ミリ波の周波数帯域で用いるコプレーナ線路が実現できる。

また、信号線路と接地導体の間の領域の、高抵抗シリコン基板に凹部を設けている。凹部を設けることにより、基板表面と信号線路との距離が離れ、基板の抵抗分布の影響を受けにくくなるため、ウエハ全体に対して、減衰定数の分布が小さくなる。この結果、１つのウエハから特性のそろったデバイスが得られ、歩留まりが向上する。

また、コプレーナ線路を、シリコン窒化膜などの保護膜で覆った場合であっても、凹部を設けることにより、基板表面と信号線路との距離が離れるので、基板と保護膜の界面に低抵抗層が発生したとしても、低抵抗層の影響が低減される。

さらに、コプレーナ線路上に保護膜を形成できるので、１対の接地導体間をエアブリッジ配線で接続することが可能になる。

コプレーナ線路の切断端面を示す図である。 コプレーナ線路の製造方法を説明するための工程図である。 金属の厚付けをする工程を説明するための工程図である。 等角写像を用いた、コプレーナ線路の設計を説明するための図である。 コプレーナ線路の評価方法を説明するための模式図である。 減衰定数の周波数依存性を示す特性図である。 基板と信号線路の間における絶縁膜の有無による減衰定数の違いを説明するための図である。 減衰定数の分布を説明するための図である。 保護膜を形成した場合と、形成していない場合についての減衰定数について説明するための図である。 エアブリッジ構造の製造方法を説明するための工程図（１）である。 エアブリッジ構造の製造方法を説明するための工程図（２）である。

符号の説明

１２ コプレーナ線路
２０、２２ 基板
２４ 凹部
３０ 絶縁膜
４０ 金属膜
４２ 信号線路
４４ 接地導体
５０ 保護膜
５２、７６ 開口部
６２、８２ カレントフィルム
６４ 金属
７０、７５、７８、８０、８４ レジストパターン
８６ 金メッキ
１１０ 被測定基板
１２４ ネットワークアナライザ
１２６ パーソナルコンピュータ
１２８ 基板搭載ステージ
１３１−１、１３１−２ プローブヘッド

Claims (6)

1. 高抵抗シリコン基板と、
   該高抵抗シリコン基板の１の主表面上に形成された信号線路と、
   前記高抵抗シリコン基板の前記主表面上の、前記信号線路を挟む位置に形成された１対の接地導体と
   を備え、
   前記信号線路と前記接地導体間の、前記高抵抗シリコン基板の前記主表面側に、凹部が形成されている
   ことを特徴とするコプレーナ線路。
2. 前記凹部の深さが、少なくとも１００ｎｍである
   ことを特徴とする請求項１に記載のコプレーナ線路。
3. 前記１対の接地導体がエアブリッジ配線で接続されている
   ことを特徴とする請求項１又は２に記載のコプレーナ線路。
4. 高抵抗シリコン基板の１の主表面上に、信号線路と、該信号線路を挟む位置に１対の接地導体とを形成する工程と、
   前記信号線路及び前記接地導体をマスクとして、前記信号線路及び前記接地導体間の、前記高抵抗シリコン基板の前記主表面側に凹部を形成する工程と
   を備えることを特徴とするコプレーナ線路の製造方法。
5. 前記凹部の深さを、少なくとも１００ｎｍにする
   ことを特徴とする請求項４に記載のコプレーナ線路の製造方法。
6. さらに、
   前記１対の接地導体を接続するエアブリッジ配線を形成する工程
   を備えることを特徴とする請求項４又は５に記載のコプレーナ線路の製造方法。

Images