JP3829688B2 - データアクセス制御方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、工場やプラント等でFA/PA等に用いられる各機器をネットワークで接続し、ネットワークを用いて相互にデータを送受信するネットワークシステム及びその通信局となるコントローラや数値制御機器、ロボットコントローラ等に関する。
【0002】
【従来の技術】
工場やプラント等で用いられているコントローラや数値制御機器をネットワーク局とするネットワークシステムの一般的な構成を図3に示す。
【0003】
図3のシステムでは、バス型のトポロジーを持つネットワーク100に、ファクトリーオートメーション用コントローラや数値制御機器、ロボットコントローラなどがネットワーク局として接続される構成を持つ。各ネットワーク局は共有メモリ102を備え、この共有メモリ102を介して他局との送受信データが管理される。
【0004】
この共有メモリ102は、自局を含むネットワーク100上の全ての局分の領域に分かれており、各領域がネットワーク100上の各局と1対1に対応する構成となっている。そして共有メモリ102上の自局に対応する領域が送信領域となり、また他局に対応する領域がその局からのデータの受信領域となっている。送信データを共有メモリ102内の自局に対応する領域に格納すると、このデータを格納したフレームがネットワーク100上に送出され、ネットワーク100上の他の全ての局へブロードキャスト送信されて他局の共有メモリ102の自局に対応する領域に格納される。よって、自局からの他局へデータを送る時は送信データを共有メモリ102の自局に対応する領域に格納し、他局からの送信データを受け取る時はその局に対応する領域に格納されているデータを読み出す。
【0005】
ネットワーク100でのデータの送信はトークン101と呼ばれる特別なフレームを各局で巡回させて管理するトークンパッシング方式により行われている。トークンパッシング方式では、トークン101を保持している局のみがネットワーク100へのデータの送信権を持ち、送信データが格納されたフレームをネットワーク100上に流す。このフレームは、ネットワーク100を巡回し、これを受信した受信局ではフレーム内のデータを受信して次の局へ送信する。そしてフレームが1順次して、送信局に戻ってくると、送信局はトークン101を次の局に渡す。
【0006】
以下に各局によるデータの送受信方法を図3に対応させて説明する。
初期状態として局1がデータ送信を行う権利(トークン)を持つ時、局1は送信データとして共有メモリ102の局1に対応する領域に送信データを書き込み、自局一局分のデータを格納したフレームをネットワーク100上の他の全ての局(局2〜局N)にブロードキャスト送信してトークン101をリリースする。これを受信した局2、3、・・Nはこのフレーム内の局1のデータを送受信バッファを介して共有メモリの局1に対応する領域へ格納する。この時、この局1からのフレームに次のフレーム送信局として指定してある局が次の送信局となる(この場合は局2とする)。
【0007】
局2は、共有メモリ102の局2に対応する領域から自局の送信データを取り出し、これを格納したフレームを他の全ての局(局1、3〜N)宛てにブロードキャスト送信する。以下同様に、局2からのフレームを受信後、フレーム内で次回の送信局に指定された局は、自局の送信データを格納したフレームを送信する。そして全ての局が送信局となり、トークン101が1巡すると再び局1が送信局となり、上記処理が繰り返される。
【0008】
図4は、各局内の伝送部分のハードウェア構成を示すブロック図である。
図4の構成では、各局は、ネットワーク100による伝送を担う構成として、ネットワーク100に対するドライバ/レシーバ210、送受信バッファ220、伝送制御部230、3組の共有メモリ240(240−1、240−2、240−3)、共有メモリアクセス制御部250及び上位層インタフェース260を備えている。
【0009】
このうち送受信バッファ220は、共有メモリ240とネットワーク100とのバッファとなるもので、データ受信時にはネットワーク100から受信したデータが共有メモリ240に格納される前に一時保持され、エラー検出や受信フレームの種別解析等が行われる。またデータ送信時は共有メモリ240から読み出したデータがネットワーク100に送出される前に保持される。また上位層インタフェース260は、アプリケーションプログラムやサービス等のネットワーク上位層とのインタフェースである。
【0010】
各局は、上述した様な各ネットワーク局毎の領域を持つ共有メモリ240を3組備え、上位層側及び伝送側とこれら3組の共有メモリ240の接続を切り替えることにより、局内で稼動するアプリケーション等の上位層による処理と受信データとの間の整合性を確保する構成となっている。この3組の共有メモリ240の内の1つが上位層インタフェース260と接続されて上位層がアクセスを行うメモリとなり、もう1つが送受信バッファ220と接続されネットワーク100から受信した受信データを格納するメモリとなり、残りの1つが空きメモリとなる。
【0011】
共有メモリ240に1つの空きメモリを設けることにより上位層側の処理速度とネットワーク100からのデータの受信速度との差を吸収することが出来、また最新の受信データが格納された共有メモリ240に上位層がアクセスするように切り替えを制御することにより、上位層は常に最新の受信データに対してアクセスを行える。
【0012】
上位層側は、共有メモリ240と伝送側(送受信バッファ220)の接続を切り替える際、伝送制御部230に対して伝送側切り替え要求を行い、伝送制御部230からの応答として完了通知があると、共有メモリアクセス制御部250に対してアクセス領域の指定を行う。また上位層側は、自己と共有メモリ240の接続を切り替えるときは、共有メモリアクセス制御部250に対してアクセスする領域を指定することによって切り替える。
【0013】
ネットワーク100から次回送信局に自局が指定されているフレームを受信すると、これは上位層に通知される。これに対し上位層は、伝送制御部230に対して伝送側切り替え要求を行うと共に、伝送制御部230からの応答として完了通知があると、共有メモリアクセス制御部250に対して共有メモリ240の中で最新の送信データが格納されているものへの接続を指示する。また、ネットワーク100から他局によるフレームを受信すると、上位層は共有メモリアクセス制御部250に対して送受信バッファ220と共有メモリ240の中で空きメモリとなっているものとの接続を指示する。
【0014】
また、上位層側で生じた送信要求に対して、送信データを共有メモリ240に格納するが、その際、上位層側と送信側とで同時性を保つ為、3つの共有メモリ240−1〜240−3全てに対して、自己に対応する領域に同じ送信データを格納する必要がある。よって、送信データ毎に、3組の共有メモリ240−1〜240−3それぞれに対して、計3回のライトアクセスを行う。
【0015】
図5に上位層側から共有メモリ240へ送信データを格納する際の、アクセス時間の内訳概要を示す。
上位層で他局へのデータの送信要求が生じると、上位層インタフェース260を介して、3組全ての共有メモリ240の自局の領域に送信データを格納する。上位層側から共有メモリ240に送信データを書き込むには、図5に示すようにまず共有メモリバスアクセス調停を行う。そしてバスの使用権を獲得すると共有メモリにアクセス制御を行って送信データを書き込む。この時、3つの共有メモリ240−1〜240−3に書き込まなければならないので、この共有メモリバスアクセス調停及び共有メモリアクセス制御の処理を同図に示すように3回繰り返すこととなる。
【0016】
【発明が解決しようとする課題】
共有メモリ240へのアクセスに対しては、上位層側と伝送側の2つのバスマスタが存在することとなることから、共有メモリ240へのバスの使用権の調停が必要となる。よって上位層側が共有メモリアクセスにかかる時間はメモリアクセス時間にバス使用権の調停制御時間が加算される。
【0017】
その為、上位層から共有メモリ240へ送信データを格納する際には同データのライトアクセスを共有メモリへ3回個別に行う必要があるが、図5に示したようにその都度バス使用権の調停制御を必要とし、上位層と共有メモリ240の間のバス転送性能が低下する要因になっている。
【0018】
上記問題点を鑑み、本発明は、上位層側から共有メモリ240へ送信データを格納する際に共有メモリのバス使用権の調停制御時間を短縮させることで、バス転送性能を向上させると共にファームウェア処理の軽減したデータアクセス制御方法及びネットワーク局を提供することを課題とする。
【0019】
【課題を解決するための手段】
本発明によるデータアクセス制御方法は、ネットワーク上の各ネットワーク局が複数の共有メモリを備え、該共有メモリに書き込んだデータが他のネットワーク局の共有メモリに転送されるネットワーク方式による、該共有メモリへのデータアクセス制御方法であって、上記ネットワーク局の上位層側から上記共有メモリに送信データを格納する時、前記共有メモリへのバスの使用権獲得の為の調停を行い、バスの使用権を獲得すると上記複数の共有メモリ全てに上記送信データを格納し、上記複数の共有メモリ全てに上記送信データを格納した後、上記バスを開放することを特徴とする。
【0020】
また、本発明によるネットワーク局は、ネットワーク上の各ネットワーク局が複数の共有メモリを備え、該共有メモリに書き込んだデータが他のネットワーク局の共有メモリに転送されるネットワーク方式による上記ネットワーク局であって、上記共有メモリへのバスの使用権獲得の為の調停を行うバス調停手段と、上記バスの使用権を獲得すると上記複数の共有メモリ全てに上位層から与えられた送信データを格納するデータ格納手段と、上記複数の共有メモリ全てに送信データを格納した後、上記バスを開放するバス開放手段とを備える事を特徴とする。
【0021】
本発明によれば、上位層から複数の共有メモリへの送信データの格納は、上位層から共有メモリへ格納要求(データの送信要求)が生じると、共有メモリへのバス調停を行い、バスの使用権が得られると、全ての共有メモリへ連続して送信データを格納し、全ての共有メモリへの格納が終了するとバスを開放する。
【0022】
従って、各共有メモリ毎に要したバス使用権の獲得の為の調停時間分処理を短縮することができる。
【0023】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
尚以下の説明では、図3のように、各局はバス型のトポロジーのネットワークを例にして説明しているが、本発明はネットワークのトポロジーには依存しないので、リング型やスター型等他のトポロジーを持つネットワークについても同様に適用される。
【0024】
図1は本実施形態における各局内の伝送部分のハードウェア構成を示すブロック図である。
図1の構成では、ネットワーク100による伝送を担う構成として、ネットワーク100に対するドライバ/レシーバ10、送受信バッファ20、伝送制御部30、共有メモリ40、共有メモリアクセス制御部50及びアプリケーションプログラムやサービス等のネットワーク上位層とのインタフェースとなる上位層インタフェース60を備えている。
【0025】
また受信データと、局内で稼動するアプリケーション等の上位層側の処理とでデータの整合性を確保するため、共有メモリ40は3組の共有メモリ40−1〜40−3を切り替えて用いる構成とし、これらの中の1つが上位層インタフェース70と接続され上位層がアクセスを行うメモリとなり、もう1つが送受信バッファ20と接続されネットワーク100から受信した受信データを格納するメモリとなり、残りの1つが空きメモリとなる。そして上位層からの要求に基づいてこの3組の共有メモリ40−1〜40−3と伝送側(送受信バッファ20)及び上位層側(上位層インタフェース70)との接続を切り替えることにより上位層の処理速度とネットワーク100からの受信速度との差を吸収し、上位層が常に最新のデータに対してアクセス出来るようにしている。
【0026】
尚以下の説明では、3組の共有メモリ40は、論理的には同一アドレス空間上に設けてオフセット値によって切り替える構成としているが、それぞれ別のアドレス空間上に設けバンク切り替えによって切り替える構成としても良い。また物理的には同じメモリ上に構成しても、それぞれ別に構成しても良い。また各局は3組の共有メモリを備える構成としているが、本発明はこれに限定されるものではなく、複数の共有メモリを備える構成であれば適用することができる。
【0027】
送受信バッファ20は、基本的に図4の送受信バッファ320と同様の構成を持ち、データ受信時にはネットワーク100から受信したデータが共有メモリ240に格納される前に一時保持され、エラー検出や受信フレームの種別解析等が行われる。またデータ送信時は共有メモリ240から読み出したデータがネットワーク100に送出される前に保持されるものである。送受信バッファ20は内部が共有メモリ40と同様自局を含むネットワーク100上の全ての局と1対1対応させた領域に分かれており、ネットワーク100から受信した他局からの送信データ240は送信元局に対応する領域に上書きされて格納されてゆく。
【0028】
伝送制御部30は伝送側の制御を行うもので、共有メモリ40及び送受信バッファ20を介してのネットワーク100とのデータの送受信を行うため、共有メモリ40と送受信バッファ20の間のデータ転送の管理制御を行う。
【0029】
共有メモリアクセス制御部50は、上位層側からの指示に基いて共有メモリ40と上位層側及び伝送側との接続切替を行うもので、データバッファ51及びアドレス制御部52を備える。
【0030】
データバッファ51は、共有メモリ40と上位層側及び伝送側がやり取りするデータを一次保持するバッファで、伝送側若しくは上位層側がバス使用権を獲得すると、アドレス制御部52の指示に基づいて伝送側若しくは上位層側によってデータバッファ51に格納されたデータが共有メモリ40へデータ転送される。アドレス制御部52は、共有メモリ40へのアクセスを管理するもので、上位層インタフェースを介して上位層側から共有メモリ40にアクセス要求があると、共有メモリ40に対して対応するアドレスを生成し、データバッファ51と共有メモリ40との間のデータのやり取り及びデータバッファ51と伝送側及び上位層側とのデータのやり取りを制御する。
【0031】
このアドレス制御部52には、3組の共有メモリ40−1〜40−3それぞれの先頭アドレスがオフセット値として設定されており、上位層側及び伝送側と各共有メモリ40−1〜40−3との接続切替は、このオフセット値を切り替えることによって行う。例えば、上位層側が共有メモリ40−1と接続されているときは、共有メモリ40−1の先頭アドレスが上位層側がアクセスする位置のオフセット値としてセットされており、上位層が共有メモリアクセス制御部50に対して領域指定を相対アドレスで行なうと、アドレス制御部52はこの相対アドレスにオフセット値を加えて実アドレスを生成して、データを読み出す。同様に伝送側と共有メモリ40−2が接続されている時は、共有メモリ40−2の先頭アドレスが伝送側に接続されている共有メモリ40のオフセット値としてセットされており、このオフセット値に相対アドレスを付加してアクセスする領域が指定される。
【0032】
またデータ送信を行う場合には、上位層側が、共有メモリアクセス制御部50に対して、一度自己に対応する領域を相対アドレスによって領域を指定して送信データを格納すれば、アドレス制御部52がバスの使用権を得るとオフセット値を換えながら3組の共有メモリ40−1〜40−3全てに同一のデータを書き込む。よってこの時バスのアクセス調停は一度行えばよい。従ってその分共有メモリ40のアクセスに要するファームウェアの処理が軽減され、またその分アクセスに要する時間も短くなる。また上位層側は、共有メモリアクセス制御部50に一度送信データを格納すれば共有メモリ40への書き込み処理から開放されるので、上位層側の負荷は軽減される。
【0033】
上位層でデータ送信要求が発生すると、上位層は、上位層インタフェース60を介して、共有メモリ40の書き換え要求として共有メモリアクセス制御部50に対して相対アドレスによる領域指定を行い、また送信データをデータバッファ51に格納する。アドレス制御部52は、共有メモリ40のバスのアクセス調停を行い、バス使用権を得ると、ハードウェアによって、共有メモリ40−1の先頭アドレスをオフセット値としてこれに領域指定として与えられた相対アドレスを加えてアドレスを生成して、対応する共有メモリ40の位置にデータバッファ51内の送信データを書き込む。共有メモリ40−1へのデータの書き込みが終了すると、次にアドレス制御部52は、オフセット値を共有メモリ40−2の先頭アドレスに替えて、対応する共有メモリ40の位置にデータバッファ51内の送信データを書き込み、更にオフセット値を共有メモリ40−3の先頭アドレスに切り替えて、対応する共有メモリ40の位置にデータバッファ51内の送信データを書き込み、共有メモリ40−2及び共有メモリ40−3への送信データの書き込みを行う。
【0034】
このように、本実施形態では、一度のバス調停によってバス使用権を確保すると、3回連続してライトサイクルを実行し、共有メモリ40−1〜40−3全てに対して送信データを書き込むことができる。これにより、1つのデータに対して、これまで各共有メモリ毎に、計3回のバスアクセス調停が必要だったのが、1度バス調停すれば3組の共有メモリ全てにデータを書き込むことができるので、その分バス転送性能を向上させることが出来ると共にファームウェア処理を軽減することができる。
【0035】
図2に上位層側から共有メモリ40へ送信データを格納する際の、アクセス時間の内訳概要を示す。
同図に示すように、上位層側から共有メモリ40へのデータの書き込みは、まず最初にバスアクセスの調停が行われ、以降共有メモリ40−1〜40−3全てにデータの転送が完了するまでバスを開放せずにデータを書き込む。
この時共有メモリアクセス制御部50は、メモリに対してオフセットの変更によりアドレスを順次生成する。従って、図5に示した方式に比して、2度のバスアクセスの調停に要する時間の分だけデータの書き込み処理に要する時間を短くすることができる。従って、その分バスの転送性能を向上させることができる。
【0036】
【発明の効果】
本発明によれば、上位層側から共有メモリへ送信データを格納する際に共有メモリバス使用権の調停制御時間を短縮させることが出来、バス転送性能を向上させると共にファームウェア処理の軽減ができる。
【図面の簡単な説明】
【図1】本実施形態における各ネットワーク局内の伝送部分のハードウェア構成を示すブロック図である。
【図2】 本実施形態における上位層側から共有メモリへ送信データを格納する際の、アクセス時間の内訳概要を示す図である。
【図3】ネットワークシステムの一般的な構成を示す図である。
【図4】従来の各ネットワーク局内の伝送部分のハードウェア構成を示すブロック図である。
【図5】 従来の上位層側から共有メモリへ送信データを格納する際の、アクセス時間の内訳概要を示す図である。
【符号の説明】
10、210 ドライバ/レシーバ
20、220 送受信バッファ
30、230 伝送制御部
40、102、240 共有メモリ
50、250 共有メモリアクセス制御部
51 データバッファ
52 アドレス制御部
60、260 上位層インタフェース
100 ネットワーク
101 トークン
Claims (3)
- ネットワーク上の各ネットワーク局が複数の共有メモリを備え、該共有メモリに書き込んだデータが他のネットワーク局の共有メモリに転送されるネットワーク方式による、該共有メモリへのデータアクセス制御方法であって、
前記ネットワーク局の上位層側から前記共有メモリに送信データを格納する時、前記共有メモリへのバスの使用権獲得の為の調停を行い、前記バスの使用権を獲得すると前記複数の共有メモリ全てに前記送信データを格納し、前記複数の共有メモリ全てに前記送信データを格納した後、前記バスを開放することを特徴とするデータアクセス制御方法。 - ネットワーク上の各ネットワーク局が複数の共有メモリを備え、該共有メモリに書き込んだデータが他のネットワーク局の共有メモリに転送されるネットワーク方式による前記ネットワーク局であって、
前記共有メモリへのバスの使用権獲得の為の調停を行うバス調停手段と、
前記バスの使用権を獲得すると前記複数の共有メモリ全てに上位層から与えられた送信データを格納するデータ格納手段と、
前記複数の共有メモリ全てに送信データを格納した後、前記バスを開放するバス開放手段と
を備える事を特徴とするネットワーク局。 - 前記データ格納手段は、
前記送信データを保持するデータバッファと、
前記複数の共有メモリの各先頭アドレスを保持し、前記バスの使用権を獲得すると該先頭アドレスをオフセット値としてアドレスを生成して、前記データバッファ内の送信データを前記複数の共有メモリ全てに格納するアドレス制御部と
を有することを特徴とする請求項2に記載のネットワーク局。
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