CN101482853B - 直接存储器访问系统及方法 - Google Patents

Abstract

本发明提供一种直接存储器访问系统及方法，该系统包含至少一读取总线、至少一写入总线、至少一存储器总线以及一直接存储器访问控制器。读取总线用以读取一第一外围装置中的数据。写入总线用以写入数据至一第二外围装置，且存储器总线用以存取一存储器。直接存储器访问控制器包含多个信道以及一总线仲裁器，多个信道电性连接于前述总线，并以一控制表定义每一该信道的一数据源位置以及一数据目的位置，总线仲裁器则用以控制前述总线的存取权。

Description

直接存储器访问系统及方法

技术领域

本发明是关于一种直接存储器访问(Direct Memory Access；DMA)系统及方法，尤其关于一种可改善传输效率且易于扩充的直接存储器访问系统及方法。

背景技术

直接存储器访问(DMA)允许外围装置与存储器之间直接转移资料，而不需经由处理器(例如CPU)的参与。在外围装置与存储器之间需要大量资料转移时，此种方式可說是一种不需要中断服务程序的中断服务，直接由硬件完成转移资料的工作，节省了许多处理器执行程序的时间。

请参照图1，DMA控制器11可视为一种能通过一组专用总线(Bus)12，将内部和外部存储器与具有DMA能力的外围装置21、22、23、24相连的控制器。于初始化数据传输时，装置的驱动程序设定DMA信道的地址和计数缓存器、及数据传输方向后指示DMA硬件开始这个传输动作。当传输结束的时候，装置就会以中断的方式通知CPU。换言之，现有技术完成一次DMA动作包含了读取及写入的动作。由于总线12在同一时间周期内，仅允许外围装置21、22、23、24其中之一进行存取，因此，若数据准备不及或外围装置忙碌时，将降低整体DMA系统的传输效率。

请参照图2，另一种DMA架构的外围装置21、22、23、24通过专属的总线12与DMA控制器11’连接，藉以提升整体DMA系统的传输效率。然而，依据图2所示的DMA架构，外围装置21、22、23、24传输数据时用以暂存的存储器不易共享，因此，硬件设计时需为外围装置21、22、23、24配置对应的存储器空间，占据较多的芯片面积。且由于电路的再利用率低，若欲扩充外围装置时，不仅需增加DMA及总线数量，也需增加对应的存储器空间，因此增加了变更硬件设计的困难度。

综上所述，如何改善直接存储器访问系统的传输效率，且易于扩充直接存储器访问系统便是目前亟需努力的目标。

发明内容

针对上述问题，本发明的目的在于提供一种直接存储器访问系统及方法，其可改善直接存储器访问系统的传输效率，且易于扩充直接存储器访问系统的总线数量以及传输信道。

依本发明的一实施样态，一种直接存储器访问系统包含至少一读取总线、至少一写入总线、至少一存储器总线以及一直接存储器访问控制器。读取总线具有至少一第一读取端口，用以读取一第一外围装置中的数据。写入总线具有至少一第一写入端口，用以写入数据至一第二外围装置。存储器总线具有至少一第二读取端口以及一第二写入端口，用以存取一存储器，直接存储器访问控制器则包含多个信道以及一总线仲裁器。多个信道电性连接该读取总线、该写入总线以及该存储器总线，并以一控制表定义每一信道的一数据源位置以及一数据目的位置。总线仲裁器则用以控制该读取总线、该写入总线以及该存储器总线的存取权。

依本发明的另一实施样态，一种直接存储器访问方法应用于包含至少一读取总线、至少一写入总线、至少一存储器总线以及具有一直接存储器访问控制器的一直接存储器访问系统，所述的直接存储器访问控制器包括多个信道和一总线仲裁器，该方法的步骤包含以一控制表定义所述的多个信道的一数据源位置以及一数据目的位置，该多个信道电性连接该读取总线、该写入总线以及该存储器总线；所述的总线仲裁器控制所述的读取总线、所述的写入总线以及所述的存储器总线的存取权；以及该直接存储器访问系统依据每一该信道的来源位置及目的位置来搬移数据，其中，该读取总线、该写入总线以及该存储器总线可在同一时间周期内被存取。

依据本发明的直接存储器访问系统及方法，其读取总线、写入总线、存储器总线以及电性连接于存储器总线的存储器可被多个外围装置共享，因此能够以较少的总线数量提供较佳的传输效率，且可集中管理存储器的配置。又，在本发明的DMA架构下，可较为容易地扩充总线的数量以增加带宽，且较容易将外围装置连接至总线并支持DMA传输，且传输信道的设计较有弹性且易于扩充。

附图说明

图1为一现有技术的直接存储器访问系统的方块图。

图2为另一现有技术的直接存储器访问系统的方块图。

图3为本发明较佳实施例的直接存储器访问系统的方块图。

图4为本发明较佳实施例的控制表的示意图。

图5为本发明较佳实施例的直接存储器访问系统搬移数据的时序示意图。

附图标号：

11、11’直接存储器访问控制器    12总线

21、22、23、24外围装置          31直接存储器访问控制器

311总线仲裁器                   32读取总线

33写入总线                      34存储器总线

341存储器读取总线               342存储器写入总线

411、421、431、441第一外围装置

412、422、432、442第二外围装置

45存储器                        A1-C3信道

T1-T6时间周期

具体实施方式

以下将参照相关图式，说明依本发明较佳实施例的直接存储器访问系统及方法，其中相同的组件将以相同的参照符号加以说明。

请参照图3，本发明较佳实施例的直接存储器访问系统包含至少一读取总线32、至少一写入总线33、至少一存储器总线34以及一直接存储器访问(DMA)控制器31。读取总线32具有至少一第一读取端口，较佳者，其具有多个第一读取端口。如图3所示，读取总线32与第一外围装置411、421、431、441电性连接，用以读取第一外围装置411、421、431、441中的数据。写入总线33具有至少一第一写入端口，较佳者，其具有多个第一写入端口。写入总线33与第二外围装置412、422、432、442电性连接，用以写入数据至第二外围装置412、422、432、442。

需注意者，第一外围装置以及第二外围装置可为同一外围装置。举例而言，第一外围装置411以及第二外围装置412为同一外围装置，当想要读取此外围装置中的数据时，则使用读取总线32读取数据，而若欲写入数据到此外围装置时，则使用写入总线33来写入数据。

存储器总线34为一双向传输的总线，也即其具有至少一第二读取端口以及一第二写入端口，较佳者，存储器总线34具有多个第二读取端口以及多个第二写入端口。利用存储器总线34即可存取连接其上的存储器45，例如其为一静态随机存取存储器(Static Random Access Memory；SRAM)。如图3所示，双向传输的存储器总线34可由一存储器读取总线341以及一存储器写入总线342加以实现。也即，存储器读取总线341具有第二读取端口，用以读取存储器45的数据；存储器写入总线342具有第二写入端口，用以写入数据至存储器45。

DMA控制器31包含多个信道以及一总线仲裁器(Bus Arbiter)311。总线仲裁器311用以控制读取总线32、写入总线33以及存储器总线34的存取权。总线仲裁器311授权存取总线的控制方式可由现有技术加以实现。举例而言，总线仲裁器311可为一菊链式(daisy-chain)仲裁器或一平行式(parallel)仲裁。再者，控制总线数据存取的状态机(state machine)设计能够以循环排程(roundrobin)的方式加以实现，当有数据准备不及或是外围装置忙碌时，即可切换到下一个数据传输编程来存取总线，提升总线的使用率。

于图3所示的实施例中，DMA控制器31具有六个信道A1、A2、B1、B2、C1、C2，并分别电性连接读取总线32、写入总线33以及存储器总线34。DMA控制器31可利用一控制表定义信道A1～C2的数据源位置(source)以及数据目的位置(destination)。如图3所示，信道A1、A2电性连接读取总线32以及存储器总线34的存储器写入总线342，利用信道A1、A2即可读取连接至读取总线32的外围装置的数据，并将数据写入到存储器45中。信道B1、B2电性连接存储器总线34的存储器读取总线341以及写入总线33。利用信道B1、B2即可读取存储器45的数据，并将数据写入到连接至写入总线33的外围装置。信道C1、C2电性连接读取总线32以及写入总线33，利用信道C1、C2即可读取连接至读取总线32的外围装置的数据，并将数据写入到连接至写入总线33的外围装置。

请参照图4，说明本发明的直接存储器访问系统利用控制表定义信道A1-C2。在此假设Read_port_1到Read_port_4分别代表读取总线32的四个读取端口，且分别连接第一外围装置411～441；Write_port_1到Write_port_4分别代表写入总线33的四个读取端口，且分别连接第二外围装置412-442；Memory_Address则代表存储器45中预定的记忆地址。

接续上述说明，控制表中至少记录每一信道的数据源位置以及数据目的位置。举例而言，信道A1的数据源位置为Read_port_1，数据目的位置为Memory_Address，因此，利用信道A1执行DMA以搬移数据时，即可读取第一外围装置411的数据，并将数据写入存储器45中的预定存储器地址。同理，利用信道B1执行DMA以搬移数据时，即可读取存储器45中预定存储器地址的数据，并将数据写入第二外围装置412；利用信道C1执行DMA以搬移数据时，即可读取第一外围装置431的数据，并将数据写入第二外围装置432。需注意者，执行上述任一DMA交易时，读取及写入的存取动作分别是由不同的总线所完成，因此，在同一时间周期内，读取总线32在读取数据，写入总线33或记忆总线34可同时执行写入数据的动作。

请再参照图4，控制表不仅定义数据源位置以及数据目的位置，更记录信道致能状态、数据长度以及传输状态等信息。于一实施例中，控制表能够以一缓存器加以实现，因此，控制表更能够作为每一信道的缓存器，以暂存每一信道于传输过程中的数据。控制表可由硬件、韧体或软件加以实现，但不限于此，控制表也可由上述的组合来加以实现。

请参照图5，举例说明本发明的直接存储器访问系统搬移数据的时序图。图中的T1-T6表示时间周期，Read表示存取读取总线32，Write表示存取写入总线33，Memory表示存取存储器总线34。如图5所示，信道A1于时间周期T1进行读取的动作，于时间周期T2进行写入存储器的动作，以完成一次DMA交易。由于在时间周期T1时，存储器总线34并未被存取，因此，在时间周期T1时，信道B1可自存储器45中读取数据，并于时间周期T2时存取写入总线33以写入数据到第二外围装置412，完成另一次DMA交易。如前所述，信道A1、B1利用不同时间周期来存取存储器总线34以避免存取冲突，因此可在同一时间周期T1、T2内完成各自的DMA交易，也即可达到时间共享(Time Sharing)的目的。

接续上述说明，在时间周期T2时，由于读取总线32为闲置状态，因此信道C1即可存取读取总线32，以读取第一外围装置431的数据，并于时间周期T3时存取写入总线33，以写入数据至第二外围装置432，而完成DMA交易。依此类推，信道A2、B2、C2依序存取总线以完成DMA交易。如图5所示，读取总线32在时间周期T1-T6皆由不同信道存取以执行各自的DMA交易，因此读取总线32可与多个外围装置共享，也即可达到空间共享(SpaceSharing)的目的，使电路的再利用率提高。同理，写入总线33同样可与多个外围装置共享，而连接至存储器总线34的存储器45也可被多个外围装置共享，因此可节省部分存储器的芯片面积。

另需注意者，于同一时间周期内，读取总线32、写入总线33以及存储器总线34可同时处于工作状态。举例而言，于时间周期T3时，写入总线33被信道C1存取；读取总线32被信道A2存取；存储器总线34被信道B2存取。于时间周期T4时，写入总线33被信道B2存取；读取总线32被信道C2存取；存储器总线34被信道A2存取。因此，将一个DMA交易的读取以及写入动作分别由不同的总线执行，可避免因数据准备不及或外围装置忙碌而占用总线的情形，充份发挥时间共享以及空间共享的效果，进而提升整体DMA系统的传输效率。

图3所示的DMA系统仅显示六个信道，但不限于此，本发明的DMA系统可于硬件设计预留多个信道。例如图4所示的控制表，其不仅定义信道A1-C2的相关信息，也定义信道A3、B3、C3的相关信息。图4所示的信道A3、B3、C3目前设定的信道致能状态为Disable，若需使用信道A3、B3、C3时，以韧体或软件的方式重新定义信道A3、B3、C3的相关信息后，即可执行DMA交易。

另外，图3所示的DMA系统仅以读取总线32、写入总线33以及记忆总线34作说明。然而，所属技术领域中具有通常知识者也可在本发明的DMA系统中整合一内部存储器总线。内部存储器总线具有一第三读取端口以及一第三写入端口，用以存取一处理器的内部存储器。另将信道电性连接至内部存储器总线，并定义其数据源位置以及数据目的位置，DMA系统即可在内部存储器以及外部存储器之间搬移数据。

接着说明本发明较佳实施例的直接存储器访问方法。本发明的直接存储器访问方法是应用于包含至少一读取总线、至少一写入总线、至少一存储器总线以及具有一直接存储器访问控制器的一直接存储器访问系统，直接存储器访问控制器包括多个信道和一总线仲裁器，其步骤包含：以一控制表定义多个信道的一数据源位置以及一数据目的位置，其中多个信道电性连接于读取总线、写入总线以及存储器总线；总线仲裁器控制读取总线、写入总线以及存储器总线的存取权；以及依据信道的来源位置及目的位置来移动数据，其中，读取总线、写入总线以及存储器总线可在同一时间周期内被存取。搬移数据的详细步骤如前所述，在此不再赘述。

依据本发明的直接存储器访问系统及方法，其读取总线、写入总线以及存储器总线可被多个外围装置共享，因此能够以较少的总线数量提供较佳的传输效率。且在本发明的DMA架构下，可较为容易地扩充总线的数量以增加带宽，且较容易将外围装置连接至总线并支持DMA传输，且传输信道的设计较有弹性且易于扩充。又，在本发明的DMA架构下，存储器可被多个外围装置共享以作为暂存之用，为另一种空间共享的型式，因此，可节省下许多存储器占用的芯片面积，且可集中管理存储器的配置，提高存储器的利用率。

以上所述仅为举例性，而非为限制性者。任何熟悉该项技术者均可依据上述本发明的实施例进行等效的修改，而不脱离其精神与范畴。故任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于权利要求中。

Claims (14)

1.一种直接存储器访问系统，其特征在于，该系统包含：

至少一读取总线，其具有至少一第一读取端口，用以读取一第一外围装置中的数据；

至少一写入总线，其具有至少一第一写入端口，用以写入数据至一第二外围装置；

至少一存储器总线，其具有至少一第二读取端口以及一第二写入端口，用以存取一存储器；以及

一直接存储器访问控制器，其包含：

多个信道，其电性连接所述的读取总线、所述的写入总线以及所述的存储器总线，并以一控制表定义每一所述的信道的一数据源位置以及一数据目的位置；及

一总线仲裁器，其控制所述的读取总线、所述的写入总线以及所述的存储器总线的存取权。

2.如权利要求1所述的直接存储器访问系统，其特征在于，所述的总线仲裁器允许所述的读取总线、所述的写入总线以及所述的存储器总线在同一时间周期内被存取。

3.如权利要求1所述的直接存储器访问系统，其特征在于，所述的多个信道包含：

一第一信道，其电性连接所述的读取总线以及所述的存储器总线；

一第二信道，其电性连接所述的存储器总线以及所述的写入总线；及

一第三信道，其电性连接所述的读取总线以及所述的写入总线。

4.如权利要求1所述的直接存储器访问系统，其特征在于，所述的数据源位置为所述的第一读取端口或所述的存储器的存储器地址，且所述的数据目的位置为所述的第一写入端口或所述的存储器的存储器地址。

5.如权利要求1所述的直接存储器访问系统，其特征在于，所述的控制表记录一数据长度、一传输状态、及一信道致能状态三者至少其中之一。

6.如权利要求1所述的直接存储器访问系统，其特征在于，每一所述的信道包含一缓存器，用以暂存传输的数据。

7.如权利要求1所述的直接存储器访问系统，其特征在于，所述的存储器总线包含：

一存储器读取总线，其具有所述的第二读取端口，用以读取所述的存储器的数据；及

一存储器写入总线，其具有所述的第二写入端口，用以写入数据至所述的存储器。

8.如权利要求1所述的直接存储器访问系统，其特征在于，该系统还包含：

一内部存储器总线，其具有一第三读取端口以及一第三写入端口，用以存取一处理器的内部存储器，且所述的信道电性连接至所述的内部存储器总线。

9.如权利要求8所述的直接存储器访问系统，其特征在于，所述的数据源位置为所述的第一读取端口、所述的存储器的存储器地址或所述的内部存储器的存储器地址，且其中所述的数据目的位置为所述的第一写入端口、所述的存储器的存储器地址或所述的内部存储器的存储器地址。

10.如权利要求1所述的直接存储器访问系统，其特征在于，所述的控制表是由硬件、韧体以及软件三者至少其中之一所定义，且所述的存储器为一静态随机存取存储器。

11.一种直接存储器访问方法，用于包含至少一读取总线、至少一写入总线、至少一存储器总线以及具有一直接存储器访问控制器的一直接存储器访问系统，所述的直接存储器访问控制器包括多个信道和一总线仲裁器，其特征在于，该方法的步骤包含：

以一控制表定义所述的多个信道的一数据源位置以及一数据目的位置，所述的多个信道电性连接所述的读取总线、所述的写入总线以及所述的存储器总线；所述的总线仲裁器控制所述的读取总线、所述的写入总线以及所述的存储器总线的存取权；以及

所述的直接存储器访问系统依据每一所述的信道的来源位置及目的位置来搬移数据，其中，所述的读取总线、所述的写入总线以及所述的存储器总线可在同一时间周期内被存取。

12.如权利要求11所述的直接存储器访问方法，其特征在于，所述的数据源位置为所述的读取总线的一读取端口或电性连接至所述的存储器总线的一存储器的存储器地址，且其中所述的数据目的位置为所述的写入总线的一写入端口或电性连接至所述的存储器总线的一存储器的存储器地址。

13.如权利要求11所述的直接存储器访问方法，其特征在于，所述的控制表记录一数据长度、一传输状态、及一信道致能状态三者至少其中之一。

14.如权利要求11所述的直接存储器访问方法，其特征在于，每一所述的信道包含一缓存器，用以暂存传输的数据。

Images