CN1552028A - 用于片上系统的分布式直接存储器访问的方法和装置 - Google Patents

用于片上系统的分布式直接存储器访问的方法和装置 Download PDF

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Abstract

本发明提供了一种在片上系统中分布式直接存储器访问的方法、装置和系统。DMA控制器单元被分布到要求直接存储器访问的各个功能模块。这些功能模块接口到其上发生直接存储器访问的系统总线。要求进行直接存储器访问的全局缓冲存储器耦合到系统总线。利用总线仲裁器仲裁哪个功能模块可访问系统总线来执行直接存储器访问。一旦一个功能模块被总线仲裁器选择来访问系统总线，该功能模块就可以用全局缓冲区存储器建立DMA例程。

Description

用于片上系统的分布式直接存储器访问的方法和装置
技术领域
本发明一般地涉及直接存储器访问控制器。更具体而言，本发明涉及用于片上系统(system on chip)的直接存储器访问。
背景技术
在计算机系统中，一般有三种方法来在系统总线上在中央处理单元(CPU)的主存储器或寄将其存器与输入/输出(I/O)设备之间传送数据。这三种方法是编程I/O、中断驱动I/O和直接存储器访问(DMA)。对编程I/O和中断驱动I/O，CPU负责从主存储器获得数据以在系统总线上将其传送到I/O设备，以及从I/O设备获得数据以在系统总线上传送到主存储器。这样，编程I/O和中断驱动I/O要求CPU的直接参与，这使其忙于管理数据传送从而不能执行其他更重要的功能。
所引入的直接存储器访问(DMA)要求集中的DMA控制器来减少数据传送中CPU的参与。集中DMA控制是公知的。集中DMA控制器基本上接管了在系统总线上在主存储器与I/O设备之间传送数据的任务。在DMA访问中，CPU的参与减少为对DMA传送的初始设置以及在DMA传送完成时的清理。在实际的DMA数据传送由DMA控制器控制的同时，CPU可以执行其他计算或功能。作为结果，DMA数据传送比编程I/O或中断驱动I/O方法都更有效率。为了避免系统总线上的冲突，DMA控制被集中到集中DMA控制器中。集中DMA控制器执行系统总线到所连接的I/O设备的仲裁，每次只允许一个I/O设备在它和主存储器之间传送数据。另外，当多个I/O设备同时要求执行DMA访问时，集中DMA控制器必须执行某种优先排序(prioritization)方法。于是，集中DMA控制器的控制逻辑可能会相当复杂，这可导致集中DMA控制器的电路模块相当大。
改进的半导体制造技术一直在使集成电路的特征尺寸减小，例如晶体管沟道长度。更小的晶体管已允许制造更复杂的集成电路，使得现在可在单个集成电路芯片中形成功能系统，并且得到令人满意的成品率(yield)。这些功能系统是基本上完整的系统，通常称为片上系统(SOC)。在一个SOC中，可能有许多需要向存储器或从存储器传送数据的功能模块。此外，当制造SOC时，通常期望其具有灵活性，使得可扩展功能模块的数量以处理更多的数据和/或增加其他类型的功能模块。随着功能模块数量的增加，在SOC中出现了潜在的仲裁问题。在此情况下使用集中DMA控制器的缺点是可能需要重新设计控制逻辑来满足扩展。
本美国(U.S.)非临时专利申请基于由Ganapathy等人于2000年9月8日递交的题为“METHOD AND APPARATUS FOR DISTRIBUTEDDIRECT MEMORY ACCESS FOR SYSTEMS ON CHIP”的U.S.临时专利申请No.60/231,421，这两个申请都转让给英特尔公司。
附图说明
图1是本发明片上系统的方框图。
图2是本发明分组语音(voice over packet，VOP)片上系统的详细方框图。
图3是包括图2中所示的核心直接存储器访问(DMA)控制器的核心处理器的实例的方框图。
图4是全局缓冲存储器的示例性存储器映射图，所述全局缓冲存储器包括具有起始和结束DMA地址位置的DMA数据，和用于描述存储于所述全局缓冲存储器中的DMA数据的DMA描述符表。
图5是图2的串行DMA控制器的方框图。
图6A是通过图2的多信道串行端口发送或接收的数据帧的示例性串行数据流。
图6B是由图5的时分复用(TDM)重映射存储器执行的多信道串行端口的数据帧的示例性重映射。
图7是图2的核心DMA控制器的方框图。
图8是图2的主机DMA控制器的方框图。
附图中类似的标号和标记指示提供类似功能的元件。参考标号后的字母表示具有该参考标号的元件的一个例子。
具体实施方式
在以下对本发明的详细说明中，给出了大量的具体细节以更充分地理解本发明。但是，没有这些具体细节也可以实施本发明，这对本领域的技术人员是明显的。在另外一些例子里，没有详细描述公知的方法、过程、组件和电路，以免不必要地混淆本发明各方面。
在片上系统(SOC)中提供了一种分布式直接存储器访问(DMA)的方法、装置和系统。DMA控制器单元被分布到要求对全局缓冲存储器进行直接存储器访问的多个功能模块。DMA控制器单元仲裁哪个功能模块可访问全局缓冲存储器。多个功能模块接口到其上发生直接存储器访问的系统总线。要求进行直接存储器访问的全局缓冲存储器耦合到系统总线。利用总线仲裁器来仲裁哪个功能模块可访问系统总线以执行直接存储器访问。一旦总线仲裁器选择了一个功能模块来访问系统总线，则其可建立对全局缓冲存储器的DMA例程。
现在参考图1，图示了一个片上系统(SOC)的方框图。一个实施例中的片上系统(SOC)100是分组语音(VOP)系统，包括通过一个连接与电话网络进行接口的多信道全双工串行端口和通过另一个连接与分组网络进行接口的另一个端口。在一个实施例中的电话网络是具有TDM串行数据流的公共交换电话网络(PSTN)。
现在参考图2，图示了一个分组语音片上系统(VOP SOC)100的详细方框图。分组语音片上系统100具有耦合到全局缓冲存储器210的中央系统总线200。系统总线200是标准的系统总线，其包括用于地址信号、数据信号和控制信号的导电迹线(trace)和导线。总线使用地址线来执行DMA传送。总线并发复用多个DMA事务，并且每次只处理一件事务。所以它需要一组地址线来用于该传送(读或写)。地址和数据线是分开的。在一个实施例中系统总线200用于数据信号的总线宽度具有64位的数据系统总线宽度(DSBW)。64位宽的数据系统总线宽度有助于高带宽的数据传送。由耦合到系统总线200的总线仲裁器201A-201N使用统一的可编程仲裁协议来仲裁片上系统100的功能模块对中央系统总线200的访问。由总线仲裁器201A-201N所提供的标准系统总线200和统一仲裁协议简化了系统总线200的仲裁。为了获得对全局缓冲存储器210的访问，片上系统100的功能模块必须首先通过总线仲裁器201A-201N获得对系统总线200的访问。系统总线200上的轮循(round-robin)仲裁方案保证分布式DMA主控制器203A-203N、207和215中的每个都有时间访问系统总线200，并在该时间可访问全局存储器210。
VOP SOC 100的所有代码、数据和状态信息都存储到作为中央存储库(depository)的全局缓冲存储器210中并从中读取。这样，数据带宽就很重要，并需要使用本发明的分布式直接存储器访问(DMA)系统在系统总线200上高效地将信息传送进和传送出全局缓冲存储器210。在总线仲裁器仲裁对系统总线的访问的同时，分布式DMA系统仲裁对全局缓冲存储器210的访问。全局存储器210是片上系统100中的分布式DMA主控制器的从属设备(slave)并包括从属DMA接口。全局缓冲存储器210响应于系统总线200上由分布式DMA控制器发起的DMA传送请求。分布式DMA系统允许功能模块生成其自己的用于全局缓冲存储器的地址，并避免每个周期都不断发送指令来访问大块数据。在一次DMA操作中设置寄存器，其允许自动生成地址并依序访问多个数据块或字节。片上系统100上要求直接存储器访问全局缓冲存储器210的功能模块包括一个或多个核心信号处理器202A-202N、与电话网络进行接口的多信道全双工串行端口206、以及与主机和分组网络进行接口的主机端口214。SOC 100的全局缓冲存储器210直接耦合到中央系统总线200。
除了微控制器223，片上系统100上要求直接存储器访问全局缓冲存储器210的模块都具有其自己的直接存储器访问(DMA)控制器。微控制器223通过总线接口224和总线仲裁器201C而耦合到系统总线200。微控制器223用作系统或执行程序管理器，以协调来自串行端口206和主机端口214的数据流和任务的调度。它不需要DMA控制器，但却为发送到全局存储器210的指令和数据生成高速缓存线差错(cache line miss)。微控制器具有数据高速缓存227和与之相关联的指令高速缓存228，这引起高速缓存线差错的生成。微控制器设置DMA描述符并指示SOC 100的单个功能单元执行DMA传送。总线仲裁器210C与总线接口224相互通话以使微控制器获得对系统总线的访问。微控制器223提供作业控制并象数据交通警察一样来协调进出全局缓冲存储器210的数据传送。通过将DMA描述符列表写入与该DMA相关的全局缓冲存储器，微控制器223设置了一个DMA。其随后通过指出DMA描述符列表的起始地址而通知功能单元执行对数据的DMA。功能单元随后读取DMA描述符列表并执行对数据的DMA。DMA描述符列表包括数据的起始地址和要传送的字节数。DMA描述符列表包括下面更加详细描述的其他信息。除微控制器223之外，一个或多个核心处理器202A-202N也可在全局存储器210中形成特别用于核心DMA传送的DMA描述符。作为一个例子，为了处理给定通信信道的数据帧或数据块，微控制器223使用核心处理器202A-202N中的一个设置DMA。它向这个核心处理器通知全局缓冲存储器中的描述符列表的起始地址。这个核心处理器读过描述符列表中的每一行，并对数据执行从全局缓冲存储器到该核心处理器的本地存储器中的DMA。
多信道串行端口206与多个全双工时分复用(TDM)远程通信信道进行接口以使VOP SOC 100支持多个通信信道。多信道串行端口206用作多个通信信道中每个的接收器和发送器，所述多个通信信道是512个信道量级。接收自电话网络的数据由多信道串行端口206存储到全局缓冲存储器210中，以由核心处理器202A-202N处理。在被核心处理器202A-202N处理之后要发送到电话网络上的数据，由多信道串行端口206从全局缓冲存储器210检索获取。为了直接访问全局缓冲存储器，多信道串行端口206包括耦合到总线仲裁器201A的串行DMA控制器207。
主机端口214耦合到主机，以在开机时接收外部数据并设置与其将处理的通信信道相关的信息。此外，主机端口214耦合到分组网络来全双工地为多个通信信道收发数据的分组有效载荷。接收自分组网络的数据由主机端口214存储到全局缓冲存储器210中，以由核心处理器202A-202N处理。在被核心处理器202A-202N处理之后要发送到分组网络上的数据，由主机端口214从全局缓冲存储器210检索获取。由主机端口214收发的分组有效载荷在分组网络上发送之前被分组，并在从分组网络接收到通过主机端口接收的分组有效载荷数据之后被去分组(depacketize)。或者，在VOP SOC 100中可包括分组器和去分组器以直接与分组网络进行接口。
在一个实施例中，主机端口214还实现可兼容英特尔I960的主机端口的协议。主机端口214耦合到例如英特尔I960主机处理器的主机以接收外部信息，因为全局缓冲存储器210对片上系统100是内部的。通过主机端口214，主机提供SOC 100启动期间关于启动序列的信息和关于SOC 100要支持的通信信道的信道设置信息，以及用户需要加载到SOC 100中的任何其他外部信息。一个实施例中的主机端口214包括32位宽的并行数据端口。换言之，分组有效载荷数据和其他信息可使用32位数据字宽从外部源流进和流出主机端口。主机端口214将外部总线上的32位数据转换成64位数据以在系统总线200上传输，并将来自系统总线200的64位数据转换成32位数据以发送出主机端口。
核心处理器202A-202N处理从电话网络接收到的TDM信号，并可响应于在电话网络上的反向通信而生成TDM信号，或者为在分组网络上通信而生成分组有效载荷。核心处理器202A-202N处理从分组网络接收到的分组有效载荷，为在分组网络上反向通信而将其处理成分组有效载荷或者为在电话网络上通信而将其处理成TDM数据。在任何情况下，需要处理的数据都首先存储到全局缓冲存储器210中。一个或多个核心处理器202A-202N随后检索到给定信道的数据用于处理。在数据由一个或多个核心处理器202A-202N完成处理之后，就存储到全局缓冲存储器210中。为了直接访问全局缓冲存储器，一个或多个核心处理器202A-202N包括一个或多个核心DMA控制器203A-203N，以将数据DMA到其本地存储器中。与状态信息和信道的功能处理相关联的代码也存储在全局缓冲存储器210中，并被DMA传送到将处理新数据采样的一个或多个核心处理器之一的本地存储器(程序存储器和数据存储器)中，其中状态信息用于信道及其数据采样的优先处理。
现在参考图3，图示了核心处理器202的方框图。图3中所图示的核心处理器202代表了图2中一个或多个核心处理器202A-202N的一个实例。核心处理器202包括图3中所示的耦合到一起的核心DMA控制器203、数字信号处理器(DSP)300、数据存储器302和程序存储器304。数据存储器302和程序存储器304中的存储器单元(location)可分配到双信道中以处理两个通信信道。按此方式将存储器单元分配到两个信道中有时称为双缓冲存储器方案。即数据存储器302可视作分开在两个信道上，信道1数据存储器302A和信道2数据存储器302B。类似地，程序存储器304可视作分开在两个信道上，信道1程序存储器304A和信道2程序存储器304B。信道1程序存储器304A对应于信道1数据存储器302A。信道2程序存储器304B对应于信道2数据存储器302B。
核心DMA控制器203和DSP 300在所有进行访问的存储器信道之间往复。核心DMA控制器203将数据和代码写入数据存储器和程序存储器的相应于未被处理的信道的存储器单元。在DSP 300正在处理一个信道的存储器单元的同时，DMA正在读出或更新另一个信道的存储器单元。例如，DSP 300使用在程序存储器304的信道1304A中存储的代码来处理数据存储器302的信道1302A中的数据。在DSP 300在处理信道1的同时，核心DMA控制器203更新数据存储器302的信道2302B以处理下一个信道。核心DMA控制器203还可在处理完成之后从信道2中读出数据，并随后用新数据来更新信道2302B以处理下一个信道。核心DMA控制器203使用直接存储器访问在全局缓冲存储器210以及数据存储器302和程序存储器304之间传送代码和数据。
在数据存储器302和核心DMA控制器203之间传送数据是通过机会性(opportunistic)读和写的。即在每个机会下，数据都在核心DMA控制器203和一个或多个核心处理器202A-202N的数据存储器302之间传送。如果处理器未使用双端口的数据存储器302的任一端口，则数据可写入任一端口或从任一端口读取。无论何时有空闲的(多个)存储器单元可用来将数据写入正被处理的簇(bank)中，则DMA进程可写入空闲的(多个)存储器单元。在存储器单元包含的数据已处理完之后，DMA进程在可用的时候可从数据存储器302中的(多个)存储器单元读取。核心处理器202A-202N具有更高的优先权来访问存储器簇，而DMA控制器周期获取(cycle steal)对数据存储器的访问用于机会性读写。类似地，在程序存储器304和全局缓冲存储器210之间传送代码是通过机会性读写的。
数据存储器302和全局缓冲存储器210之间用于DMA传送的指令包括开始、停止、继续、挂起和恢复。在DMA控制器203中有DMA描述符寄存器。这些指令中的一个或多个可在DMA进行的同时被写入DMA描述符寄存器，并可使得恰当的动作被执行。DMA传送也可由用户使用停止命令或挂起命令来停止。在DMA传送被停止之后，可使用继续指令来继续。在停止或挂起之后，用户可开始另一个DMA传送过程。在挂起之后，被挂起的DMA传送可使用恢复命令来恢复。在DMA过程要完成的时候，反馈耦合一个中断信号来指示主机、微控制器或核心处理器(DSP)检查DMA控制器的状态。
存储到数据存储器302的任一信道中的数据字的位宽与系统总线200的数据系统总线宽度(DSBW)相匹配。需要存储到程序存储器304的任一信道中的代码字的位宽匹配于DSP 300的指令宽度。在一个实施例中，存储到数据存储器302的任一信道中的数据字宽是64位宽，而存储到程序存储器304的任一信道中的程序代码字宽是40位宽。这样，DMA控制器203还将从全局缓冲存储器210接收的64位程序代码转换(即选择性分组)成40位的字宽。DMA控制器每次向DSP展示40位。包括在核心DMA控制器203中的先进先出(FIFO)执行64-40位的转换。从全局缓冲存储器210读出的每5个64位的字(总共320位)的代码被转换成8个40位的字(总共320位)的代码。即数据系统总线宽度和程序存储器304的字宽之间的最小公分母的位被分组成字。
分布式DMA控制器中的每个在读取的时候向全局缓冲存储器提供源地址，在写入的时候向全局缓冲存储器提供目的地址。核心DMA控制器203还在向数据存储器302和程序存储器304写入的时候为其生成目的地址，或者在从其读取的时候生成源地址。具有可以是40位宽地址字的程序存储器304是40位可寻址的。具有可以是64位宽地址字的数据存储器302是64位可寻址的。这样，当执行全局缓冲存储器210与数据存储器302或程序存储器304之间的DMA传送时，核心DMA控制器203提供源和目的地址两者。
现在参考图4，图示了全局缓冲存储器210的示例性存储器映射的方框图。数据字或块被存储到具有匹配于数据系统总线宽度(DSBW)的大小的全局缓冲存储器中，并从中读出。在一个实施例中，数据系统总线宽度和存储在全局缓冲存储器中的可寻址存储器单元中的数据字的宽度都是64位。换言之，当一个地址被提供给全局缓冲存储器时，可以一次读出64位或一次写入64位。对32位宽的地址字，全局缓冲存储器在64位的边界上可寻址。
在图4的示例存储器映射中，全局缓冲存储器210包括在第一起始地址B1和第一结束地址E1之间的数据，作为一组直接存储器可访问数据(称为DMAD1)。DMAD1例如代表已从主机端口或多信道串行端口接收的数据、或已由核心处理器202A-202N中的一个写入的数据。图4的示例存储器映射还包括在第二起始地址B2和第二结束地址E2之间的数据，作为第二组直接存储器可访问数据(称为DMAD2)。图4的示例存储器映射还图示了包括在第三起始地址B3和第三结束地址E3之间的数据的全局缓冲存储器210，作为第三组直接存储器可访问数据(称为DMAD3)。
全局缓冲存储器还包括DMA描述符表401。DMA描述符表401具有一个或多个DMA描述列表402A-402N的信息，其涉及存储在全局缓冲存储器210中的直接存储器可访问数据。一个或多个DMA描述列表由分布式DMA控制器中的每个当与全局缓冲存储器210进行DMA传送信息时来使用。DMA描述列表402A-402N中的每个包括对全局缓冲存储器中的数据、代码、状态或其他信息的起始指针。DMA描述符表401中的一个或多个DMA描述列表402A-402N指向直接存储器可访问数据DMAD1、DMAD2和DMAD3。在直接存储器可访问数据不再有效或可使用之后，DMA描述列表被无效或清除。
在图4中，DMA描述符表401包括存储在全局缓冲存储器210中的示例DMA描述列表402A，其用来处理给定信道。DMA描述列表402N可能已经被串行DMA控制器或主机DMA控制器用来从它们各自的端口DMA信息到全局缓冲存储器。可以使用相同的DMA描述列表来从全局缓冲存储器DMA信息到一个或多个核心处理器202A-202N的本地存储器、数据存储器和程序存储器中。在这种情况下，该DMA描述列表可能包括到DMA描述列表402N的链接。
图4图示了处理信道的示例DMA描述列表402A。示例DMA描述列表402A包括发送程序指针410、采样类型描述412、状态信息指针414、其它(miscellaneous)控制指针416、起始数据存储器指针418和链接列表指针420。发送程序指针410指向用来处理给定信道的代码的起始地址。采样类型描述412描述串行端口上数据采样的类型，即它们是否是4位、8位、16位，以及它们是否是压缩的，如果是的话使用了什么压缩类型。如果在存储器中有用于可能在当前计算中使用的信道的数据采样计算的最后状态的数据，则状态信息指针指向存储器中的该数据。其它控制指针416指向与要直接存储器访问进入全局缓冲存储器210或出来的数据采样、代码、状态信息或其他信息相关的其它控制信息。起始存储器单元418提供要被直接存储器访问的数据的起始地址，其指向诸如示例存储器映射的B1、B2或B3的第一个数据字或块。或者，链接列表指针420可指向(422)另一个DMA描述列表420N，用于需要直接存储器访问出入全局缓冲存储器的数据或其他信息。这样DMA描述符列表可以串在一起。
现在参考图5，图示了串行DMA控制器207的方框图。串行DMA控制器207包括接收FIFO缓冲器502、发送FIFO缓冲器504、信道寄存器505、数据计数器506、状态/控制寄存器507、控制逻辑508和TDM重映射存储器510。在串行端口上发送和接收的数据可以用压缩算法来压缩。在数据是语音数据的情况下，压缩算法可以是A律(A-law)压缩和μ律(Mu-law)压缩。非压缩形式下的语音数据是PCM或脉冲编码调制数据。此外，数据是在串行数据流上时分复用到每个通信信道的时隙中的。因为本发明的分布式DMA尤其适合于支持给定信道的数据块，所以串行端口提供了对来自每个信道的串行数据流的数据的交织(interleave)和去交织。
串行DMA控制器207通过总线仲裁器201A耦合到系统总线200来接收和发送并行数据位。串行DMA控制器207耦合到电话网络来接收和发送串行数据流。串行DMA控制器207还包括DMA控制信号，其请求和控制通过系统总线200的直接存储器访问。这些DMA控制信号包括DMA请求(DMA REQ)、DMA确认(DMA ACK)、中断请求(INT)、读/写选通信号(R/W)，它们通过总线仲裁器201A耦合到系统总线200的控制线上。DMA控制信号耦合到控制逻辑块508。控制逻辑块508生成DMA REQ、INT、R/W选通信号并接收DMA ACK信号。串行DMA控制器207的并行数据端口耦合到总线仲裁器201A。接收FIFO缓冲器502、发送FIFO缓冲器504、信道寄存器、数据计数器506和状态/控制寄存器507通过串行DMA控制器207的并行数据端口而耦合到总线仲裁器201A。一个实施例中的接收FIFO缓冲器502和发送FIFO缓冲器504有一到二个条目(entry)(64位)深，并提供对TDM重映射存储器510和全局缓冲存储器210的突发写和读。串行DMA控制器207的TDM重映射存储器510通过多信道串行数据端口耦合到电话网络，以在其上发送和接收串行数据流。
当从电话网络接收串行数据流时，TDM重映射存储器510提供串行到并行的转换。当将串行数据流发送到电话网络上时，TDM重映射存储器510提供并行到串行的转换。TDM重映射存储器恰当地将数据交织到串行数据流的时隙中以便发送。TDM重映射存储器恰当地将数据从串行数据流的时隙中去交织为接收数据。TDM重映射存储器510还将合适的数据重映射到存储器单元中，从而支持多个串行通信信道。即当接收串行数据时，通过将数据从时隙中去交织到合适的存储器单元来将串行数据流读入TDM重映射存储器，使得给定信道的一整帧数据准备好DMA到全局缓冲存储器中。对于发送串行数据，一整帧数据被存储到TDM重映射存储器中，使其可一次多块的读出并被交织到给定信道的合适的时隙中。
串行DMA控制器的状态/控制寄存器507提供读取时候的关于串行端口206和串行DMA控制器的状态信息。状态/控制寄存器507维护多个标志(flag)，包括接收FIFO缓冲器满标志和发送FIFO缓冲器满标志。当缓冲器满标志被设置时，除非该标志被清除否则不能在各个缓冲器中存储其他数据。当你想要关于某个信道的具体状态的时候，信道寄存器505被设成特定信道号。如果信道寄存器没有选择信道号，则在读状态/控制寄存器507的时候提供一般状态。当向状态/控制寄存器507写入的时候，可以建立或更新串行DMA控制器207和串行端口206的控制。数据计数器506对DMA传送中的字节数计数以确定传送何时完成。数据计数器506的计数值还有助于生成全局缓冲存储器210的地址。
现在参考图6A和6B，图示了TDM重映射存储器510的功能。图6A图示了在多信道串行端口207的串行端口上的示例串行数据流。串行端口上的串行数据流是时分复用的(TDM)。通信信道(CH1到CHN)被赋给从帧1到帧M的帧同步脉冲(FS)之间的指定时隙。在一个实施例中的每个信道时隙是一个八位数据的DS0数据字节。在另一个实施例中，每个信道时隙是16位数据。本发明可适用于每信道每时隙的其它数据位。
图6B图示了将多帧数据重映射到各个信道1到N的数据的示例，反之亦然。从帧1到M上的信道1数据被组织到一起。从帧1到M上的信道2数据被组织到一起等等，直到信道N。对N个通信信道M帧被存储在TDM重映射存储器中。在接收期间，只要N个DS0字的信道1数据存储到TDM重映射器中，一帧的信道1数据就立即经由DMA被写到全局缓冲存储器210。TDM重映射存储器将所接收的DS0字映射到每个信道的数据帧。在发送期间，只要对N个信道中的每个都有一帧数据存储到TDM重映射存储器中，一帧的串行TDM数据就可被发送到电话网络。TDM重映射存储器将N个信道的数据帧映射到每个信道的DS0字中。
现在参考图7，图示了核心DMA控制器203的方框图。核心DMA控制器203是一个或多个核心DMA控制器203A-203N的一个例子。核心DMA控制器203包括接收FIFO缓冲器702、发送FIFO缓冲器704、状态/控制寄存器705、数据计数器706、队列寄存器/计数器707、控制逻辑708、解码器711、一对复用器712-713和编码器714。控制逻辑708具有：为一次连接而在处理器侧耦合到数据存储器302和程序存储器304的DMA控制信号(DMA REQ PROC.、DMA ACK PROC.、INT PROC.和R/W PROC.)；和为第二次连接而在总线侧通过系统总线耦合到全局缓冲存储器210的DMA控制信号(DMA REQ BUS、DMA ACK BUS、INTBUS和R/W BUS)。核心DMA控制器203的接收FIFO缓冲器702、发送FIFO缓冲器704、状态/控制寄存器705、数据计数器706、队列寄存器/计数器707、解码器711和编码器714在一侧耦合到核心处理器202的数据存储器302和程序存储器304。核心DMA控制器203的接收FIFO缓冲器702、发送FIFO缓冲器704、状态/控制寄存器705、数据计数器706和队列寄存器/计数器707通过总线一侧上的一个或多个总线仲裁器201A-201N和系统总线200而耦合到全局存储器210。在一个实施例中的接收FIFO缓冲器702和发送FIFO缓冲器704有64字节深，并提供对全局缓冲存储器和核心处理器的突发写和读。
前面提到在本发明的一个实施例中，存储到数据存储器302的任一信道中的数据字宽是64位宽，而存储到程序存储器304的任一信道中的程序代码字宽是40位宽。在这种情况下，核心DMA控制器203将从全局缓冲存储器210接收到的64位程序代码转换成40位字宽。具有64位宽的程序代码以8个8位字节存储到接收FIFO中。由处理器从接收FIFO读取程序代码，使得一次读出5个8位字节(即40位)代码到程序存储器304中。或者，这可以看作5个64位字(320位)被存储到接收FIFO中并从接收FIFO读出8个40位字(320位)。
此外，核心DMA控制器可在将接收自全局缓冲存储器的数据写入数据存储器304之前解压缩该数据，并且可在将读自数据存储器304的数据写入全局缓冲存储器210之前压缩该数据。复用器712选择是将来自接收FIFO缓冲器702的信息直接耦合到数据存储器和程序存储器，还是将来自解码信息的解码器711的两个解码输出中的一个耦合过去。复用器712还允许来自数据计数器706、状态/控制寄存器705和队列寄存器/计数器707的信息被耦合到处理器或数据存储器和程序存储器。复用器713选择是将来自数据存储器、程序存储器或DSP的信息直接耦合到发送FIFO缓冲器704，还是将来自编码信息的编码器714的一个或两个编码输出耦合过去。在一个实施例中，压缩格式可以是A律或μ律非线性压缩格式，而其解压缩格式是线性或脉冲编码调制数据。通过响应于DMA描述符列表而设置状态/控制寄存器705中的位来选择压缩和解压缩。
通过在核心DMA控制器中编码(压缩)和解码(解压缩)数据，来自串行端口的数据在从串行端口经过系统总线而进入全局缓冲存储器，以及随后通过系统总线而进入核心DMA控制器时，都可保持被压缩。在SOC 100中尽可能长时间地保持数据被压缩为数据传送提供了增大的带宽。
核心DMA控制器的状态/控制寄存器705当被读取时提供了关于各个核心处理器202和核心DMA控制器的状态信息。状态/控制寄存器705维护多个标志，包括接收FIFO缓冲器满标志和发送FIFO缓冲器满标志。当缓冲器满标志被设置时，除非该标志被清除否则不能在各个缓冲器中存储其他数据。当向状态/控制寄存器705写入的时候，可以建立或更新核心DMA控制器203的控制。数据计数器706对DMA传送中的字节数计数以确定传送何时完成。数据计数器706的计数值还有助于生成全局缓冲存储器210的地址。
在全局缓冲存储器与核心处理器的数据存储器或程序存储器之间的数据DMA中，各核心DMA控制器使用相同的DMA描述符列表，其被用来将数据从主机端口或串行端口DMA到全局缓冲存储器中。不需要额外的DMA描述符列表。
现在参考图8，图示了包括主机DMA控制器215的主机端口214。主机DMA控制器215包括接收FIFO缓冲器802、发送FIFO缓冲器804、状态/控制寄存器805、数据计数器806、队列寄存器/计数器807、提供流控制的控制逻辑808和I/O端口寄存器。控制逻辑808包括提供数据流控制和提供DMA控制结构的逻辑。DMA控制结构用作队列句柄(handle)。状态/控制寄存器805向外部主机提供对控制和状态信息的访问，并向内部微控制器223提供对状态通知和队列计数器信息的访问。在一个实施例中的接收FIFO缓冲器802和发送FIFO缓冲器804有64字节深。接收FIFO缓冲器802和发送FIFO缓冲器804提供主机处理器和SOC100之间的突发写和读。图8中图示的主机端口214另外还包括I/O端口寄存器810，用来选择性地与主机处理器进行接口。DMA控制器215的控制逻辑808具有在总线侧通过仲裁器201和系统总线200而耦合到全局缓冲存储器210的DMA控制信号(DMA REQ BUS、DMA ACK BUS、INTBUS和R/W BUS)。控制逻辑808具有在主机侧耦合到主机的DMA控制信号(DMA REQ HOST、DMA ACK HOST、INT HOST和R/WHOST)。接收FIFO缓冲器802、发送FIFO缓冲器804、状态/控制寄存器805、数据计数器806和队列寄存器/计数器807在一侧耦合到总线仲裁器201。接收FIFO缓冲器802、发送FIFO缓冲器804和数据计数器806在相对侧耦合到I/O缓冲器810。照这样，分组有效载荷的并行数据可在主机和系统总线200之间流动出入全局缓冲存储器210。
主机端口214的I/O端口寄存器810为主机处理器提供了指针来写数据和读数据。
主机DMA控制器215的状态/控制寄存器805当被读取时提供了关于主机端口214和主机DMA控制器215的状态信息。状态/控制寄存器805维护多个标志，包括接收FIFO缓冲器满标志和发送FIFO缓冲器满标志。当缓冲器满标志被设置时，除非该标志被清除否则不能在各个缓冲器中存储其他数据。当向状态/控制寄存器805写入的时候，可以建立或更新主机DMA控制器215和主机端口214的控制。数据计数器806对DMA传送中的字节数计数以确定传送何时完成。数据计数器806的计数值还有助于生成全局缓冲存储器210的地址。
如此描述了本发明的优选实施例。本领域普通技术人员将认识到本发明具有许多优点。本发明的一个优点是由于宽的系统总线、串行数据的重映射、以及传输中的数据的压缩/解压缩，增大了全局缓冲存储器的带宽。本发明的另一个优点是仲裁通过使用总线仲裁的共同标准而简化，并由于直接存储器访问控制器的分布而提高。
虽然已经在一个分组语音片上系统的具体实施例中描述了本发明，但其同样可应用到其他片上系统。此外，本发明可以硬件、软件、固件或其组合来实现，并在其系统、子系统、组件或子组件中利用。当以软件实现时，本发明的元素基本上是执行必要任务的代码段。程序或代码段可存储在处理器可读介质中，或由以载波实现的计算机数据信号在传输介质或通信链路上传输。“处理器可读介质”可包括能存储或传送信息的任何介质。处理器可读介质的例子包括电子电路、半导体存储器设备、只读存储器(ROM)、闪存、可擦除ROM(EROM)、软盘、CD-ROM、光盘、硬盘、光纤介质、射频(RF)链路等等。计算机数据信号可包括能在传输介质上传播的任何信号，所述传输介质例如是电子网络信道、光纤、空气、电磁、RF链路等等。代码段可经由例如因特网、内联网(intranet)等等的计算机网络而下载。在任何情况下，本发明都不应理解成被这些实施例所限制，而应根据权利要求来理解。

Claims (20)

1.一种片上系统，包括：
缓冲存储器；
系统总线，耦合到所述缓冲存储器；
多个总线仲裁器，耦合到所述系统总线；和
多个功能模块，耦合到所述多个总线仲裁器，所述多个功能模块中的每个包括耦合到所述多个总线仲裁器的一个总线仲裁器的直接存储器访问控制器，所述直接存储器访问控制器提供对所述缓冲存储器的直接存储器访问。
2.如权利要求1所述的片上系统，其中
所述多个总线仲裁器协商所述多个功能模块对所述系统总线的访问。
3.如权利要求1所述的片上系统，还包括：
微控制器，耦合到所述系统总线。
4.如权利要求1所述的片上系统，其中，
所述片上系统是分组语音片上系统；并且
所述多个功能模块包括
一个或多个信号处理器，用来处理多个通信信道的数据，所述一个或多个信号处理器直接存储器访问所述缓冲存储器，以读取用于处理的数据并在处理之后写入数据，
主机端口，耦合到分组网络并对所述分组网络收发分组有效载荷，并直接存储器访问所述缓冲存储器，来从所述缓冲存储器读取数据和向其写入数据，和
多信道串行端口，耦合到电话网络并对所述电话网络收发数据，并直接存储器访问所述缓冲存储器，来从所述缓冲存储器读取数据和向其写入数据。
5.一种分布式直接存储器访问全局缓冲存储器的方法，所述方法包括：
提供一个或多个功能单元，其中每个都具有直接存储器访问控制器；
由所述一个或多个功能单元请求对系统总线的访问，以直接存储器访问所述全局缓冲存储器；
仲裁由所述一个或多个功能单元对所述系统总线的访问；
由所述一个或多个功能单元获得对所述系统总线的访问；以及
由所述一个或多个功能单元建立与所述全局缓冲存储器的直接存储器访问连接，并从所述全局缓冲存储器中的存储器单元读取数据或向其写入数据。
6.如权利要求5所述的方法，还包括：
在所述一个或多个功能单元直接存储器访问所述全局缓冲存储器之前，将串行数据流重映射到并行数据流中。
7.如权利要求5所述的方法，还包括：
在所述一个或多个功能单元直接存储器访问所述全局缓冲存储器之后，将并行数据流重映射到串行数据流中。
8.如权利要求5所述的方法，其中
所述步骤在片上系统中执行。
9.如权利要求8所述的方法，其中
所述片上系统是分组语音系统，其一端接口到分组网络，而在相对端接口到电话网络。
10.一种分布式直接存储器访问控制系统，包括：
存储器；
多个直接存储器访问控制器，分布在系统的多个功能模块中，所述多个直接存储器访问控制器控制所述系统的所述多个功能模块对所述存储器的直接存储器访问。
11.如权利要求10所述的分布式直接存储器访问控制系统，还包括：
系统总线，耦合在所述存储器和所述多个直接存储器访问控制器之间，所述系统总线包括数据总线，数据可在所述数据总线上在所述系统的所述多个功能模块和所述存储器之间流动。
12.如权利要求11所述的分布式直接存储器访问控制系统，其中，
所述系统总线还包括直接存储器访问控制线，以请求直接存储器访问所述存储器并控制与所述存储器的所述直接存储器数据流。
13.如权利要求10所述的分布式直接存储器访问控制系统，其中
所述存储器是直接可访问存储器并包括直接存储器访问控制器。
14.如权利要求13所述的分布式直接存储器访问控制系统，其中
所述存储器的所述直接存储器访问控制器包括
接收先进先出缓冲器，用来存储接收的数据，
发送先进先出缓冲器，用来存储发送的数据，
数据计数器，用来对通过直接存储器访问发送到所述存储器和从所述存储器接收的数据单元数计数，和
控制逻辑，耦合到所述接收先进先出缓冲器、所述发送先进先出缓冲器和所述数据计数器，以控制通过直接存储器访问所发送和接收的数据。
15.如权利要求10所述的分布式直接存储器访问控制系统，其中
所述多个直接存储器访问控制器包括
接收先进先出缓冲器，用来存储接收的数据，
发送先进先出缓冲器，用来存储发送的数据，
数据计数器，用来对通过直接存储器访问发送到所述存储器和从所述存储器接收的数据单元数计数，和
控制逻辑，耦合到所述接收先进先出缓冲器、所述发送先进先出缓冲器和所述数据计数器，以控制通过直接存储器访问所发送和接收的数据。
16.如权利要求15所述的分布式直接存储器访问控制系统，其中
所述多个直接存储器访问控制器中的一个还包括
重映射存储器，用来将并行数据重映射到串行数据并将串行数据重映射到并行数据。
17.一种直接存储器访问描述符表，用来控制对存储器中信息的直接存储器访问，所述直接存储器访问描述符表包括：
存储在所述存储器中的一个或多个直接存储器访问描述符列表，所述一个或多个直接存储器访问描述符列表中的每个包括
指针，指向所述存储器中的起始地址，其中从所述起始地址开始直接存储器访问来自或到所述存储器的数据。
18.如权利要求17所述的直接存储器访问描述符表，其中
所述直接存储器访问描述符列表中的一个还包括
关于要被直接存储器访问的数据的类型的信息。
19.如权利要求17所述的直接存储器访问描述符表，其中
所述直接存储器访问描述符列表中的一个还包括
指针，指向所述存储器中的起始地址，其中从所述起始地址开始直接存储器访问来自或到所述存储器的在前状态信息。
20.如权利要求17所述的直接存储器访问描述符表，其中
所述直接存储器访问描述符列表中的一个还包括
指针，指向所述存储器中的起始地址，其中从所述起始地址开始直接存储器访问来自或到所述存储器的程序代码。
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