JPH08265270A - 転送路割り当てシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 最小限のハードウエアとさまざまなアプリケ
ーションに対する高いフレキシビリティで、専用転送路
転送とフレーム転送の両方を可能にする。 【解決手段】 ポートのそれぞれに対応する、ポートか
ら受け取ったアドレスを格納し、あるポートを宛先とす
るデータを同定するため、アドレスはリンクリストによ
ってある順序に配列され、それぞれ後続のアドレスを示
すポインタ、を有する待ち行列１０６と、待ち行列１０
６を制御するため、ポートから受け取られたアドレスを
待ち行列１０６に格納し、ポインタを生成して待ち行列
１０６に格納し、待ち行列１０６からリンクリストによ
って定義される順序でアドレスを検索し、アドレスに対
応するデータを対応するポートに転送するプロセッサ１
０４とからなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、広義にはデータ通
信と光ファイバーネットワークに関し、より詳細には光
ファイバーネットワーク用の高性能光ファイバースイッ
チを実施するためのフレキシビリティがあり、ハードウ
エアを最小限にした転送路割り当てシステムとその方法
に関する。

【０００２】

【従来の技術】データ通信ネットワークは一般に、コン
ピュータ、周辺機器その他の要素あるいは装置群の相互
接続を提供するための相互接続された通信チャンネル群
を有する。過去においては、ネットワークは同軸ケーブ
ル構成および／またはツイストペアケーブル構成を用い
て形成され、適当なインターフェースすなわち切り換え
モジュールを介して相互接続された通信チャンネルを用
いて構築されていた。

【０００３】光ファイバーケーブルはその帯域幅の大き
さ、伝擂特性の高さ、およびその他の伝送特性の良好さ
のために、ネットワーク業界において同軸ケーブルやツ
イストペアケーブルに代わって使用されることが多くな
って来ている。近年、ファイバーチャンネルプロトコル
が開発され、情報システムに関する米国標準規格（ＡＮ
ＳＩ）として採用された。ファイバーチャンネル工業規
格はたとえば情報システムに関する米国標準規格Ｆｉｂ
ｒｅ Ｃｈａｎｎｅｌ Ｐｈｙｓｉｃａｌ ａｎｄ Ｓ
ｉｇｎａｌｌｉｎｇ Ｉｎｔｅｒｆａｃｅ、Ｒｅｖ.
４．２（１９９３年）に詳細に説明されている。ファイ
バーチャンネル規格はこの規格に適合する光ファイバー
ネットワークにおける可変長のデータフレームすなわち
パケットの通信を可能にすることによって従来の工業規
格よりもはるかに高い性能とフレキシビリティを提供す
る。

【０００４】図１４には可変長フレーム１１を示す。可
変長フレーム１１はフレーム１１の始点を示す２進シー
ケンスである４バイトのフレーム始点（ＳＯＦ）標識１
２を有する。ＳＯＦ標識１２の後にはフレームの出所ア
ドレスと宛先アドレスおよびフレーム１１が制御信号で
あるか実データであるか等を示す２４バイトのヘッダ１
４が設けられている。ヘッダ１４の後には可変長データ
１６のフィールドが設けられている。データ１６の長さ
は０バイトから２１１２バイトである。データ１６の後
には、誤り検出および／または訂正のための４バイトの
ＣＲＣ（周期冗長検査）符号１７と４バイトのフレーム
終点（ＥＯＦ）標識１８が続いている。図１４のフレー
ム１１は固定フレームよりはるかにフレキシブルであ
り、具体的なアプリケーションの具体的なニーズに応え
る高い性能を可能にするものである。

【０００５】また、ファイバーチャンネル規格はいくつ
かの異なる種類のデータ転送を可能にする。クラス１転
送は回路切り換え、すなわちネットワークスイッチを介
した専用のデータ転送路を必要とし、一般にネットワー
ク要素間での２つ以上のデータフレーム多くの場合多数
のデータフレームの転送が行なわれる。これに対して、
クラス２転送では１つのネットワーク要素から他の要素
に１つのフレームが転送されるたびにネットワークスイ
ッチを介した１つの転送路を割り当てることが必要であ
る。

【０００６】

【発明が解決しようとする課題】現在のところ、ファイ
バーチャンネル規格にしたがってネットワークを提供す
るための光ファイバースイッチの開発は端緒に付いたば
かりである。当該分野で知られているかかる光ファイバ
ースイッチの１つに、米国ＩＢＭ社が製造販売するＡＮ
ＣＨＯＲがある。しかし、ＡＮＣＨＯＲスイッチの性能
は多くのアプリケーションにおいて最適とはいえず、お
おいに改善すべき余地がある。さらに、ＡＮＣＨＯＲス
イッチは主としてクラス１転送のための回路切り換え
（専用転送路）を提供し、クラス２転送のためのフレー
ム切り換えに関しては非常に限定されているという点で
フレキシビリティに欠けるものである。

【０００７】したがって、当該分野において、光ファイ
バーネットワークにおいてファイバーチャンネル規格を
既存のシステムに比べはるかに高い性能で実施する新し
い改善されたシステムが必要とされている。すなわち、
最小限のハードウエアとさまざまなアプリケーションに
対する高いフレキシビリティで、専用転送路（回路切り
換え）転送とフレーム転送の両方を可能にする光ファイ
バースイッチシステムとその方法が必要とされている。

【０００８】本発明の目的は、上述した当該分野におい
て周知の問題を解決することである。

【０００９】本発明の他の目的は、高性能の光ファイバ
ーネットワークを実現するための高性能の光ファイバー
スイッチシステムを提供することである。

【００１０】本発明の他の目的は、光ファイバーネット
ワーク用の高性能光ファイバースイッチを提供するため
の高性能な転送路割り当てシステムとその方法を提供す
ることである。

【００１１】本発明の他の目的は、最小限のハードウエ
アで光ファイバーネットワーク用の光ファイバースイッ
チを提供するための転送路割り当てシステムとその方法
を提供することである。

【００１２】本発明の他の目的は、たとえばファイバー
チャンネル規格にしたがったクラス１転送およびクラス
２転送を行なうための効率的な専用転送路（すなわち回
路切り換え）及びフレーム切り換えの両方を可能にする
転送路割り当てシステムおよびその方法を提供すること
である。

【００１３】本発明の他の目的は、設計が単純で、安価
で、信頼性が高く、さらに動作が効率的な転送路割り当
てシステムとその方法を提供することである。

【００１４】

【課題を解決するための手段】簡単にいえば、本発明は
光ファイバーネットワークにおいて光ファイバーチャン
ネルを選択的に相互接続するための光ファイバースイッ
チを実現するための転送路割り当てシステムとその方法
を提供するものである。このシステムは次のように構成
される。複数のポートがネットワークの複数の光ファイ
バーチャンネルに関係付けられる。それぞれのポートは
送信器と受信器からなる対応するポートインテリジェン
ス機構を有する。

【００１５】メモリインターフェースシステムは受信メ
モリを有し、クラス２データ転送（フレーム切り換え）
のために出所ポートからの新しい着信データフレームを
一時的に格納するために複数のポートインテリジェンス
機構（すなわちポート）に関係付けられている。メモリ
インターフェースシステムはクラス１データ転送（回路
切り換え）のためのバイパス転送路を有する。

【００１６】スイッチモジュールがポートおよぶ受信メ
モリ間のデータのやりとりのためにメモリインターフェ
ースシステムを相互接続する。スイッチモジュールは主
分配ネットワーク（ＭＤＮ）、混合分配ネットワーク
（ＩＤＮ）、および制御分配ネットワーク（ＣＤＮ）等
を有する。

【００１７】スイッチモジュールとそれを介したデータ
のやりとりは転送路割り当てシステムによって制御され
る。転送路割り当てシステムは新事象発生器、スケジュ
ーラ、およびアービトレータからなる。新事象発生器は
スイッチモジュールを介してポートインテリジェンス機
構および受信メモリと通信する。新事象発生器は受信メ
モリが新しいデータフレームを受け取ったことを判定
し、ポートインテリジェンス機構に対して新しいデータ
フレームに関する転送路データを要求する。

【００１８】スケジューラは、新事象発生器が新しいデ
ータフレームを認識した後新事象発生器から転送路デー
タを受け取る。この伝送路データには、たとえば出所ポ
ート標識、メモリアドレス、および宛先ポート標識等が
含まれる。本発明の実施例では、スケジューラはオンボ
ードメモリを有するディスクリート集積回路部品上のデ
ジタル信号プロセッサ（ＤＳＰ）を用いて構成される。

【００１９】スケジューラは、それぞれのポートに対応
する宛先待ち行列を維持する。それぞれの待ち行列は、
対応するポートを宛先とするデータを指定する待ち行列
エントリを格納するように構成されている。それぞれの
待ち行列エントリは、集書チャンネルモジュールを同定
する出所ポート標識とこの出所チャンネルモジュールの
受信メモリ内のそのデータフレームを有する特定のバッ
ファを同定するバッファ標識からなる。

【００２０】重要なことは、それぞれの宛先待ち行列は
先入れ先出し手順を実行するリンクリスト（好適には二
重リンクリスト）によって共通のメモリスペース内に形
成されることである。すなわち、単一リンクリスト構成
においては、それぞれのエントリに対応した、リストの
次のエントリを同定するリンクすなわちポインタが設け
られる。二重リンクリスト構成では、それぞれの待ち行
列エントリに対応した前方リンクと後方リンクがある。

【００２１】アービトレータは、スイッチモジュールを
介したデータ転送を最終的に制御し、スケジューラおよ
びポートインテリジェンス機構と通信する。アービトレ
ータはポートが使用可能であるか、あるいは他のデータ
転送要求をサービスするために使用中であるかを判定す
る。使用可能であれば、アービトレータはスイッチモジ
ュールのＭＤＮあるいはＩＤＮを介したポート間でのデ
ータ通信（クラス１転送あるいはクラス２転送）を可能
にする。

【００２２】前述した目的のすべてを達成することに加
えて、本発明は多くの利点を有し、次にそのうちのいく
つかを説明する。

【００２３】本発明の利点は、かかるリンクリスト構成
によってそれぞれの宛先ポートに別途にハードウエア待
ち行列を設ける必要がないことである。

【００２４】本発明の利点は、このリンクリスト構成に
よってそれぞれの宛先ポートについて待ち行列を任意の
長さとすること、すなわち任意の数の待ち行列エントリ
を設けることを可能にすることによってフレキシビリテ
ィが得られることである。

【００２５】本発明の他の利点は、宛先待ち行列の構築
のためのこのリンクリスト構成によって待ち行列エント
リを簡単かつ迅速に削除することができることである。

【００２６】本発明の他の利点は、このリンクリスト構
成はデジタル信号プロセッサ（ＤＳＰ）のオンチップメ
モリ内に設けることができることである。ＤＳＰを用い
ると多数の命令をパイプライニングすることができ、ま
たそのメモリに非常に高速にアクセスすることができ
る。したがって、現在利用可能なほとんどのＲＩＳＣ型
プロセッサのように外部メモリを必要としない。さら
に、ＤＳＰはオンチップメモリを有する他の利用可能な
全機能プロセッサよりはるかに安価である。

【００２７】本発明の他の利点は、プロセッサ内で実施
されるこのリンクリスト構成はアプリケーション専用集
積回路（ＡＳＩＣ）内で実施するよりはるかにフレキシ
ブルであることである。

【００２８】本発明の他の利点は、プロセッサ内で実施
されるこのリンクリスト構成は厳密なソフトウエア設計
よりはるかに高い性能を可能にすることである。

【００２９】当業者には、本発明の他の目的、特徴およ
び利点は以下の図面と詳細な説明から明らかになるであ
ろう。かかる目的、特徴および利点も本発明の範囲に含
まれるものである。

【００３０】

【発明の実施の形態】次に、本発明に係る転送路割り当
てシステムについて、図面を参照して説明する。なお、
添付図面において、同一符号は同一部品を指す。図１
は、光ファイバースイッチ３０の概略図を示す。この光
ファイバースイッチ３０は、複数の光ファイバーチャン
ネル３２の選択的相互接続を可能にすることによって、
光ファイバーネットワークの実施を可能にするものであ
る。光ファイバースイッチ３０は非常にフレキシブルな
システムであり、ファイバーチャンネル規格に基づいた
クラス１データ転送のための回路切り換えと、クラス２
データ転送のためのフレーム切り換えの両方を可能に
し、また他の従来の光ファイバースイッチに比べはるか
に高性能なものである。

【００３１】アーキテクチャについていえば、光ファイ
バースイッチ３０は複数のチャンネルモジュール３４を
有し、このチャンネルモジュール３４に対応するポート
（Ｐ１〜Ｐｉ）３３を介して、光ファイバーチャンネル
３２が接続されている。それぞれのチャンネルモジュー
ル３４は、１つあるいはそれ以上の光ファイバーチャン
ネル３２に接続されている。それぞれのチャンネルモジ
ュール３４は、後に詳しく述べるが、各チャンネルを用
いたデータ通信のためのポートインテリジェンス、クラ
ス１データ転送のためのバイパスおよびクラス２データ
転送のためのデータフレームの一時的格納のための受信
メモリを提供する。チャンネルモジュール３４はスイッ
チモジュール３６に接続されており、スイッチモジュー
ル３６は電源３７から電気エネルギーを受け取ってこれ
を分配する。本実施形態では、スイッチモジュール３６
は、バックプレーンの一部として設けられ、多数の機能
インターフェース要素を有する。

【００３２】スイッチモジュール３６は、状態マルチプ
レクサ４１（ＭＵＸ）を有する。この状態マルチプレク
サ４１は、チャンネルモジュール３４からポート３３と
このポート３３に関係する回路に関する状態信号を受信
するように構成されている。状態信号には少なくとも、
そのチャンネルモジュール３４に対応する受信メモリ８
４（図２）が新しいフレームを受信したことを示す「新
フレーム着信」信号と、ポート３３から受け取ったデー
タを受信メモリ８４から光ファイバースイッチ３０を介
して送れるか否かを示す「受信器ｒｅａｄｙ」または
「ｒｘｒｅａｄｙ」信号と、混合分配ネットワーク（Ｉ
ＤＮ）４４がデータ転送可能（使用されていない）かデ
ータ転送不能（現在使用中）であるかを示す「混合バス
ｒｅａｄｙ」信号と、ポート３３に対応するポートイン
テリジェンス機構７３（図２）が活動状態であるか不活
動状態であるかを示す「ポート活動状態」信号と、ポー
ト３３に対応する送信メモリ８６（図２）が光ファイバ
ースイッチ３０から（ポート３３に宛てられた）データ
を受信可能であるか否かを示す「送信器ｒｅａｄｙ」信
号と、混合分配ネットワーク４４が混合転送を実行可能
であるか否かを示す「混合ｒｅａｄｙ」信号と、転送路
割当システム５０にチャンネルモジュール３４の対応す
る状態／制御論理回路８５（図２）から状態情報が転送
可能であるか否かを示す「状態転送ｒｅａｄｙ」信号す
なわち「ｘｆｅｒ ｒｅａｄｙ」信号とが含まれる。

【００３３】図１に示すように、主分配ネットワーク
（ＭＤＮ）４２が、光ファイバーチャンネル３２のデー
タ転送路を選択的に相互接続する。制御分配ネットワー
ク（ＣＤＮ）４３が主分配ネットワーク（ＭＤＮ）４２
を制御し、さまざまなチャンネルモジュール３４に制御
信号を送る。混合分配ネットワーク（ＩＤＮ）４４が、
チャンネルモジュール３４の間の混合転送路を選択的に
相互接続する。混合転送路は主分配ネットワーク４２に
関係付けられたデータ転送路とは別の、主分配ネットワ
ーク４２のデータ転送路が使用されているときに選択さ
れた光ファイバーチャンネル３２間のデータの流れを可
能にするデータ転送路の集合である。最後に、オプショ
ンとしてプロセッサセレクタ４５を、光ファイバースイ
ッチ３０に分散されたプロセッサやコントローラを相互
接続するための補助システムの一部として設けることが
できる。

【００３４】転送路割り当てシステム５０は、スイッチ
モジュール３６、より詳細には状態マルチプレクサ４
１、主分配ネットワーク４２、制御分配ネットワーク４
３及び混合分配ネットワーク４４に接続されている。転
送路割当システム５０は、スイッチモジュール３６中お
よび光ファイバーポート３３の間のデータ相互接続路を
割り当て、接続の優先順位を決定する。

【００３５】また、スイッチモジュール３６には、要素
コントローラ（ＥＣ）５８を接続することもできる。要
素コントローラ５８は、基本的にはネームサーバ、時間
サーバその他のインターフェースシステム３０のための
サーバを提供する。要素コントローラ５８は、転送路割
り当てシステム５０との間でサーバ情報の通信を行うた
めのデータリンク６１と、転送路割当システム５０との
間で状態／制御信号をやりとりするための状態／制御結
線６２とを有する。また、要素コントローラ５８は、結
線６４を介してチャンネルモジュール３４およびマイク
ロプロセッサセレクタ４５と、初期化情報や構成情報を
やりとりする。

【００３６】好ましくは、各チャンネルモジュール３４
は、図２の概略回路図に示すように構成される。同図に
示すように、各チャンネルモジュール３４は、メモリイ
ンターフェースシステム７２と接続されたポートインテ
リジェンスシステム７１を有する。本実施形態では、ポ
ートインテリジェンスシステム７１は、１つ或いはそれ
以上のポートインテリジェンス機構７３を有する。それ
ぞれの光ファイバーチャンネル３２に、１つのポートイ
ンテリジェンス機構７３が割り当てられる。それぞれの
ポートインテリジェンス機構７３は、受信器（ＲＸ）７
４、送信器（ＴＸ）７６、オプティカルリンクカード
（ＯＬＣ）７５、および状態／制御（ＳＴＡＴＣＮＴ
Ｌ）論理回路８５を有する。受信器７４と送信器７６
は、対応する入力光ファイバー７９および出力光ファイ
バー８３（図１には、集合的に光ファイバーチャンネル
３２として示す）を介して、ファイバーチャンネル規格
プロトコルにしたがってチャンネルの固有のビットレー
トでデータの送受信を行なうようになっている。

【００３７】オプティカルリンクカード７５は、ポート
インテリジェンス機構７３を光ファイバーチャンネル３
２に直接インターフェースするのに用いられる。オプテ
ィカルリンクカード７５は、光ファイバーチャンネル３
２の入力光ファイバー７９と受信器７４の間の光・電気
変換と、シリアル・パラレル変換を可能にする。さら
に、オプティカルリンクカード７５は、光ファイバーチ
ャンネル３２の出力光ファイバー８３と送信器７６の間
の電気・光変換と、パラレル・シリアル変換を可能にす
る。オプティカルリンクカード７５は、例えば米国ＩＢ
Ｍ社の製造販売するモデルオプティカルリンクカード２
６６や、米国ＥＬＤＥＣ社の製造販売するモデルＭＩＭ
２６６等の任意の適当なオプティカルリンクカードとす
ることができる。

【００３８】状態／制御論理回路８５は、対応する双方
向の制御結線８７、９１によって受信器７４と送信器７
６の両方を監視・制御する。さらに、状態／制御論理回
路８５は、制御結線９５上で制御分配ネットワーク４３
（図１）と制御信号をやりとりし、結線９６上で状態マ
ルチプレクサ４１（図１）に、例えば対応するポート３
３が利用可能であるか使用中であるかを示す状態信号を
提供し、結線９７を介してメモリインターフェースシス
テム７２に制御信号を送る。さらに、状態／制御論理回
路８５は、受信器７４が新たなフレームを受信するとき
これを認識し、その転送クラス１又は転送クラス２、お
よび新しいフレームそれぞれの長さを判定する。たとえ
ば光ファイバースイッチ３０（図１）をクラス１データ
転送のための双方向の転送路を確保するようにセットア
ップするために、最初に光ファイバースイッチ３０中を
送られるＳＯＦｃ１の場合のように、フレームがデータ
を持っていないことがある。

【００３９】メモリインターフェースシステム７２は、
ポートインテリジェンスシステム７１、特にそこに含ま
れるそれぞれのポートインテリジェンス機構７３に、シ
リーズ接続あるいはカスケード接続される。メモリイン
ターフェースシステム７２は、クラス１バイパスデータ
結線９８、９９によってクラス１データ転送及びクラス
２データ転送のため、一時的格納を可能にする。クラス
２データ転送のためのデータの格納を行なうために、メ
モリインターフェースシステム７２は、出所データ用の
受信メモリ８４、宛先データ用の送信メモリ８６、およ
び受信メモリ８４と送信メモリ８６を制御するためのメ
モリ制御論理回路８８を有する。受信メモリ８４と送信
メモリ８６は、必要であれば多数のバッファあるいはメ
モリブロックに分けることができる。

【００４０】メモリインターフェースシステム７２がポ
ートインテリジェンスシステム７１からクラス１出所デ
ータを受け取ると、この出所データは受信メモリ８４を
迂回して、バイパスデータ結線９８、マルチプレクサ６
６及びデータ結線８９に送られる。データ結線８９は、
出所データをスイッチモジュール３６の主分配ネットワ
ーク４２または混合分配ネットワーク４４のデータバス
に送る。メモリ制御論理回路８８は、受信器７４からク
ラス１データ転送であるかクラス２データ転送であるか
を示すタグ８１′を受け取り、それにしたがってクラス
制御結線６５上でマルチプレクサ６６を制御する。受信
器７４は着信データのヘッダ１４（図１０）に基づいて
タグ８１’を生成する。本実施形態では、２ビットのタ
グが用いられる。タグ「００」は未使用を表わす。タグ
「０１」はデータを表わす。タグ「１０」はクラス１デ
ータ転送のＳＯＦあるいはＥＯＦを表わす。タグ「１
１」はクラス２データ転送のＳＯＦあるいはＥＯＦを表
わす。

【００４１】メモリ制御論理回路８８がタグ８１’から
判定するように、メモリインターフェースシステム７２
が着信クラス２出所データ（およびＳＯＦｃｌフレー
ム）を受け取ると、受信メモリ８４はメモリ制御倫理回
路８８の制御のもとにデータ結線８１を介して、受信器
７４から出所データを読み出し格納する。さらに、タイ
ミングが適当であれば、受信メモリ８４は制御論理回路
８８の制御のもとに、データ結線６７、マルチプレクサ
６６、およびデータ結線８９を介して、データをスイッ
チモジュール３６（図１）の主分配ネットワーク４２あ
るいは混合分配ネットワーク４４のデータバスに書き込
む。受信メモリ８４からデータバスにデータを転送する
ために、制御分配ネットワーク４３は状態／制御論理回
路８５に制御信号９５を送り、状態／制御論理回路８５
は制御結線９７を介して、メモリ制御論理回路８８に送
出信号を送る。この送出信号は、メモリ制御論理回路８
８が制御結線９２を介して受信メモリ８４に送ると共
に、メモリ制御回路８８がクラス制御結線６５を用いて
マルチプレクサ６６を制御し、このマルチプレクサ６６
が受信メモリ８４から送出信号をデータ結線８９に送る
ようにする。必要であれば、制御分配ネットワーク４３
は、状態／制御論理回路８５に削除信号を送ることによ
って、受信メモリ８４内のフレームを削除することがで
きる。状態／制御論理回路８５は、制御結線９７を介し
てメモリ制御論理回路８８に削除コマンドを送る。

【００４２】主分配ネットワーク４２あるいは混合分配
ネットワーク４４のデータバスから宛先ポート３３への
宛先データは、データ結線９４によって送信メモリ８６
に送られ、またバイパスデータ結線９９によってマルチ
プレクサ６９に送られる。タグ８１’上の２ビットタグ
と同様のタグ９４’上の２ビットタグが、この宛先デー
タがクラス１データ転送あるいはクラス２データ転送に
対応するとき、これをメモリ制御論理回路８８に通知す
る。クラス１宛先データが受信されると、メモリ制御論
理回路８８は制御結線６８を介して、マルチプレクサ６
９はデータ結線８２を介して、適当なポートインテリジ
ェンス機構７３の送信器７６にデータを直接送ることに
よって、送信メモリ８６をバイパスするようにマルチプ
レクサ６９を制御する。これに対して、メモリインター
フェースシステム７２がクラス２宛先データを受け取る
と、メモリ制御論理回路８８は、この着信宛先データを
データ結線９４を介して格納するように、送信メモリ８
６を制御する。タイミングが適当であれば、この宛先デ
ータは最終的にはメモリ制御論理回路８８の制御のもと
にデータ結線１０２、マルチプレクサ６９、およびデー
タ結線８２を介して適当なポートインテリジェンス機構
７３の送信器７６に送られる。

【００４３】図３は、この新しい転送路割り当てシステ
ム５０を示す。上述したように、転送路割り当てシステ
ム５０は、スイッチモジュール３６を介したデータ転送
路を割り当てる。アーキテクチャにおいては、この転送
路割り当てシステム５０の実施例はチャンネルモジュー
ル３４と通信する新事象発生器１０１、新事象発生器１
０１に接続され、それにタイミング情報を提供するタイ
マ１０３、新事象発生器１０１に接続されてポート（ｐ
１〜ｐｉ）３３（あるいはチャンネル３２、図１）のそ
れぞれに対応する宛先待ち行列（Ｑｐ１〜Ｑｐｉ）１０
６を維持するスケジューラ１０４、スケジューラ１０４
に接続されスイッチモジュール３６を介してチャンネル
モジュール３４につながったアービトレータ１０８、お
よび転送路状態／制御バス４８を介してチャンネルモジ
ュール３４につながり、またスケジューラ１０４に接続
されたサービス待ち行列判定機構１０９を有する。

【００４４】新事象発生器１０１は、たとえば次に説明
するような機能を有する従来のフィールドプログラマブ
ルゲートアレー（ＦＰＧＡ）内の状態機械等の任意の適
当な論理を用いて構成することができる。新事象発生器
１０１は、スイッチモジュール３６の主分配ネットワー
ク４２あるいは混合分配ネットワーク４４を介して経路
指定することのできる新しいフレームがあることを判定
する。新事象発生器１０１は、基本的にはメモリインタ
ーフェースシステム７２のうちの１つからスイッチ３０
を介して経路指定できる新しいフレームがあることを示
すマルチプレクス４１からの（最終的には図２の状態／
制御論理回路８５からの）ｒｘｒｅａｄｙ信号１１１を
待つ。ｅｘｒｅａｄｙ信号１１１を受け取ると、新事象
発生器１０１は制御分配ネットワーク４３から（つまり
図２の状態／制御論理回路８５の１つから）転送路デー
タを検索する。この転送路データは、そのデータフレー
ムのヘッダ（図１４）からの宛先ポート識別（ＤＩＤ）
を有する。このＤＩＤは、新事象発生器１０１によって
経路指定表を介して適当な宛先ポート３３にマッピング
される。さらに、新事象発生器１０１は、ある新しいフ
レームがある宛先ポート３３を宛先とするものであるか
どうか（すなわち、そのフレームをクラス１ストリーム
に混合することができるかどうか）を判定し、また新し
いフレームが適正なものであるか誤ったものであるかを
判定する。

【００４５】さらに、新事象発生器１０１は制御結線１
１６によって示すように、スケジューラ１０４に待ち行
列コマンド情報を与える。待ち行列コマンド情報には、
追加信号、フレームビジー（ｆｂｓｙ）信号、および削
除信号（ｄｅｌ）信号が含まれる。追加信号は、新しい
フレームがメモリインターフェースシステム７２の受信
メモリ８４内に、そのシステムには長すぎると考えられ
る所定の期間（すなわちｆｂｓｙ期間）存在したとき送
出される。削除信号は、新しいフレームが受信メモリ８
４内にｆｂｓｙ期間より長くフレームの削除を行なうこ
とが可能な他の所定の期間（すなわち削除期間）存在し
たとき送出される。この削除信号は、他のエラー状態に
対しても発することができる。

【００４６】タイマ１０３は、デジタル信号プロセッサ
（ＤＳＰ）等の従来の任意の処理機構を用いて構成する
ことができる。タイマ１０３は、ある新しいフレームが
あるチャンネルモジュール３４の受信メモリ８４内に存
在する時間を測定し、新事象発生器１０１からスケジュ
ーラ１０４に対してｆｂｓｙ信号および削除信号をいつ
発するかを決定する。タイマ１０３は、内部にそれぞれ
の新しいフレームについてｆｂｓｙ期間と削除期間を追
跡するためのクロックを保持し、新事象発生器１０１か
らこのクロックを起動するための開始信号１１２を受け
取り、アービトレータ１０８からこのクロックをクリア
するためのクリア（ＣＬＲ）信号１１３を受け取り、制
御結線１１４によって新事象発生器１０１にビジー信号
（ｆｂｓｙ）と削除信号を出力する。新事象発生器１０
１は、新しいフレームを宛先待ち行列（Ｑｐ１〜Ｑｐ
ｉ）１０６に追加することができるとき、開始信号１１
２を用いてタイマ１０３にそのクロックによる計時を開
始させる。タイマ１０３が所定のｆｂｓｙ期間内にアー
ビトレータ１０８からタイマクリア信号１１３を受け取
らない場合、タイマ１０３は新事象発生器１０１にｆｂ
ｓｙ信号１１４を送る。タイマ１０３がタイマクリア信
号１１３を受け取らないまま所定の削除期間が経過する
と、タイマ１０３は新事象発生器１０１に削除信号１１
４を送る。タイマクリア信号１１３はこのフレームにつ
いてタイマ１０３のｆｂｓｙ／削除クロックを不能にす
る。

【００４７】スケジューラ１０４は、宛先待ち行列（Ｑ
ｐ１〜Ｑｐｉ）１０６を維持・管理し、新事象発生器１
０１から待ち行列管理コマンド、詳細には追加信号、ｆ
ｂｓｙ信号、および削除信号を受け取る。また、スケジ
ューラ１０４は、サービス待ち行列判定機構１０９から
次宛先ポート信号１１７を受け取る。信号１１７は、サ
ービスすべき次の光ファイバーチャンネル３２（したが
って、サービスすべき次の宛先待ち行列１０６）を示
す。

【００４８】一般に、スケジューラ１０４はそれぞれの
ポート（ｐ１〜ｐｉ）３３に対する宛先待ち行列（Ｑｐ
１〜Ｑｐｉ）１０６を提供し、それぞれの待ち行列は対
応するそれぞれのポート３３に関係付けられた待ち行列
エントリを格納するように構成されている。それぞれの
待ち行列エントリは、データの出所ポート３３を同定す
る新フレーム情報と、そのポート３３に対応する受信メ
モリ８４内のデータを同定するための固有のバッファ番
号（図１３のバッファ１５４）を有する。さらに、それ
ぞれの待ち行列１０６は、リンクリストによってメモリ
内で定義され、待ち行列エントリはそのリンクリストに
よってある順序で配列され、それぞれの待ち行列エント
リは後続の（次の）待ち行列エントリに対するリンクす
なわちポインタを有する。好ましくは、このリンクリス
トは、それぞれの待ち行列１０６に待ち行列エントリを
格納し、またそこから待ち行列エントリを検索するため
の先入れ先出しバッファ手順を実行する。

【００４９】スケジューラ１０４が、新事象発生器１０
１からの追加信号１１６を介して光ファイバーチャンネ
ル３２からの新たなフレーム情報を受け取ると、スケジ
ューラ１０４はこの新たなフレーム情報を前方および後
方リンクとともに適当な宛先待ち行列１０６に格納す
る。さらに、スケジューラ１０４が宛先待ち行列１０６
からの書き出しを行なうと、スケジューラ１０４は、そ
れぞれの宛先待ち行列からそれに対応するリンクリスト
によって定められる順序にしたがって待ち行列エントリ
を検索する。また、スケジューラ１０４がアービトレー
タ１０８に要求１２１を送ることによって、アービトレ
ータ１０８は、スイッチモジュール３６に主分配ネット
ワーク４２あるいは混合分配ネットワーク４４を介して
適当なデータ転送路を相互接続させ、これによって出所
光ファイバーチャンネルと宛先光ファイバーチャンネル
の間で新しいフレームが転送を発生される。

【００５０】スケジューラ１０４が、新事象発生器１０
１からのあるフレームに対応するｆｂｓｙ信号１１６を
受け取ると、スケジューラ１０４はこのｆｂｓｙ信号１
１６に対応する待ち行列エントリを取り、この待ち行列
エントリをそのデータの出所であるポートに対応する宛
先待ち行列に移動して、そのデータが最終的にもとのポ
ートに戻されるようにする。

【００５１】スケジューラ１０４が、あるフレームに対
応する削除信号１１６を受け取ると、スケジューラ１０
４はそのフレームに対応する待ち行列エントリを削除す
る。この削除されるフレームは、前にｆｂｓｙ信号によ
ってもとのポートに対応する待ち行列に入れられたもの
であることに注意しなければならない。

【００５２】ここで重要なことは、本発明ではリンクリ
ストを用いることによってそれぞれの宛先ポートのハー
ドウエアに別々の待ち行列を設ける必要がなく、その結
果ハードウエアが最小限になることである。さらに、前
方リンクと後方リンクの両方を用いる二重リンクリスト
は、単一リンクリストに比べてリスト内の待ち行列エン
トリの削除と追加を簡単にする点で好適である。本発明
に用いられる二重リンクリスト構成を図４と図５に示
す。

【００５３】図４に矢印で示すように、二重リンクリス
ト１３２内の待ち行列エントリは、このリスト内の次の
待ち行列エントリへの前方ポインタ１３３ａと、このリ
ンク内の前の待ち行列エントリへの後方ポインタ１３３
ｂを有する。スケジューラ１０４による待ち行列からの
待ち行列エントリの読み出しは、その先頭から終端に向
かって行なわれる。

【００５４】図５は、図４の二重リンクリストの中間部
のある待ち行列エントリが削除された状態を示す。図５
の二重リンクリスト１３４において、待ち行列エントリ
２がこのリストから除去される。この記憶場所は変更す
べきリンクの場所を含み、したがって待ち行列エントリ
を除去するのにこのリストの探索を行なう必要がないこ
とに注意しなければならない。

【００５５】リンクリストは、物理的な長さを持たない
ことに注意しなければならない。すなわち、リンクリス
トはすべて同じ物理的メモリを共用し、必要に応じて成
長することができる。したがって、それぞれの物理的記
憶場所はリスト中のある特定の要素に対応する（すなわ
ち、それぞれの場所は特定のポートに対応する特定のバ
ッファに対応する）。

【００５６】本実施形態では、スケジューラ１０４は、
オンチップメモリを有する市販のデジタル信号プロセッ
サ（ＤＳＰ）を用いて構成される。さらに、宛先待ち行
列１０６は、デジタル信号プロセッサのオンチップメモ
リ内に設けられる。デジタル信号プロセッサは、複数の
命令のパイプライニングとそのオンチップメモリへの非
常に高速なアクセスを可能にする。したがって、ＲＩＳ
Ｃ型プロセッサのように外部メモリを必要とすることは
ない。さらに、デジタル信号プロセッサは、他の利用可
能なオンチップメモリを有する全機能プロセッサよりは
るかに安価である。

【００５７】スケジューラ１０４の本実施形態の具体的
なデータ構造と、その新事象発生器１０１との対話をよ
り詳細に説明する。スケジューラ１０４が新事象発生器
１０１から受け取る待ち行列コマンド信号のデータ構造
を、図６から図８に示す。スケジューラ１０４が、新事
象発生器１０１から追加信号あるいはｆｂｓｙ信号を受
け取ると、新事象発生器１０１は、スケジューラ１０４
に２つの連続するワードを送る。第１のワードは図４に
示すものであり、第２のワードは図５に示すものであ
る。しかし、スケジューラ１０４が新事象発生器１０１
から削除信号を受け取る場合、図５に示す１つのワード
が新事象発生器１０１からスケジューラ１０４に送られ
る。

【００５８】追加信号あるいはｆｂｓｙ信号の場合、ス
ケジューラ１０４は図４から、それぞれのコマンド、ベ
ースポインタアドレス（たとえば、キー＝００１０１０
は追加信号の末尾とｆｂｓｙ信号の特定の待ち行列エン
トリを示す）、宛先待ち行列標識、およびクラス１転送
（ＳＯＦｃｌ＝１）であるかクラス２転送（ＳＯＦｃｌ
＝０）であるかを示すクラス標識（ＳＯＦｃｌ）を受け
取る。上記のワードに続いて、スケジューラ１０４には
この新たなフレームのある場所の情報を示す第２のワー
ドが送られる。詳細には、この第２のワードはメモリア
ドレス位置を示すベースポインタアドレス（たとえばキ
ー＝００００１）、データの出所であるポート（および
チャンネル３４）を同定する出所ポート標識、および対
応する受信メモリ８４内の特定のバッファ（図１３のバ
ッファ１５４）を同定する出所バッファ標識を有する。

【００５９】スケジューラ１０４が新事象発生器１０１
から削除信号を受け取る場合、スケジューラ１０４は図
５に示すようなワードを受け取る。このワードは削除コ
マンド、ベースポインタアドレス、出所ポート標識、お
よびバッファ番号を有する。

【００６０】宛先待ち行列１０６に追加すべき新たなフ
レームがスケジューラ１０４に送られるたびに、スケジ
ューラ１０４はこのフレームをその宛先ポートの二重リ
ンクリストの末尾に追加する。本実施形態では、このフ
レームはメモリ内で３つの１６ビットの記憶場所を使用
する。これら３つの記憶場所は、図１０に示すような後
方リンク１４６、図１１に示すような前方リンク１４
８、および図１２に示すような待ち行列エントリ１５２
を有する。図１３には、内部メモリへの先方リンク１４
８、後方リンク１５２、および待ち行列エントリ１５２
のマッピングを示す。

【００６１】アービトレータ１０８は、任意の適当な論
理、状態機械、あるいはプロセッサを用いて構成される
が、好ましくはＦＰＧＡ内の状態機械群によって構成さ
れる。アービトレータ１０８は以下のような機能を実行
する。アービトレータ１０８は、図３の線１２４を介し
てポートの状態を追跡し、ポートがデータの送受信を行
なえるかどうかを判定し、ポート間の接続を調整する。
すなわち、アービトレータ１０８は、チャンネルモジュ
ール３４の状態／制御論理８５（図２）によって生成さ
れる送信ｒｅａｄｙ（ｔｘｒｅａｄｙ）信号および受信
ｒｅａｄｙ（ｒｘｒｅａｄｙ）信号をモニターする。ま
た、アービトレータ１０８はデータ転送のための混合分
配ネットワーク４４へのアクセスを許可する目的で混合
分配ネットワーク４４に関する混合ｒｅａｄｙ信号をモ
ニターする。さらに、アービトレータ１０４が特定の出
所ポートから特定のポートへデータを転送するための要
求信号をスケジューラ１０４から受け取ると、アービト
レータ１０８は図１２に示すようなフラグから、この転
送がクラス１（回路切り換え）であるかクラス２（フレ
ーム切り換え）であるかを判定する。

【００６２】クラス１である場合、アービトレータ１０
８はこの特定の宛先ポートインテリジェンス機構７３が
データの送信と受信の両方に使用できるかどうかを判定
し、この特定の出所ポートインテリジェンス機構７３が
スイッチモジュール３６にデータを転送できる状態であ
るかどうかを判定する。クラス２である場合、アービト
レータ１０８はこの特定の出所ポートに対応するメモリ
インターフェースシステム７２がスイッチモジュール３
６にデータを転送できる状態であるかどうか、またこの
特定の宛先ポートに対応するメモリインターフェースシ
ステム７２がスイッチモジュール３６からのデータを受
信できる状態であるかどうかを判定する。

【００６３】上記の装置が転送（クラス１あるいは２）
を行なえる状態ではないとき、アービトレータ１０８は
スケジューラの要求を拒絶し、スケジューラ１０４は後
で要求が認められるまで再度この要求を送る。アービト
レータ１０８によって要求が認められると、アービトレ
ータ１０８は主分配ネットワーク４２あるいは混合分配
ネットワーク４４（図１）が適当な出所ポートを適当な
宛先ポートに接続するように主分配ネットワーク４２あ
るいは混合分配ネットワーク４４（図１）を制御する。
さらに、データ転送要求が認められた後、アービトレー
タ１０８はスケジューラ１０４にスケジューラクリア信
号１２６を送り、スケジューラ１０４に関係する待ち行
列エントリと対応するリンクリストからのリンクを削除
させ、またアービトレータはタイマ１０３にタイマクリ
ア信号１１３を送って転送されるデータフレームの内部
ｆｂｓｙ／削除クロックをクリアする。

【００６４】サービス待ち行列判定機構１０９は、任意
の適当な論理を用いて構成されるが、好適にはＦＰＧＡ
あるいは他の適当な論理を用いて状態機械として構成さ
れる。機構１０９は、状態結線１２８を介してポート３
３に関する送信ｒｅａｄｙ（ｔｘｒｅａｄｙ）信号をモ
ニターする。また、機構１０９は、混合分配ネットワー
ク４４に関する混合ｒｅａｄｙ信号をモニタするように
することもできる。本実施形態では、サービス待ち行列
判定論理１０８は、循環探索シーケンスを実行する。こ
のシーケンスでは、発せられないポートｔｘｒｅａｄｙ
信号をマスクすることによって、発せられたポートｔｘ
ｒｅａｄｙ信号が順次探索され、これによって要求すべ
き次の宛先ポート（およびサービスすべき次の宛先待ち
行列１０６）が判定される。サービス待ち行列判定論理
１０９は制御結線１１７に示すようにサービスすべき次
の宛先ポートの識別を送る。図９にスケジューラ１０４
に送られるデータのフォーマットを示す。同図に示すよ
うに、ワード１４４はベースポインタアドレス（たとえ
ば、キー＝００００１０１１００１）と宛先待ち行列標
識からなる。スケジューラ１０４はこのベースポインタ
アドレスを用いて二重リンクリスト待ち行列の先頭にア
クセスする。

【００６５】次に、このシステムの動作を説明する。光
ファイバースイッチ３０と連動した転送路割り当てシス
テム５０の全体的動作を、新しいデータフレームが光フ
ァイバースイッチ３０を介して経路指定されるクラス２
データ転送と、スイッチ３０を介してポート３３の間で
双方向の専用のデータ転送路が確立されるクラス２デー
タ転送を参照して説明する。

【００６６】まず、データフレームは、出所ポート（ｐ
１〜ｐｉ）３３の１つからチャンネルモジュール３４内
のメモリインターフェースシステム７２の受信メモリ８
４に送られる。この出所ポート３３に対応するポートイ
ンテリジェンス機構７３の状態／制御論理８５が、制御
バス４９上にスイッチモジュール３６を介して経路指定
すべき新しいフレームがあることを示すｒｘｒｅａｄｙ
信号を出力する。このｒｘｒｅａｄｙ信号に基づいて、
新事象発生器１０１は、新しいフレームがあることを認
識し、この新しいフレームの出所ポート３３に対応する
状態／制御論理８５に対して転送路データを要求する。
この転送路データには、出所識別（ＳＩＤ）、受信メモ
リ８４におけるこのフレームの場所を表わすバッファ番
号、宛先ポート識別（ＤＩＤ）、およびクラス標識（ク
ラス１あるいは２）が含まれる。

【００６７】新事象発生器１０１は、制御分配ネットワ
ーク４３に一連の制御コマンドを送って、制御分配ネッ
トワークをその出所ポート３３に対応する状態／制御論
理回路８５にこの新しいフレームに関係付けられた転送
路データを送らせるようにセットアップする。そうする
と、制御分配ネットワーク４３は、この新しいフレーム
の転送路データを状態／制御論理回路８５から新事象発
生器１０１に転送させる。新事象発生器１０１はＳＩＤ
を確認し、ＤＩＤを特定の宛先ポート３３にマッピング
する。ＤＩＤかＳＩＤのいずれかが無効である場合、そ
のフレーム自体の代わりにフレーム拒絶信号が状態／制
御論理回路８５の待ち行列に入れられる。

【００６８】新事象発生器１０１は、タイマ１０８とス
ケジューラ１０４の両方に新しいフレームがあることを
知らせる。タイマ１０３はこのフレームについてのｆｂ
ｓｙ／削除クロックを起動する。新事象発生器１０１は
同時にスケジューラ１０４に追加信号１１６（図６のワ
ード１３６）を送る。スケジューラ１０４は、新事象発
生器１０１からの追加信号１１６中の宛先待ち行列（あ
るいはポート）標識に基づいて、使用すべき待ち行列１
０６を判定する。さらに、追加信号１１６中のベースポ
インタアドレスは、所望の宛先待ち行列の最後尾にアク
セスするのに用いられる。

【００６９】次に、スケジューラ１０４は新事象発生器
１０１から他のワード（図８のワード１４２）を受け取
る。スケジューラ１０４は、ベースポインタアドレス、
出所ポート、および出所バッファ番号を用いて待ち行列
エントリを生成する。この待ち行列エントリはこの特定
の宛先待ち行列１０６の二重リンクリストの最後尾に入
れられる。

【００７０】アービトレータ１０８からタイマクリア信
号１１３が受け取られる前にタイマ１０３においてｆｂ
ｓｙ期間が経過すると、タイマ１０３は新事象発生器１
０１にｆｂｓｙ信号１１４を送り、新事象発生器１０１
はスケジューラ１０４にｆｂｓｙ信号１１６（図６およ
び図７）を送る。スケジューラ１０４は、待ち行列から
ｆｂｓｙ信号１１６に対応する待ち行列エントリを削除
し、この待ち行列エントリをデータの出所であるポート
３３に対応する待ち行列に移動し、これによってこのデ
ータは最終的にはその出所ポートに返される。

【００７１】タイマクリア信号１１３が受け取られる前
に、タイマ１０３で所定の削除期間が経過すると、タイ
マ１０３は新事象発生器１０１に削除信号１１４を送
り、新事象発生器１０１はスケジューラ１０４に削除信
号１１６（図７のワード１３８）を送る。このとき、ス
ケジューラ１０４は（前にもとのポートに対応する待ち
行列１０６に入れられた）この満了した削除期間に対応
する待ち行列エントリを削除する。

【００７２】待ち行列エントリがスケジューラ１０４に
よって待ち行列１０６に入れられるとき、スケジューラ
１０４は同時にアービトレータ１０８に特定のデータ結
線と宛先ポートの要求１２１を送る。スケジューラ１０
４は、サービス待ち行列判定機構１０９から次宛先ポー
ト信号１１７を受け取る。したがって、スケジューラ１
０４はこの次宛先ポートに対応する二重リンクリストの
先頭の待ち行列エントリを検索する。スケジューラ１０
４は、制御結線１２１を介してアービトレータ１０８に
転送要求を送って上記の宛先ポートにアクセスする。

【００７３】アービトレータ１０８は、出所ポートと宛
先ポートの状態（ｒｘｒｅａｄｙ信号およびｔｘｒｅａ
ｄｙ信号）をモニターし、これらの特定の出所ポートと
宛先ポートがデータのやりとりが可能な状態であるかど
うかを判定する。アービトレータ１０８がスケジューラ
１０４から特定の出所ポートから特定の宛先ポートへの
データ転送のための要求信号１２１を受け取ると、アー
ビトレータ１０８はこの転送がクラス１（回路切り換
え）転送であるかクラス２（フレーム切り換え）転送で
あるかを判定する。

【００７４】クラス１である場合、アービトレータ１０
８は、この特定の宛先ポートのインテリジェンス機構７
３がスイッチモジュール３６との間でデータの送信と受
信の両方を行なうことができるかどうか、また出所ポー
トのインテリジェンス機構７３がスイッチモジュール３
６にデータを送ることができるかどうかを判定する。ク
ラス２である場合、アービトレータ１０８はこの特定の
出所メモリインターフェースシステム７２がスイッチモ
ジュール３６にデータパケットを転送できるかどうか、
またコントローラの特定の宛先ポートのインテリジェン
ス機構７３がデータパケットの受信を行なうことができ
るかどうかを判定する。

【００７５】アービトレータ１２３がクラス１転送要求
を認めると、アービトレータ１２３は主分配ネットワー
ク４２（あるいは混合分配ネットワーク４４）がデータ
転送路を受け取り、適当な出所ポート３３を適当な宛先
ポート３３に接続するように主分配ネットワーク４２
（あるいは混合分配ネットワーク４４）を構成する。さ
らに、アービトレータ１２３がクラス２転送要求を認め
ると、アービトレータ１２３はこの新しいデータフレー
ムがその出所ポート３３に対応する出所メモリインター
フェースシステム７２から宛先メモリインターフェース
システム７２、最終的には適当な宛先ポート３３に送ら
れるように主分配ネットワーク４２（あるいは混合分配
ネットワーク４４）を構成する。

【００７６】クラス１データ転送あるいはクラス２デー
タ転送のいずれかが認められると、アービトレータ１２
３は、スケジューラ１１８が対応する宛先待ち行列から
関連の待ち行列エントリを削除するようにスケジューラ
１１８にスケジューラクリア信号を送り、またタイマ１
０８をタイマクリア信号を送ってこのフレームに対応す
るタイマの内部ｆｂｓｙ／削除クロックをクリアする。
さらに、タイマ１０８がそのクロックをクリアした後、
タイマ１０８は出所ポート３３に対応する状態／制御論
理回路８５に制御信号を送って、受信メモリ８４にこの
新しい信号（あるいはフレーム拒絶信号）をスイッチモ
ジュール３６と宛先ポート３３に送らせる。

【００７７】当業者には、以上の実施例に対して本発明
の原理から逸脱することなくさまざまな変更屋修正を加
えうるものであることが理解されるであろう。かかる変
更や修正はすべて特許請求の範囲に示す本発明の範囲に
該当するものである。

【００７８】上述した内容をまとめると次のようにな
る。 １．光ファイバーポート（３３）を相互接続するために
光ファイバースイッチ（３０）を介した転送路を割り当
てる転送路割り当てシステム（５０）であって、前記ポ
ート（３３）のそれぞれに対応する、前記ポート（３
３）から受け取ったアドレス（１５２）を格納し、ある
ポート（３３）を宛先とするデータを同定するため、前
記アドレス（１５２）はリンクリスト（１３２）によっ
てある順序に配列され、それぞれ後続のアドレス（１５
２）を示すポインタ（１４６、１５２）を有する待ち行
列（１０６）と、前記待ち行列（１０６）を制御するた
め、前記ポート（３３）から受け取られた前記アドレス
（１５２）を前記待ち行列（１０６）に格納し、前記ポ
インタ（１４６、１５２）を生成して前記待ち行列（１
０６）に格納し、前記待ち行列（１０６）から前記リン
クリスト（１３２）によって定義される前記順序でアド
レスを検索し、前記アドレス（１５２）に対応するデー
タ（１１）を対応するポート（３３）に転送するプロセ
ッサ（１０４）と、からなる転送路割り当てシステム
（５０）。

【００７９】２．前記リンクリスト（１３２）は二重リ
ンクリスト（１３２）であり、前記ポインタ（１４６、
１５２）は前記順序における後続のエントリを同定する
前記二重リンクリスト（１３２）の前方リンク（１３３
ａ、１５２）であり、さらに、前記順序における前の待
ち行列エントリ（１５２）を同定するための後方リンク
（１３３ｂ、１５２）として機能する前記二重リンクリ
スト（１３２）の他のポインタ（１３３ｂ、１５２）を
有する上記１に記載の転送路割り当てシステム（５
０）。

【００８０】３．前記ポート（３３）からの着信データ
（１１）を格納するための受信メモリ手段（９８）と、
前記受信メモリ手段（９８）から前記ポート（３３）へ
のデータ（１１）の通信および前記ポート（３３）間で
のデータ（１１）の通信のためのスイッチ手段（３６）
と、前記受信メモリ手段（９８）に接続され、前記ポー
ト（３３）からデータ（１１）が受け取られたことを判
定するように構成された、前記アドレス（１５２）を前
記プロセッサ（１０４）に送るための新事象発生器（１
０１）と、前記プロセッサ（１０４）に接続された、前
記プロセッサ（１０４）からの転送要求を受け取り、前
記転送要求にしたがって前記スイッチ手段（３６）を制
御するためのアービトレータ（１０８）を有する上記１
に記載の転送路割り当てシステム（５０）。

【００８１】４．前記ポート（３３）のそれぞれからの
着信データ（１１）を格納するための、前記光ファイバ
ーポート（３３）のそれぞれに対応する受信バッファ
（１５４）を有し、前記アドレス（１５２）はそれぞれ
出所ポート（３３）を同定する出所ポート標識とデータ
（１１）が存在する前記出所ポート（３３）に対応する
受信バッファ（１５４）を同定するバッファ標識からな
る上記１に記載の転送路割り当てシステム（５０）。

【００８２】５．前記プロセッサ（１０４）はディスク
リート集積回路部品上に設けられたデジタル信号プロセ
ッサ（１０４）であり、前記待ち行列（１０６）は前記
ディスクリート集積回路部品上のメモリ内にある上記１
に記載の転送路割り当てシステム（５０）。

【００８３】６．前記アドレス（１５２）のそれぞれ
は、データ（１１）を前記ポート（３３）間でフレーム
転送およぶ専用転送路転送によって転送すべきときこれ
を同定するクラス標識を含む上記１に記載の転送路割り
当てシステム（５０）。

【００８４】７．前記エントリ（１５２）に対応する前
記前方および後方リンク（１５２、１４６）を修正する
ことによって、前記待ち行列（１０６）の１つの前記二
重リンクリスト内のエントリ（１５２）を削除するため
の、前記プロセッサ（１０４）に関係付けられた手段
（１０４）を有する上記２に記載の転送路割り当てシス
テム（５０）。

【００８５】８．光ファイバーネットワーク用の高性能
光ファイバースイッチ（３０）を提供するためのシステ
ム（５０）であって、複数の光ファイバーポート（３
３）と、前記ポート（３３）からの着信データ（１１）
を格納するための受信メモリ手段（９８）と、前記受信
メモリ手段（９８）から前記ポート（３３）にデータ
（１１）を送るためのスイッチ手段（３６）と、前記ポ
ート（３３）のそれぞれに対応する、前記ポート（３
３）から受け取ったアドレス（１５２）を格納し、ある
ポート（３３）を宛先とするデータ（１１）を同定する
ため、前記アドレス（１５２）はリンクリスト（１３
２）によってある順序に配列され、それぞれ後続のアド
レス（１５２）を示すポインタ（１４６、１５２）を有
する待ち行列（１０６）と、前記待ち行列と前記スイッ
チ手段（３６）を制御するように構成され、前記ポート
（３３）から受け取られた前記アドレス（１５２）を前
記待ち行列（１０６）に格納し、前記リンクリスト（１
３２）を生成・格納し、前記待ち行列（１０６）から前
記リンクリスト（１３２）によって定義される前記順序
で前記アドレス（１５２）を検索し、前記スイッチ手段
（３６）を介した前記アドレス（１５２）に対応するデ
ータ（１１）の対応するポート（３３）への転送を開始
するように構成されたスケジューラ（１０４）とからな
ることを特徴とする転送路割り当てシステム（５０）。

【００８６】９．前記スケジューラ（１０４）はディス
クリート集積回路部品上に設けられたデジタル信号プロ
セッサ（１０４）であり、前記複数の宛先待ち行列（１
０６）は前記ディスクリート集積回路部品上に設けられ
たメモリ内にある上記８に記載の転送路割り当てシステ
ム（５０）。

【００８７】１０．光ファイバーネットワーク内の光フ
ァイバーチャンネル（３２）を相互接続するための高性
能光ファイバースイッチ（３０）を提供する転送路割り
当て方法（５０）であって、出所ポート（３３）からデ
ータ（１１）と宛先ポート（３３）を同定する宛先標識
（１３６）を受け取るステップと、前記データ（１１）
を記憶場所（８４）に格納するステップと、前記宛先ポ
ート（３３）に対応する待ち行列（１０６）に、前記記
憶場所（８４）を同定する待ち行列エントリ（１５２）
を格納するステップと、リンクリスト（１３２）を用い
て前記待ち行列（１０６）を定義するステップと、前記
リンクリスト（１３２）によって定義される順序に基づ
いて前記待ち行列（１０６）から前記エントリ（１０
６）を検索するステップと、前記エントリ（１５２）に
対応するデータ（１１）を前記出所ポート（３３）から
前記宛先ポート（３３）に送るステップとからなること
を特徴とする転送路割り当て方法（５０）。

【００８８】

【発明の効果】以上説明したように、本発明は、ポート
（３３）のそれぞれに対応する、前記ポート（３３）か
ら受け取ったアドレス（１５２）を格納し、あるポート
（３３）を宛先とするデータを同定するため、前記アド
レス（１５２）はリンクリスト（１３２）によってある
順序に配列され、それぞれ後続のアドレス（１５２）を
示すポインタ（１４６、１５２）を有する待ち行列（１
０６）と、前記待ち行列（１０６）を制御するため、前
記ポート（３３）から受け取られた前記アドレス（１５
２）を前記待ち行列（１０６）に格納し、前記ポインタ
（１４６、１５２）を生成して前記待ち行列（１０６）
に格納し、前記待ち行列（１０６）から前記リンクリス
ト（１３２）によって定義される前記順序でアドレスを
検索し、前記アドレス（１５２）に対応するデータ（１
１）を対応するポート（３３）に転送するプロセッサ
（１０４）とからなるものである。

【００８９】したがって、本発明によれば、光ファイバ
ーネットワークにおいてファイバーチャンネル規格を既
存のシステムに比べはるかに高い性能で実施する新しい
改善されたシステムを提供することができる。すなわ
ち、最小限のハードウエアとさまざまなアプリケーショ
ンに対する高いフレキシビリティで、専用転送路（回路
切り換え）転送とフレーム転送の両方を可能にする光フ
ァイバースイッチシステムとその方法を提供することが
できる。

【図面の簡単な説明】

【図１】本発明の高性能光ファイバースイッチの概略回
路図である。

【図２】少なくとも１つのポートインテリジェンス機構
に接続されたメモリインターフェースシステムを有する
図１のチャンネルモジュール（ＣＭ）の概略回路図であ
る。

【図３】図１の転送路割り当てシステムの概略回路図で
ある。

【図４】図３のスケジューラ内の宛先待ち行列のそれぞ
れを定義するのに用いられる前方リンクと後方リンクを
有する二重リンクリストを示す概略図である。

【図５】待ち行列エントリを削除した二重リンクリスト
を示す概略図である。

【図６】待ち行列管理コマンドと図３のスケジューラに
入力されるデータを示す概略図である。

【図７】待ち行列管理コマンドと図３のスケジューラに
入力されるデータを示す概略図である。

【図８】待ち行列管理コマンドと図３のスケジューラに
入力されるデータを示す概略図である。

【図９】待ち行列管理コマンドと図３のスケジューラに
入力されるデータを示す概略図である。

【図１０】図３のスケジューラ内の宛先待ち行列のため
の待ち行列エントリ構造を示す概略図である。

【図１１】図３のスケジューラ内の宛先待ち行列のため
の待ち行列エントリ構造を示す概略図である。

【図１２】図３のスケジューラ内の宛先待ち行列のため
の待ち行列エントリ構造を示す概略図である。

【図１３】待ち行列エントリとスケジューラのリンクの
メモリへのマッピングを示す概略図である。

【図１４】ファイバーチャンネル規格にしたがった光フ
ァイバーネットワークで通信される可変長フレームの概
略図である。

【符号の説明】

２：待ち行列エントリ２ １１：可変長フレーム １２：フレーム始点（ＳＯＦ）標識 １４：ヘッダ １６：可変長データ １７：ＣＲＣ（周期冗長検査）符号 １８：フレーム終点（ＥＯＦ）標識 ３０：光ファイバースイッチ ３２：光ファイバーチャンネル ３３：ポート（ｐ１〜ｐｉ） ３４：チャンネルモジュール ３６：スイッチモジュール ３７：電源 ４１：状態マルチプレクサ（ＭＵＸ） ４２：主分配ネットワーク（ＭＤＮ） ４３：制御分配ネットワーク（ＣＤＮ） ４４：混合分配ネットワーク（ＩＤＮ） ４５：プロセッサセレクタ ４８：転送路状態／制御バス ４９：制御バス ５０：転送路割り当てシステム ５８：要素コントローラ（ＥＣ） ６１：データ結線 ６２：状態／制御結線 ６４：結線 ７２：メモリインターフェースシステム ７３：ポートインテリジェンス機構 ８４：受信メモリ ８５：状態制御論理 ８６：送信メモリ １０１：新事象発生器 １０３：タイマ １０４：スケジューラ １０６：宛先待ち行列（Ｑｐ１〜Ｑｐｉ） １０８：アービトレータ １０９：サービス待ち行列判定機構 １１１：ｒｘｒｅａｄｙ信号 １１２：開始信号 １１３：タイマクリア（ＣＬＲ）信号 １１４、１１６、１１７：制御結線 １１８：スケジューラ １２１：要求 １２３：アービトレータ １２４：線 １２６：スケジューラクリア信号 １２８：状態結線 １３２、１３４：二重リンクリスト １３３ａ：前方ポインタ １３３ｂ：後方ポインタ １３６、１３８、１４２：ワード １４６：後方リンク １４８：前方リンク １５２：待ち行列エントリ １５４：バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロビン・プルヒット カナダ国オンタリオ州トロント メイジャ ー・ストリート 193 (72)発明者 デイヴィッド・ブック カナダ国オンタリオ州ソーンヒル ヤン グ・ストリート 7250、ユニット 511

Claims (1)

【特許請求の範囲】
1. 【請求項１】 光ファイバーポート（３３）を相互接続
   するために光ファイバースイッチ（３０）を介した転送
   路を割り当てる転送路割り当てシステム（５０）であっ
   て、 前記ポート（３３）のそれぞれに対応する、前記ポート
   （３３）から受け取ったアドレス（１５２）を格納し、
   あるポート（３３）を宛先とするデータを同定するた
   め、前記アドレス（１５２）はリンクリスト（１３２）
   によってある順序に配列され、それぞれ後続のアドレス
   （１５２）を示すポインタ（１４６、１５２）を有する
   待ち行列（１０６）と、 前記待ち行列（１０６）を制御するため、前記ポート
   （３３）から受け取られた前記アドレス（１５２）を前
   記待ち行列（１０６）に格納し、前記ポインタ（１４
   ６、１５２）を生成して前記待ち行列（１０６）に格納
   し、前記待ち行列（１０６）から前記リンクリスト（１
   ３２）によって定義される前記順序でアドレスを検索
   し、前記アドレス（１５２）に対応するデータ（１１）
   を対応するポート（３３）に転送するプロセッサ（１０
   ４）と、からなる転送路割り当てシステム（５０）。 【０００１】