CN103176931B - 一种改进的dma通信方法及装置 - Google Patents
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Abstract
本发明适用于数据通信领域，提供一种改进的DMA通信方法及装置，该方法包括：在所述同步时钟的每个时钟触发沿时刻监测所述的数据请求信号是否有效；若在某个时钟触发沿时刻数据请求信号有效，则主设备开始更新传输数据，且在该时钟触发沿的下个时钟触发沿时刻，主设备将已完成更新后的有效传输数据保存在寄存器中；所述有效的传输数据在DMA总线上传输一定时间后到达从设备，在主设备开始更新传输数据后的第二个时钟触发沿时刻，从设备开始采集所述有效传输数据。本发明将更新时间和传输时间进行分离，使得同步时钟的最大时钟频率最大可以达到现有技术的2倍，从而可以间接提高传输速率。
Description
技术领域
本发明属于数据通信领域，尤其涉及一种改进的DMA通信方法及装置。
背景技术
DMA(直接存储访问)通信协议是数据传输领域的一个重要的通信协议，主要是通过让CPU暂时让出总线控制权，在专门的硬件(DMA控制器)控制下，实现IO外设和存储器之间自动成批交换数据，以代替原来通过CPU查询或中断来实现存储器和IO外设之间的数据传送，这样以硬件代替软件控制数据传送的方式不仅可以加快传送速率还可以暂时解放CPU，让CPU有时间去做其它任务，从整体上提高了设备的运行效率。例如，可以将现有PC机上的硬盘设备设置成DMA模式，这样可以加快硬盘和内存间的数据传输速率。
按照现有的DMA通信协议，DMA主设备(master)和从设备(slave)通过DMA总线实现相互间数据传输，该数据传输受DMA控制器(DMAC)控制，在该通信协议中与数据传输有关的信号包括：从设备发出的数据请求信号(dma_urd)、主设备向从设备发出的传输数据(dma_udata)和系统提供给主设备和从设备的同步时钟信号(CLK)。现有的DMA通信协议对数据传输方式的要求是：数据请求信号(dma_urd)为高的下一个时钟周期，传输数据(dma_udata)必须有效。为了便于理解，参照图1所示的数据传输方式的时序示例图，现有DMA通信协议的要求是：在同步时钟(CLK)的某个时钟上升沿(posedge_1)时刻且数据请求信号(dma_urd)为高，则在此时钟上升沿的下个时钟上升沿(posedge_2)时刻传输数据(dma_udata)必须为有效数据，因为在posedge_1时刻dma_urd为高，表明主设备开始更新数据，那么在posedge_2时刻，从设备接收到的dma_udata有效的前提是主设备数据已经更新完毕且已经传送到从设备，这样从设备在posedge_2时刻才能对有效数据进行后续操作。为了实现上述目的，参照图2所示的数据更新传输的时序图，这里我们将主设备请求更新dma_udata到dma_udata更新完毕的时间称为更新时间(t_update)，dma_udata在DMA总线上传输所需时间称为传输时间(t_delay)，同步时钟(CLK)的时钟周期用T表示，为了满足在posedge_2时刻从设备采集到的数据为有效数据，那么所述传输数据的更新时间与传输时间之和应小于或等于时钟周期T，即T≥(t_update+t_delay)那么同步时钟的最大时钟频率为1/(t_update+t_delay)，这个技术瓶颈限制了同步时钟频率的进一步提高，间接限制了主从设备间的数据传输速率。
发明内容
鉴于上述问题，本发明所要解决的技术问题是：提供一种改进的DMA通信方法，旨在解决现有的DMA通信方法中的同步时钟频率受限、无法进一步提高数据传输速率的问题。
本发明是这样实现的，一种改进的DMA通信方法，该方法用于受一DMA控制器控制的主设备和从设备之间的数据传输，所述数据传输基于一同步时钟实现，所述方法包括下述步骤：
在所述同步时钟的每个时钟触发沿时刻监测所述的数据请求信号是否有效；
若在某个时钟触发沿时刻数据请求信号有效，则主设备开始更新传输数据，且在该时钟触发沿的下个时钟触发沿时刻，主设备将已完成更新后的有效传输数据保存在寄存器中；
所述有效的传输数据在DMA总线上传输一定时间后到达从设备，在主设备开始更新传输数据后的第二个时钟触发沿时刻，从设备开始采集所述有效传输数据。
进一步，所述主设备开始更新传输数据到传输数据更新完成所需的时间和所述有效数据在DMA总线上的传输时间均小于或等于所述同步时钟的时钟周期。
本发明的另一目的在于提供一种改进的DMA通信装置，所述通信装置包括：相互进行数据传输的主设备和从设备以及控制所述主设备、从设备数据传输的DMA控制器，所述DMA控制器连接有一同步时钟，所述的DMA控制器包括：
信号监测模块，用于在所述同步时钟的每个时钟触发沿时刻监测所述的数据请求信号是否有效；
数据暂存模块，用于若在某个时钟触发沿时刻数据请求信号有效，则主设备开始更新传输数据，且在该时钟触发沿的下个时钟触发沿时刻，主设备将已完成更新后的有效传输数据保存在寄存器中；
数据操作模块，用于所述有效的传输数据在DMA总线上传输一定时间后到达从设备，在主设备开始更新传输数据后的第二个时钟触发沿时刻，从设备开始采集所述有效传输数据。
本发明的有益效果是：本发明提供了一种改进的DMA通信方法，通过对现有协议进行改进，在同步时钟的某个时钟触发沿时刻，若数据请求信号为高，则在该时钟触发沿后的第二个时钟触发沿时刻传输数据信号必须有效，在开始更新数据的后一个时钟触发沿时刻将更新完毕的数据存储到寄存中，这样实现了将更新时间(t_update)和传输时间(t_dela)的分离，使得同步时钟的最大时钟频率为1/max(t_update，t_delay)，其中max(x，y)表示取x和y的最大值，当t_update＝t_delay时，最大时钟频率可以提升到现有技术最大时钟频率的2倍，从而可以间接提高数据传输速率。
本发明的另一个有益效果是：本发明提供了一个改进的DMA通信装置，该装置通过在DMA控制器上引入了逻辑控制单元，实现了“在同步时钟的某个时钟触发沿时刻，若数据请求信号为高，则在该时钟触发沿后的第二个时钟触发沿时刻传输数据信号必须有效”这个目的，通过将更新时间(t_update)和传输时间(t_delay)的进行分离，使得同步时钟的最大时钟频率最大可以达到现有技术的2倍，从而间接可以间接提高传输速率。
附图说明
图1是现有DMA通信协议要求的数据传输方式的时序图；
图2是现有DMA通信协议要求的数据更新传输的时序图；
图3是本发明实施例提供的改进后的DMA通信协议要求的数据传输方式的时序图；
图4是本发明实施例提供的实现改进DMA通信方法的流程图；
图5是本发明实施例提供的改进后的DMA通信协议要求的数据更新传输的时序图；
图6是图1中步骤S1的实现流程图；
图7是本发明实施例提供的改进的DMA通信装置的结构图；
图8是本发明实施例提供的DMA控制器的结构图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在实现本发明实施例前需要搭建好硬件构建框架，包括相互传输数据的主设备和从设备，所述主设备和从设备受一DMA控制器控制，所述DMA控制器连接有一同步时钟，另外，DMA控制器还通过信号线连接有CPU，主要是实现DMA控制器向CPU处获得总线控制权，所述总线控制权包括系统总线控制权和外围总线控制权。
在本发明实施例中，对于简单数据传输例子，主设备向从设备传输数据，主设备通常是存储器，从设备一般是IO外设，也可以是从存储器，主设备和从设备均挂在DMA总线上，在DMA的控制下实现主从设备间的数据传输。
本发明提供了一种改进的DMA通信方法，通过改变现有的DMA通信协议的定义，实现在所述同步时钟的某个时钟触发沿时刻，若从设备发出的数据请求信号有效，则在所述时钟触发沿时刻后的第二个时钟触发沿时刻，主设备向从设备传送的传输数据必须有效。
为了便于理解，参照图3，改进后的DMA通信协议要求的数据传输方式的时序图，图中同步时钟CLK有4个时钟触发沿，分别为posedge_1至posedge_4，dma_urd可以保持一个或若干个时钟周期的有效电平，在时钟触发沿posedge_1时刻dma_urd有效，此时主设备请求更新dma_udata同时需满足在posedge_2时刻之前数据更新完成，那么在posedge_2时刻更新后的数据必然是有效的，将该更新后的传输数据保存在寄存器内，传输数据在DMA总线上经过小于一个时钟周期的数据传输后，在posedge_3时刻从设备采集到所述更新后的数据，此数据是在posedge_1时刻开始更新并更新完毕的，那么该数据肯定是有效的，所以在posedge_3从设备采集到的传输数据也必定为有效数据，至此实现了“所述同步时钟的某个时钟触发沿时刻，若从设备发出的数据请求信号有效，则在所述时钟触发沿时刻后的第二个时钟触发沿时刻，主设备向从设备传送的传输数据必须有效”这个目的。同理，在posedge_4时刻从设备采集到的数据是posedge_2时刻开始更新并更新完成的数据，因此posedge_4时刻从设备采集到的数据也必是有效数据。
为了更进一步说明本方法的实现过程，参照图4，本发明实施例提供的实现所述的改进的DMA通信方法的步骤，详细如下：
在步骤S1中，DMA控制器从CPU处获得总线控制权。
在本发明实施例中，本步骤是本发明的优选实施步骤，通常情况下按照目前的DMA通信协议，DMA控制器控制所述主从设备间的数据传输时必须先从系统CPU处获取总线控制权，使得CPU在此期间获得解放，可以利用此空余时间去完成其他的操作。但如果仅从为了实现DMA通信的数据传输这项功能这方面来讲，整个DMA通信系统中没有CPU参与亦可实现，此时没有CPU，DMA控制器始终是占用着总线控制权，因此本步骤是为了使本发明技术方案更为完整而设置的。
在步骤S2中，在所述同步时钟的每个时钟触发沿时刻监测所述的数据请求信号是否有效。
在本发明实施例中，所述的同步时钟为数据传输提供了同步节拍，保证数据传输有序，所述的时钟触发沿由DMA控制器本身器件特性决定的，包括上升沿触发或是下降沿触发，所述的数据请求信号是否有效也是根据系统自定义的，通常都是高电平有效。所述的数据请求信号由从设备向DMA控制器发出，请求主设备传送数据，当数据请求信号变为无效时，表明数据已经传输结束直至从设备有新的数据传输请求到来。
在步骤S3中，若在某个时钟触发沿时刻数据请求信号有效，则主设备开始更新传输数据，且在该时钟触发沿的下个时钟触发沿时刻，主设备将已完成更新后的有效传输数据保存在寄存器中。
在本发明实施例中，当系统监测到在某个时钟触发沿时刻数据请求信号有效，则主设备开始更新传输数据，同时需满足在该时钟触发沿后的一个时钟周期内数据更新完毕，那么此时更新后的数据为有效数据，主设备将已完成更新后的有效传输数据保存在设置在主设备内的寄存器中，因为数据的操作是基于时钟的触发沿实现的，所以更新完成后的数据必须在下个时钟触发沿时刻才能将数据保存在寄存器中。
在步骤S4中，所述有效的传输数据在DMA总线上传输一定时间后到达从设备，在主设备开始更新传输数据后的第二个时钟触发沿时刻，从设备开始采集所述有效传输数据。
在本发明实施例中，所述有效的传输数据在DMA总线上的传输时间小于或等于一个时钟周期，这样可以满足在主设备保存传输数据后下一个时钟触发沿时刻传输数据已经到达从设备，这样从设备在该时钟触发沿时刻可以采集传输数据进行后续操作，后续操作是根据从设备的需求而定的，比如可以包括将接收到数据进行转发或封装或转存等等。
为了进一步解释说明，参照图5，改进后的DMA通信协议要求的数据更新传输的时序图，这里将主设备请求更新dma_udata到dma_udata更新完毕的时间称为更新时间(t_update)，dma_udata在DMA总线上传输所需时间称为传输时间(t_delay)，同步时钟(CLK)的时钟周期用T表示，为了能实现在posedge_2时刻主设备能将更新后的有效传输数据保存到寄存器上，那么更新时间t_update≤T，同时为了满足从设备在posedge_3时刻采集到的数据是有效数据，那么posedge_3时刻从设备开始采集数据之前，所述的传输数据已到达从设备，即输出数据在DMA总线上的传输时间t_delay≤T，因此DMA同步时钟周期满足T≥max(t_update，t_delay)，其中max(x，y)表示取x和y的最大值，那么DMA同步时钟的最大频率为1/max(t_update，t_delay)，当t_update＝t_delay时，最大时钟频率可以提升到现有技术最大时钟频率的2倍，从而可以间接提高数据传输速率。
进一步作为优选的实施方式，参照图6，所述DMA控制器从CPU处获得总线控制权步骤具体实现如下：
在步骤S11中，已准备就绪的从设备向DMA控制器发送数据请求信号；
在本发明实施例中，从设在向DMA控制器发送数据请求信号之前还包括前序准备阶段，包括要传送的数据字节数、数据在主设备中的起始地址、传送方向和DMAC的通道号等。
在步骤S12中，DMA控制器接收到数据请求信号后，向CPU发出总线请求信号；
在本发明实施例中，所述的数据请求信号从在DMA控制器从CPU处获得总线控制权的申请阶段到数据开始更新阶段一直都有效，若出现无效则表明从设备放弃了数据传输请求。
在步骤S13中，CPU接收到总线请求信号后若允许主从设备间的数据传输，则在当前总线周期结束后，释放总线控制权，并向DMA控制器发出已交出总线控制权的反馈信号。DMA控制器获得总线的控制权，向从设备发送应答信号，通知外设可以进行DMA传输了。
本发明所要解决的另一个技术问题是：提供一种改进的DMA通信装置，旨在解决现有的DMA通信装置中的同步时钟频率受限、无法进一步提高数据传输速率的问题。
图7示出了一种改进的DMA通信装置的结构图，示出了本发明实施例提供的信息共享系统的结构，为了便于说明，仅示出了与本发明实施例相关的部分。
所述改进的通信装置包括：相互进行数据传输的主设备和从设备以及控制所述主设备、从设备数据传输的DMA控制器，所述DMA控制器连接有一同步时钟，在同步时钟的某个时钟触发沿若所述数据请求信号有效的时刻，则在所述时钟触发沿时刻后的第二个时钟触发沿时刻，主设备向从设备传送的传输数据有效。作为优选的DMA通信装置结构，本装置的DMA控制器还连接有一CPU，在实现本改进的DMA通信装置之前，DMA控制器还必须从CPU处获取总线控制权，这样才能实现主设备和从设备之间的数据传输。
图8示出了所述逻辑控制单元的结构，了便于说明，仅示出了与本发明实施例相关的部分。所述DMA控制器包括：
信号监测模块，用于在所述同步时钟的每个时钟触发沿时刻监测所述的数据请求信号是否有效；
数据暂存模块，用于若在某个时钟触发沿时刻数据请求信号有效，则主设备开始更新传输数据，且在该时钟触发沿的下个时钟触发沿时刻，主设备将已完成更新后的有效传输数据保存在寄存器中；
数据操作模块，用于所述有效的传输数据在DMA总线上传输一定时间后到达从设备，在主设备开始更新传输数据后的第二个时钟触发沿时刻，从设备开始采集所述有效传输数据。
在本发明实施例中，通过改进DMA控制器的结构，实现了更新时间(t_update)和传输时间(t_delay)进行分离，提高了DMA同步时钟的最大频率。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种改进的DMA通信方法，该方法用于受一DMA控制器控制的主设备和从设备之间的数据传输，所述数据传输基于一同步时钟实现，其特征在于，所述DMA通信方法包括下述步骤：
在所述同步时钟的每个时钟触发沿时刻监测数据请求信号是否有效；
若在某个时钟触发沿时刻数据请求信号有效，则主设备开始更新传输数据，且在该时钟触发沿的下个时钟触发沿时刻，主设备将已完成更新后的有效传输数据保存在寄存器中；以及
所述有效传输数据在DMA总线上传输一定时间后到达从设备，在主设备开始更新传输数据后的第二个时钟触发沿时刻，从设备开始采集所述有效传输数据；
所述主设备开始更新传输数据到传输数据更新完成所需的时间和所述有效传输数据在DMA总线上的传输时间均小于或等于所述同步时钟的时钟周期；
所述同步时钟的最大时钟频率为1/max(t_update，t_delay)，其中max(x，y)表示取x和y的最大值，t_update为更新时间，t_delay为传输时间。
2.如权利要求1所述的一种改进的DMA通信方法，其特征在于，在所述同步时钟的每个时钟触发沿时刻监测所述的数据请求信号是否有效的步骤之前还包括下述步骤：
DMA控制器从CPU处获得总线控制权。
3.如权利要求2所述的一种改进的DMA通信方法，其特征在于，所述DMA控制器从CPU处获得总线控制权的实现步骤如下：
已准备就绪的从设备向DMA控制器发送数据请求信号；
DMA控制器接收到数据请求信号后，向CPU发出总线请求信号；
CPU接收到总线请求信号后若允许主从设备间的数据传输，则在当前总线周期结束后，释放总线控制权，并向DMA控制器发出已交出总线控制权的反馈信号。
4.如权利要求1至3所述的任一种改进的DMA通信方法，其特征在于，所述的时钟触发沿为时钟上升沿或时钟下降沿。
5.如权利要求1至3所述的任一种改进的DMA通信方法，其特征在于，所述的主设备为存储器，所述的从设备为IO外设或从存储器。
6.如权利要求1至3所述的任一种改进的DMA通信方法，其特征在于，所述的数据请求信号有效是数据请求信号高电平有效。
7.一种改进的DMA通信装置，所述通信装置包括：相互进行数据传输的主设备和从设备以及控制所述主设备、从设备数据传输的DMA控制器，所述DMA控制器连接有一同步时钟，其特征在于，所述的DMA控制器包括：
信号监测模块，用于在所述同步时钟的每个时钟触发沿时刻监测数据请求信号是否有效；
数据暂存模块，用于若在某个时钟触发沿时刻数据请求信号有效，则主设备开始更新传输数据，且在该时钟触发沿的下个时钟触发沿时刻，主设备将已完成更新后的有效传输数据保存在寄存器中；以及
数据操作模块，用于所述有效传输数据在DMA总线上传输一定时间后到达从设备，在主设备开始更新传输数据后的第二个时钟触发沿时刻，从设备开始采集所述有效传输数据；
所述主设备开始更新传输数据到传输数据更新完成所需的时间和所述有效传输数据在DMA总线上的传输时间均小于或等于所述同步时钟的时钟周期；
所述同步时钟的最大时钟频率为1/max(t_update，t_delay)，其中max(x，y)表示取x和y的最大值，t_update为更新时间，t_delay为传输时间。
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Date of cancellation: 20181227 Granted publication date: 20160309 Pledgee: China Co truction Bank Corp Guangzhou economic and Technological Development Zone sub branch Pledgor: Anyka (Guangzhou) Microelectronics Technology Co., Ltd. Registration number: 2017990001008 |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Improved DMA communication method and improved DMA communication device Effective date of registration: 20190130 Granted publication date: 20160309 Pledgee: China Co truction Bank Corp Guangzhou economic and Technological Development Zone sub branch Pledgor: Anyka (Guangzhou) Microelectronics Technology Co., Ltd. Registration number: 2019440000051 |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20200320 Granted publication date: 20160309 Pledgee: China Co truction Bank Corp Guangzhou economic and Technological Development Zone sub branch Pledgor: ANYKA (GUANGZHOU) MICROELECTRONICS TECHNOLOGY Co.,Ltd. Registration number: 2019440000051 |
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| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 3 / F, C1 area, innovation building, 182 science Avenue, Science City, Guangzhou, Guangdong 510663 Patentee after: Guangzhou Ankai Microelectronics Co.,Ltd. Address before: 3 / F, C1 area, innovation building, 182 science Avenue, Science City, Guangzhou, Guangdong 510663 Patentee before: ANYKA (GUANGZHOU) MICROELECTRONICS TECHNOLOGY Co.,Ltd. |
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| CP01 | Change in the name or title of a patent holder | ||
| CP02 | Change in the address of a patent holder |
Address after: 510555 No. 107 Bowen Road, Huangpu District, Guangzhou, Guangdong Patentee after: Guangzhou Ankai Microelectronics Co.,Ltd. Address before: 3 / F, C1 area, innovation building, 182 science Avenue, Science City, Guangzhou, Guangdong 510663 Patentee before: Guangzhou Ankai Microelectronics Co.,Ltd. |
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| CP02 | Change in the address of a patent holder |