CN107273312B - 具有工作存储器的计算单元用的存储器直接访问控制装置 - Google Patents
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Abstract
本发明涉及一种用于具有工作存储器的计算单元的存储器直接访问控制装置,其中,所述存储器直接访问控制装置具有一种连接部,该连接部用于将该存储器直接访问控制装置与总线系统相连接,所述总线系统将计算单元与工作存储器相连接。其中该存储器直接访问控制装置被构造用于实施下述步骤:‑从与总线系统相连的目标模块中读取第一控制信息;‑根据所述第一控制信息来确定在目标模块中的至少一个第一目标地址;‑在使用由工作存储器至目标模块的存储器直接访问的情况下,将数据由工作存储器传输至目标模块的至少一个第一目标地址处。
Description
技术领域
本发明涉及一种存储器直接访问控制装置,以及一种用于运行所述存储器直接访问控制装置的方法。
背景技术
由市场已知的是诸如处理器的计算单元,所述处理器具有一个或者多个处理器核心,并且所述处理器能够访问一种工作存储器。另外,具有一个或者多个这样的计算单元的计算机系统通常包括大量与所述计算单元协作的其它单元,例如输入-和输出模块(“IO”)和类似物。所述计算机系统的所提及的元件中的至少一些元件能够通过共同的、优选并联的总线来相互交换数据。另外,对于所谓的存储器直接访问DMA(英语“directmemoryaccess”)的方法是已知的,借此能够改善通过共同的总线的数据交换。
发明内容
对于本发明来说基础的问题通过一种用于具有工作存储器的计算单元的存储器直接访问控制装置以及通过一种运行所述存储器直接访问控制装置的方法予以解决。本发明还涉及其它有利的改型方案。
所述存储器直接访问控制装置具有一种连接部,该连接部用于将该存储器直接访问控制装置与一种总线系统相连接,所述总线系统将所述计算单元与所述工作存储器相连接。根据本发明,所述存储器直接访问控制装置被构造用于实施下述步骤:
-从与所述总线系统相连接的目标模块中读取第一控制信息;
-根据所述第一控制信息来确定在目标模块中的至少一个第一目标地址;
-在使用由工作存储器至目标模块的存储器直接访问的情况下,将数据由工作存储器传输至所述目标模块的至少一个第一目标地址处,
其中,所述计算单元、工作存储器、存储器直接访问控制装置以及目标模块利用总线系统并联地连接起来。
此外,对于本发明来说重要的特征位于接下来的描述中和附图中,其中所述特征不仅在单独的情况下而且在不同的组合中能够对于本发明是重要的,而不再次对此明确地指出。
本发明涉及一种用于具有工作存储器的计算单元的存储器直接访问控制装置,其中所述存储器直接访问控制装置具有用于将该存储器直接访问控制装置与一种总线系统相连接的连接部,该总线系统将计算单元与工作存储器相连接。在此,所述存储器直接访问控制装置被构造用于实施下述步骤:
-从与总线系统相连接的目标模块处读取第一控制信息;
-根据所述第一控制信息来确定在目标模块中的至少一个第一目标地址,
-在使用由工作存储器至目标模块的存储器直接访问的情况下,将数据由工作存储器传输至目标模块的所述至少一个第一目标地址。
控制信息优选包括至少一个信息,该信息表征了在目标模块中的至少一个目标地址。所述目标模块例如是通信模块,正如在下面仍将进一步阐述的那样,然而也能够例如是工作存储器或者其它的能够连接在总线系统处的单元。
本发明具有下述优点:在具有至少一个计算单元或者至少一个处理器核心、以及一个或者多个工作存储器和至少一个目标模块的计算机系统中,借助于一种存储器直接访问所实施的数据传输能够被附加地改善。
另一个优点是,所述存储器直接访问控制装置提高了下述这种目标模块、尤其是通信模块的效率:该目标模块没有被明确地设计用于利用所谓的“多核-系统”(即带有多个处理器核心的计算单元)来运行,而是仅仅以与单个处理器核心进行通信的设计目标被研发出来。例如比较在下面所描述的“MCAN-模块”。以这样的方式,根据本发明的原理实现了简单的、基于存储器直接访问的、MCAN模块也在具有多个处理器核心的计算单元处的连接。因此有利地扩大了应用可行性。
简单来说,根据本发明的所述存储器直接访问控制装置实现了将数据由计算机系统的工作存储器和/或由配属于相应的处理器核心的工作存储器至目标模块的一种传输,其中基本上不需要所述计算单元或者相应的处理器核心的参与。所述存储器直接访问控制装置基本上能够独立地确定、即例如独自地收集或者计算出所述对于数据的传输所必需的信息。借此能够改善所述计算机系统的效率,并且避免了尤其是所述计算单元自身对于所述目标模块的访问,所述访问与存储器直接访问相反,是相比较来说更慢的。
在一种实施方式中,所述存储器直接访问控制装置被构造用于:在将数据由所述工作存储器传输至所述目标模块的至少一个第一目标地址之后,实施至少一个其它的动作。
在另一种实施方式中,所述存储器直接访问控制装置被构造用于:所述其它的动作根据相同的第一控制信息或者根据其它的控制信息来实施,它们同样存在于目标模块中。
在另一种实施方式中,所提到的其它的动作包括其它数据的传输,可比较的是,正如之前利用第一数据进行的那样。这能够至同样的第一目标地址处来进行和/或至目标模块中的另一目标地址处来进行。
在一种实施方式中,所述存储器直接访问控制装置被构造用于,将第二控制信息写入到所述目标模块的第二目标地址中,其中尤其是所述第二控制信息控制了所述目标模块的运行。例如,所述第二控制信息实现了对于一种所谓的“请求位(Request-Bit)”的目标位置的确定,该请求位被传输至所述目标模块或者被设置在目标位置或者说位位置(或者说比特位置)(Bitposition)处的目标模块中,并且该请求位被用于:为在所述目标模块或者通信模块中的数据请求或者预定一种存储区域(缓冲区域)。借此,基本上能够没有所述计算单元的参与地进行所述数据的传输,借此,这个计算单元被有利地减轻了负担。
在一种优选的实施方式中,所述存储器直接访问控制装置被构造用于确定一种位位置(Bitposition),并且用于设置或者删除与确定出的位位置相对应的位,从而使得在同样的目标地址上的(然而在与前述的位位置不同的位位置处的)其它数据内容有利地不改变。应当理解的是,也在前文所提及的意义中替代地确定出在第二目标位置处的多个单独的位位置,并且能够设置或者删除因此分别相对应的位,而不改变在同样的第二目标位置上的(然而在与前述的位位置不同的位位置处的)其它数据内容。
在另一种实施方式中,所述存储器直接访问控制装置被构造用于,在使用算术运算和/或逻辑运算的情况下确定出第一目标地址和/或第二目标地址。例如,这些运算包括一个或者多个加法、乘法等等。借此,所述的控制信息能够相对简单地(和简短地)被实施,并且通过将所述算术运算和/或逻辑运算应用到控制信息上,而产生出必要的“智能”,该智能用于确定所述第一和/或第二目标地址。借此,所述存储器直接访问控制装置或者计算单元或者具有所述存储器直接访问控制装置和所述计算单元的计算机系统能够被有利地改进。
在一种有利的实施方式中,尤其是所述第二目标地址能够以此为特征:所述第二目标地址表征了在一种数据字之内的单个位的位位置,所述数据字被存储在所述第二目标地址处,从而使得在使用所述第二目标地址的情况下,能够目标明确地改变在所述的位位置处的单个位。所述第二目标地址也能够替代性地表征数据字的一个以上单个的位、例如两个或者三个单个的位,所述数据字被存储在所述第二目标地址处。
在另一种实施方式中设置的是,在所述存储器直接访问控制装置中的算术运算和/或逻辑运算能够借助于第一配置信息来预先规定。借此,能够有利地预先规定所述的运算,并且必要时甚至在所述存储器直接访问控制装置的运行中进行改变。所述第一配置信息例如存储在包括着该存储器直接访问控制装置的集成的半导体电路中。
在另一种实施方式中,所述存储器直接访问控制装置被构造用于,附加地根据第二配置信息来确定出所述第一目标地址。借此,能够有利地扩大用于确定所述第一目标地址的可行性。
补充地能够设置的是,所述第一和/或第二配置信息被本地地存储在所述存储器直接访问控制装置中和/或存储在外部的单元中。借此,所述存储器直接访问控制装置能够灵活地适配于相应的要求。
例如,所述第一配置信息存储在具有所述存储器直接访问控制装置的集成的半导体电路中,并且所述第二配置信息存储在例如所述工作存储器(系统-RAM,英文:“randomaccessmemory”,带有随机存取的存储器)的特定存储区域中。所述计算单元优选地被构造用于对于所述第二配置信息进行访问、尤其是写入地访问,从而使得所述计算单元能够预先规定或者修改所述第二配置信息。可以比较的是,也能够适用于第一配置信息。
在另一种实施方式中,目标模块包括通信模块、尤其是CAN-模块、MCAN-模块、FlexRay-模块和/或以太网络-模块。缩写“CAN”的含义是“控制器局域网路(ControllerAreaNetwork)”。字母“M”表征了生产者特定的名称附加部(Namenzusatz)。MCAN-模块对应着一种例如由半导体生产者FreescaleSemiconductor(飞思卡尔半导体)生产的“MPC5777MMCA”型的模块。所述存储器直接访问控制装置能够有利地与MCAN-模块一起运行。
在另一种实施方式中,所述目标模块也能够是一种工作存储器或者其它的能够连接在总线系统处的单元,其中进行了依照根据本发明的原理的(例如在不同的存储器之间的)数据传输,例如作为对于以太网络-通信的准备。
在另一种实施方式中,所述存储器直接访问控制装置作为分开的(硬件)单元来实施,该单元替代或者补充于商业上所谓的“DMA-控制器”(DMA,英语“directmemoryaccess”,存储器直接访问)地存在于计算机系统中。借此,能够在必要时有利地扩大所述应用可行性。根据本发明的存储器直接访问控制装置优选作为商业上的DMA-控制器的扩展物连同该DMA-控制器被布置在共同的集成环境中或者共同的单元中或者共同的器件中。
此外,本发明还包括一种用于运行一种存储器直接访问控制装置的方法,该存储器直接访问控制装置用于一种具有工作存储器的计算单元,其中所述存储器直接访问控制装置具有一种连接部,该连接部用于将所述存储器直接访问控制装置与一种总线系统相连接,该总线系统将所述计算单元与所述工作存储器相连接。在此,所述方法包括下述步骤:
-由一种与所述总线系统相连的目标模块读取第一控制信息;
-根据所述第一控制信息来确定在所述目标模块中的至少一个第一目标地址;
-在使用一种由所述工作存储器至目标模块的存储器直接访问的情况下,将数据由所述工作存储器传输至所述目标模块的所述至少一个第一目标地址。
在此产生了可比较的如同上面对于所述存储器直接访问控制装置来说已经描述过的优点。
在一种实施方式中,所述方法包括接下来其它的步骤中的至少一个步骤:
-将第二控制信息写入到所述目标模块的一种第二目标地址种,其中尤其是所述第二控制信息控制着所述目标模块的运行;
-在使用算术运算和/或逻辑运算的情况下确定所述第一目标地址和/或第二目标地址;
-借助于第一配置信息来预先规定在所述存储器直接访问控制装置中的算术运算和/或逻辑运算;
-附加地根据第二配置信息来确定所述第一目标地址;
-从在所述存储器直接访问控制装置中的本地的存储器中和/或从在外部单元中的存储器中读取所述第一和/或第二配置信息。
上文提及的步骤能够在必要时进行重复和/或以任意的顺序相互实施。
在此产生了可比较的、正如上面对于所述存储器直接访问控制装置的不同实施方式来说已经描述过的优点。
在所述方法的一种实施方式中,所述目标模块包括通信模块、尤其是CAN-模块、MCAN-模块、FlexRay-模块和/或以太网络-模块。在此能够特别有利地应用所述方法。
附图说明
接下来参照附图来阐述本发明的示例性的实施方式。在附图中示出:
图1用于具有总线的计算机系统的框图;
图2图1的计算机系统的简化视图,所述计算机系统带有一种存储器直接访问控制装置和一种通信模块;以及
图3用于运行图2的所述存储器直接访问控制装置的方法的流程图。
对于功能等效的元件和尺寸来说,在所有的附图中,也在不同的实施方式时使用相同的附图标记。
具体实施方式
图1示出了对于计算机系统10的强烈简化的框图,该计算机系统包括计算单元20、工作存储器30和存储器直接访问控制装置40,它们分别与总线系统12连接,该总线系统将计算单元20与工作存储器30进行连接。此外,图1示出了与总线系统12连接的目标模块50。
例如,所述计算单元20包括多个处理器核心20_1、20_2、20_3、20_4,和分别配属于所述处理器核心20_1至20_4的工作存储器-单元(没有示出),该工作存储器-单元可替代或者附加于所述工作存储器30地被使用。
在一种实施方式中,目标模块50或者通信模块50被构造用于利用下述计算单元20来运行:该计算单元仅仅包括一个处理器核心20_1、20_2、20_3或20_4。在另一种实施方式中,目标模块50或者说通信模块50被构造用于利用多个处理器核心20_1、20_2、20_3、20_4来运行。例如,通信模块50为此具有分别相对应的“硬件”-结构或者“软件”-结构。
例如,总线系统12能够构造为并联的总线系统12,该并联的总线系统包括具有第一数量的地址线的地址总线和具有第二数量的数据线的数据总线。例如,工作存储器30或者工作存储器-单元能够例如是“外部的”RAM(带有随意选择地存取的存储器,英文:“randomaccessmemory”)或者是属于计算单元20或者相应的处理器核心20_1、20_2、20_3、20_4的“内部的”RAM,或者是由此的混合形式。
图2示出了图1的计算机系统10的简化视图,其中当前主要示出了所述存储器直接访问控制装置40和目标模块50以及总线系统12。在图2中此外还示出了方框70以及方框80,它们表征了没有进一步示出的、用于配置所述存储器直接访问控制装置40的元件。
第一配置信息72能够由方框70传输至存储器直接访问控制装置40处,并且第二配置信息82能够由方框80传输至所述存储器直接访问控制装置40处。在一种实施方式中,第一配置信息72本地存储在所述存储器直接访问控制装置40中,并且第二配置信息82存储在一种外部的单元中。
例如,第一配置信息72存储在一种具有所述存储器直接访问控制装置40的集成的半导体电路中,并且例如所述第二配置信息82示例性地存储在所述工作存储器30(系统-RAM,英文:“randomaccessmemory”,带有随意选择地存取的存储器)的特定的存储区域中。同样能够考虑对于所述信息72、82的其它的存储地点。信息72、82尤其是能够存储在一个共同的存储器中,或者也存储在相互不同的存储器中。计算单元20或者相应的处理器核心20_1至20_4优选构造用于访问、尤其是写入地访问所述第二配置信息82。
数据60能够通过共同的总线系统12在计算机系统10(图1)的本身任意的单元之间进行交换。这个数据60能够包括“用户数据”和/或控制信息或者类似物。
当前仅关注这样的数据60:该数据在工作存储器30和目标模块50之间进行交换或者应当进行交换。尤其是关注这样的数据60:该数据由工作存储器30传输或者应当传输至所述目标模块50。
在一种实施方式中设置的是:所述目标模块50包括一通讯模块50、尤其是CAN-模块、MCAN-模块、FlexRay-模块和/或以太网络-模块。所述目标模块50当前也相应地被称为通信模块50,该通信模块因此也具有相同的附图标记。
在根据图2的实施方式中,通信模块50包括一种所谓的“MCAN-模块”,该MCAN-模块能够与没有示出的CAN-总线进行通信,在该CAN-总线上连接着多数个当前被称为“逻辑单元”的CAN-总线-参与者(Teilnehmenr)。缩写“CAN”的含义是“控制器局域网路(ControllerAreaNetwork)”。
例如,MCAN-模块或者通信模块50此外包括下述分电路或者器件:
-用于总线系统12的接口-管理(英文“interfacemanagementlogic”),
-发送缓冲器(英文“transmitbuffer”),
-一个或者多个接收缓冲器(英文“receivebuffer”),
-数据-处理器(英文“bitstreamprocessor”),
-错误处理装置(英文“errormanagementlogic”),
-传输-逻辑(英文“transceiverlogic”),
-定时控制(英文“bittiminglogic”),和/或
-用于被连接的CAN-总线系统的接口-逻辑(英文“lineinterfacelogic”)。
所述MCAN模块也可以示例性地包含一种发送列表(Sendeliste),待发送的数据被登记进入到该发送列表中正确的位置处(即例如下一个空出的位置),并且接下来,一种与已被确定的位置相配的传输请求(“Transmitrequest”)可以被设置在一种相应的位掩码(Bitmaske)中。
在图2中,对于存在于通信模块50中的分电路或者器件的整体来说,分别通过四边形的方框概括性地并且代表性地示出了数量为n的多个寄存器52_1、52_2至52_n以及数量为n的多个缓冲存储器54_1、54_2至54_n。也能够替代地或者附加地设置一个或者多个缓冲存储器,以便接收上述的发送列表,即为待发送的数据提供多个位置。同样能够设置与这些位置对应的控制位,例如为了代表所述传输请求。
图1和2也示出了用于一种具有工作存储器30的计算单元20的存储器直接访问控制装置40,其中所述存储器直接访问控制装置40具有一种连接部,该连接部用于将该存储器直接访问控制装置40与一种总线系统12相连接,所述总线系统将所述计算单元20与工作存储器30相连接。所述存储器直接访问控制装置40被构造用于实施下述步骤:
-由与总线系统12相连的目标模块50读取第一控制信息;
-根据所述第一控制信息来确定在目标模块50中的至少一个第一目标地址;
-在使用由工作存储器30至目标模块50的存储器直接访问的情况下,将数据60由工作存储器30传输至所述目标模块50的所述至少一个第一目标地址处。
所述第一控制信息优选包括至少一个信息,该信息表征了在目标模块50中的至少一个目标地址。例如,所述目标模块50包括一种MCAN-模块,并且所述至少一个信息由所谓的“CAN-ID”和/或目标模块50的运行状态(例如来自于寄存器52_1、..或者缓冲寄存器54_1,..等等的信息,和/或缓冲存储器54_1的填充状态)来表征。
在一种实施方式中,所述存储器直接访问控制装置40被构造用于将第二控制信息写入目标模块50的第二目标地址中,其中尤其是所述第二控制信息控制所述目标模块50的运行。举例来说,所述第二控制信息与一种所谓的“请求-位”相对应,该“请求-位”被传输至所述通信模块50,或者被设置在其中相应的寄存器中,并且该请求-位被用于为数据60在通信模块50中请求或者预定一种存储区域(缓冲存储器)。例如,所述目标模块50或者说通信模块50是一种型号为“MPC5777MMCA”的MCAN-模块,在该MCAN-模块中所述请求-位被配属于一种“TXBAR(发送缓冲器添加请求寄存器)(TransmitBufferAddRequest Register)”。
被所述通信模块50控制的数据60接下来能够由所述的存储区域通过连接在所述通信模块50处的网络继续传输。例如,所述网络是CAN-总线系统、FlexRay-系统或者是以太网络-系统。“FlexRay”是用于在机动车中使用的一系列确定性的并且容错的现场总线系统的名称。
在一种实施方式中,所述存储器直接访问控制装置40被构造用于:在使用算术运算和/或逻辑运算的情况下确定第一目标地址和/或第二目标地址。
在一种实施方式中,在所述存储器直接访问控制装置40中的算术运算和/或逻辑运算能够借助于所述第一配置信息72来预先规定。
在一种实施方式中,所述存储器直接访问控制装置40被构造用于:附加地根据第二配置信息82来确定所述第一目标地址。
图3示出了用于运行所述存储器直接访问控制装置40的方法的流程图,该存储器直接访问控制装置用于一种具有工作存储器30的计算单元20,其中所述存储器直接访问控制装置40具有一种连接部,该连接部用于将所述存储器直接访问控制装置40与总线系统12相连接,该总线系统将所述计算单元20与所述工作存储器30相连接,其中,所述方法包括下述步骤:
-从与总线系统12相连接的目标模块50中读取(方框100)第一控制信息;
-根据所述第一控制信息来确定(方框106或者方框106a)在目标模块50中的至少一个第一目标地址;
-在使用由工作存储器30至目标模块50的存储器直接访问的情况下,将数据60由工作存储器30传输(方框110)至所述目标模块50的所述至少一个第一目标地址。
通过方框100、106或者106a和110来描述的方法步骤当前优选在每种情况下都被实施,并且在图3中借助于实线来画出。
在一个或者多个实施方式中,所述方法包括下述其它的步骤中的至少一个步骤:
-将第二控制信息写入(方框108)到目标模块(50)的第二目标地址中(例如为了设置控制位),其中尤其是所述第二控制信息控制所述目标模块50的运行;
-在使用算术运算和/或逻辑运算的情况下,确定(方框106b)所述第一目标地址和/或所述第二目标地址;
-借助于第一配置信息72来预先规定(方框104)在所述存储器直接访问控制装置40中的算术运算和/或逻辑运算;
-附加地根据第二配置信息82来确定(方框106c)所述第一目标地址;
-从在所述存储器直接访问控制装置40中的本地存储器中和/或从在外部单元中的存储器中读取(方框102)第一和/或第二配置信息72或者82。
通过方框102、104、106b、106c和108来描述的方法步骤至少部分是可选的,并且在图3中借助于虚线画出。优选但是并非强制的是,所描述的方法步骤以在图3中示出的顺序对应于附图标记的升序的号码地实施。
根据本发明的存储器直接访问控制装置也能够有利地在所谓的“板片上网络(NetworkonChip)”(德语:NetzwerkaufeinemHalbleiterbauelement(在半导体元器件上的网络))-架构中使用,正如它们例如由多处理器系统已知的那样。
Claims (12)
1.用于具有工作存储器(30)的计算单元(20;20_1、20_2、20_3、20_4)的存储器直接访问控制装置(40),其中,所述存储器直接访问控制装置(40)具有一种连接部,该连接部用于将该存储器直接访问控制装置(40)与一种总线系统(12)相连接,所述总线系统将所述计算单元(20;20_1、20_2、20_3、20_4)与所述工作存储器(30)相连接,其特征在于,所述存储器直接访问控制装置(40)被构造用于实施下述步骤:
-从与所述总线系统(12)相连接的目标模块(50)中读取(100)第一控制信息;
-根据所述第一控制信息来确定(106、106a)在目标模块(50)中的至少一个第一目标地址;
-在使用由工作存储器(30)至目标模块(50)的存储器直接访问的情况下,将数据(60)由工作存储器(30)传输(110)至所述目标模块(50)的至少一个第一目标地址处,
其中,所述计算单元、工作存储器、存储器直接访问控制装置以及目标模块利用总线系统并联地连接起来。
2.根据权利要求1所述的存储器直接访问控制装置(40),其中所述存储器直接访问控制装置(40)被构造用于将第二控制信息写入到所述目标模块(50)的第二目标地址中,其中所述第二控制信息控制所述目标模块(50)的运行。
3.根据权利要求1或2所述的存储器直接访问控制装置(40),其中所述存储器直接访问控制装置(40)被构造用于:在使用算术运算和/或逻辑运算的情况下确定所述第一目标地址和/或第二目标地址。
4.根据权利要求3所述的存储器直接访问控制装置(40),其中在所述存储器直接访问控制装置(40)中的算术运算和/或逻辑运算借助于第一配置信息(72)能够预先规定。
5.根据权利要求1或2所述的存储器直接访问控制装置(40),其中所述存储器直接访问控制装置(40)被构造用于:附加地根据第二配置信息(82)来确定所述第一目标地址。
6.根据权利要求4所述的存储器直接访问控制装置(40),其中所述存储器直接访问控制装置(40)被构造用于:附加地根据第二配置信息(82)来确定所述第一目标地址,其中所述第一配置信息(72)和/或第二配置信息(82)被本地存储在所述存储器直接访问控制装置(40)中和/或存储在外部的单元中。
7.根据权利要求1或2所述的存储器直接访问控制装置(40),其中所述目标模块(50)包括通信模块。
8.根据权利要求7所述的存储器直接访问控制装置(40),其中所述通信模块构造为CAN-模块、MCAN-模块、FlexRay-模块和/或以太网络-模块。
9.用于运行一种存储器直接访问控制装置(40)的方法,该存储器直接访问控制装置用于一种具有工作存储器(30)的计算单元(20;20_1、20_2、20_3、20_4),其中所述存储器直接访问控制装置(40)具有一种连接部,该连接部用于将该存储器直接访问控制装置(40)与一种总线系统(12)相连接,所述总线系统将计算单元(20;20_1、20_2、20_3、20_4)与工作存储器(30)相连接,其特征在于,所述方法包括下述步骤:
-从与所述总线系统(12)相连接的目标模块(50)中读取(100)第一控制信息;
-根据所述第一控制信息来确定(106、106a)在目标模块(50)中的至少一个第一目标地址;
-在使用由工作存储器(30)至目标模块(50)的存储器直接访问的情况下,将数据(60)由工作存储器(30)传输(110)至目标模块(50)的所述至少一个第一目标地址处,
其中,所述计算单元、工作存储器、存储器直接访问控制装置以及目标模块利用总线系统并联地连接起来。
10.根据权利要求9所述的方法,其中所述方法包括下述其它步骤中的至少一个步骤:
-将第二控制信息写入(108)到所述目标模块(50)的第二目标地址中,其中所述第二控制信息控制所述目标模块(50)的运行;
-在使用算术运算和/或逻辑运算的情况下确定出(106b)所述第一目标地址和/或第二目标地址;
-借助于第一配置信息(72)来预先规定(104)在所述存储器直接访问控制装置(40)中的算术运算和/或逻辑运算;
-附加地根据第二配置信息(82)确定出(106c)第一目标地址;
-从在所述存储器直接访问控制装置(40)中的本地存储器中和/或从在外部的单元中的存储器中读取(102)所述第一和/或第二配置信息(72、82)。
11.根据权利要求9或10所述的方法,其中所述目标模块(50)包括通信模块。
12.根据权利要求11所述的方法,其中所述通信模块构造为CAN-模块、MCAN-模块、FlexRay-模块和/或以太网络-模块。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102016205536.4A DE102016205536A1 (de) | 2016-04-04 | 2016-04-04 | Speicherdirektzugriffssteuereinrichtung für eine einen Arbeitsspeicher aufweisende Recheneinheit |
DE102016205536.4 | 2016-04-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107273312A CN107273312A (zh) | 2017-10-20 |
CN107273312B true CN107273312B (zh) | 2023-04-07 |
Family
ID=59885644
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710218352.8A Active CN107273312B (zh) | 2016-04-04 | 2017-04-05 | 具有工作存储器的计算单元用的存储器直接访问控制装置 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN107273312B (zh) |
DE (1) | DE102016205536A1 (zh) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1552028A (zh) * | 2001-09-07 | 2004-12-01 | ض� | 用于片上系统的分布式直接存储器访问的方法和装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4563829B2 (ja) * | 2005-01-27 | 2010-10-13 | 富士通株式会社 | ダイレクトメモリアクセス制御方法、ダイレクトメモリアクセス制御装置、情報処理システム、プログラム |
US9141572B2 (en) * | 2006-12-15 | 2015-09-22 | Microchip Technology Incorporated | Direct memory access controller |
JP2011070372A (ja) * | 2009-09-25 | 2011-04-07 | Toppan Printing Co Ltd | Dma転送制御装置 |
-
2016
- 2016-04-04 DE DE102016205536.4A patent/DE102016205536A1/de active Pending
-
2017
- 2017-04-05 CN CN201710218352.8A patent/CN107273312B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1552028A (zh) * | 2001-09-07 | 2004-12-01 | ض� | 用于片上系统的分布式直接存储器访问的方法和装置 |
Also Published As
Publication number | Publication date |
---|---|
CN107273312A (zh) | 2017-10-20 |
DE102016205536A1 (de) | 2017-10-05 |
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Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |