JP3793994B2 - シリアルデータ出力装置の試験装置 及びその試験方法 - Google Patents
シリアルデータ出力装置の試験装置 及びその試験方法 Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
本発明は、シリアルデータ出力装置の試験装置及びその試験方法に関するものであり、特に、例えば電子楽器などに代表される不規則なシリアルデータを出力する装置の機能を試験する装置及びその試験方法に関する。
【０００２】
例えばシンセサイザー等の電子楽器やステレオ等のオーディオ機器では、デジタルオーディオデータをアナログ変換して増幅出力するが、この際の音響データはシリアルなデータであって、かつ、高速である。このようなデータを出力する装置においては、出力されるシリアルデータが正確にかつタイミング良く出力されているかどうかの試験が必要である。本発明においては、このようなシリアルデータの出力装置の試験を行うものである。
【０００３】
【従来の技術】
図９，図１０は従来例に係る説明図であり、図９は従来例に係るシリアルデータ出力装置の試験装置の構成図である。
【０００４】
例えばシンセサイザー等の電子楽器やステレオ等のオーディオ機器のように、デジタルオーディオデータをアナログ変換して増幅出力するシリアルデータ出力装置（以下被試験対象４という）の機能試験装置は、図９に示すように、ゲート１Ａ，高速メモリ１Ｂ，アドレスカウンタ２Ａ，オッシレータ（以下ＯＳＣという）２Ｂ及び低速制御装置３から成る。
【０００５】
なお、ＤＵＴ４は被試験対象４であり、設定データＤＪ１に基づいて、同期信号ＳＹＮ、クロックＣＫ、出力データＤａｔａなどのシリアルなデータを出力するものである。当該装置の目的は、これらのデータが正確に、かつタイミング良く出力されているかどうかを試験するものである。
【０００６】
すなわち、ゲート１Ａは低速制御装置３からの駆動開始信号ＳＳに基づいて、ＤＵＴ４から高速メモリ１Ｂに出力される同期信号ＳＹＮ，クロックＣＫ，出力データＤａｔａなどの出力制御をするものである。
【０００７】
高速メモリ１Ｂは、ＤＵＴ４からゲート１Ａを介して出力される同期信号ＳＹＮ，クロックＣＫ，出力データＤａｔａの書き込み／読み出し処理をするものである。
【０００８】
アドレスカウンタ２Ａは、低速制御装置３からの駆動開始信号ＳＳに基づいて、高速メモリ１Ｂ内に取り込まれるシリアルなデータをカウントするものであり、ＯＳＣ２Ｂは、アドレスカウンタ２Ａを駆動制御する駆動クロックφを出力するものである。
【０００９】
低速制御装置３は、ＤＵＴ４に設定データＤＪ１を出力し、ゲート１Ａ及びアドレスカウンタ２Ａの制御をする。また、高速メモリ１Ｂ内のデータを読み出してＤＵＴ４の機能の良否を判定するものである。
【００１０】
次に、当該シリアルデータ出力装置の動作を、図１０を参照しながら説明する。図１０は、従来例に係るシリアルデータ出力装置の試験装置及びその試験方法の補足説明図であり、設定データＤＪ１，同期信号ＳＹＮ，クロックＣＫ，出力データＤａｔａの出力タイミングを示すタイミングチャートである。
【００１１】
当該シリアルデータ出力装置の機能試験装置の動作は、例えば、まず低速制御装置３から設定データＤＪがＤＵＴ４に出力され、同期信号ＳＹＮ、クロックＣＫ、出力データＤａｔａがＤＵＴ４から出力される。また、設定データＤＪ１がＤＵＴ４に取得されてからある一定の待ち時間（図１０のａ参照）が経過したのち、低速制御装置３からゲート１Ａ、アドレスカウンタ２Ａに駆動開始信号ＳＳが出力される。
【００１２】
このとき、該駆動開始信号ＳＳの出力と同時にゲート１Ａが開き、同期信号ＳＹＮ、クロックＣＫ、出力データＤａｔａなどのシリアルなデータが高速メモリ１Ｂにそれぞれ出力される。当該シリアルデータの出力は、図１０に示すように、ＳＹＮ３とＳＹＮ４との間を１サイクルとしたサイクルごとになされ、このサイクルが繰り返し出力される。
【００１３】
例えば、図１０においては、クロックＣＫに同期するサイクル内の区間（ｂ〜ｆ）において、当該試験に必要な有効データＤＶが、ｃ，ｅの区間で出力されているが、このｃ，ｅの区間で有効データＤＶが出力されるというパターンが、繰り返されるのである。
【００１４】
これらシリアルデータの出力と同時にＯＳＣ２Ｂから出力される駆動クロックφに基づいてアドレスカウンタ２Ａがカウントを始め、同期信号ＳＹＮ、クロックＣＫ、出力データＤａｔａなどのシリアルデータが順次高速メモリ１Ｂにそのまま全て書き込まれていく。
【００１５】
なお、このとき実際に判定処理に必要なデータは出力データＤａｔａの一部である有効データＤＶのみであるが、該有効データＤＶがどこにあるかを検索し、有効データＤＶのみを抽出するデータ処理を行わねばならないので、当該検索の際の基準として同期信号ＳＹＮ、クロックＣＫを同時に取得する必要がある。
【００１６】
このようにして当該試験に必要な規定回数以上高速メモリ１Ｂにこれら全てのシリアルデータが書き込まれたのち、低速制御装置３に転送される。
低速制御装置３はこれら３種類のシリアルなデータの中で、出力データＤａｔａの中から当該試験に必要な範囲のデータのみを抽出し、その範囲での有効データＤＶを良否判定の基準となる判定基準データＤｒと比較する。これにより、該有効データＤＶが正確にＤＵＴ４から出力されているかどうかが試験される。
【００１７】
【発明が解決しようとする課題】
ところで従来例のシリアルデータ出力装置の試験装置及びその試験方法によれば、ＤＵＴ４から出力される同期信号ＳＹＮ、クロックＣＫ、出力データＤａｔａなどのシリアルデータをそのままの形式で、全て高速メモリ１Ｂに書き込んでいる。 このため、全部のシリアルデータを高速メモリ１Ｂに書き込まねばならないので、該高速メモリ１Ｂには、例えば同期信号ＳＹＮやクロックＣＫなどの当該試験に不要なデータも含まれるものとなる。これにより、メモリ容量の活用効率が悪く、かつ当該試験のために必要とするメモリ容量が膨大になるという問題が生じる。 また、従来例のシリアルデータ出力試験装置及びその試験方法によれば、ＤＵＴ４の良否判定の際に、高速メモリ１Ｂに書き込まれた膨大な量のシリアルデータを順次最初から読み出して有効データＤＶを検索し、該有効データＤＶに基づいて良否を判定処理しなければならないので、当該判定処理に要する時間が多く必要になる。このため、高速化の妨げになるといった問題が生じる。
【００１８】
本発明は、かかる従来例の問題点に鑑み創作されたものであり、被試験対象から出力されるシリアルデータをそのままの形で全部メモリに書き込むことなく、シリアルデータを適切に変換処理することにより、メモリ容量の活用効率の向上、メモリ容量の縮小化及び当該処理の高速化が可能となるシリアルデータ出力装置の試験装置及びその試験方法の提供を目的とする。
【００１９】
【課題を解決するための手段】
図１、２は、本発明に係るシリアルデータ出力装置の試験装置の原理図（その１、その２）であり、図３は、本発明に係るシリアルデータ出力装置の試験方法の原理図である。
【００２０】
図１に例示するように、上記課題を解決するため、本発明のシリアルデータ出力装置の試験装置は、設定データ（ＤＪ）に基づいて、同期信号を示す第１の制御出力信号（ＤＯ１），クロックを示す第２の制御出力信号（ＤＯ２）及びシリアルデータ（ＤＳ）を出力する被試験対象（１４）の機能を試験するシリアルデータ出力装置の試験装置であって、前記被試験対象（１４）から前記第１、第２の制御出力信号（ＤＯ１，ＤＯ２）が供給される制御補助手段（１２）と、前記被試験対象（１４）から前記シリアルデータ（ＤＳ）が供給されるシリアル／パラレル変換手段（１１）と、前記制御補助手段（１２）にスタートパルスを示す第２内部制御信号（ＤＩ２）、予め設定されている特定の区間内のクロック数データを示す第３の内部制御信号（ＤＩ３）を供給する制御手段とを有し、前記制御補助手段（１２）が、前記第１、第２の制御出力信号（ＤＯ１，ＤＯ２）及び前記第２、第３の内部制御信号（ＤＩ２，ＤＩ３）に応答して制御クロックを示す第１の内部制御信号（ＤＩ１）を出力し、前記シリアル／パラレル変換手段（１１）が前記第１の内部制御信号（ＤＩ１）に応答して前記シリアルデータ（ＤＳ）をパラレルデータ（ＤＰ）に変換し、前記パラレルデータ（ＤＰ）を前記制御手段（１３）に供給し、前記制御手段（１３）で前記パラレルデータ（ＤＰ）と基準データ（ＤＲ）とを比較することにより、前記被試験対象（１４）の機能判定を行うことを特徴とする。
【００２１】
上記したシリアルデータ出力装置の試験装置において、前記補助制御手段（１２）が、前記被試験対象（１４）から供給される前記第１の制御出力信号（ＤＯ１）と、前記制御手段から供給される前記第２の内部制御信号（ＤＩ２）とに基づいて、信号生成許可信号（ＤＩＡ）を出力する第１の論理回路（１２Ａ）と、前記被試験対象（１４）から供給される前記第２の制御出力信号（ＤＯ２）、前記第１の論理回路（１２Ａ）から供給される前記信号生成許可信号（ＤＩＡ）及び選択出力信号（ＤＩＳ）に基づいて、シフト許可信号を示す第１の内部信号（Ｄｉ１）、区間番号データを示す第２の内部信号（Ｄｉ２）を出力する内部信号生成手段（１２Ｂ）と、前記被試験対象（１４）から供給される前記第２の制御出力信号（ＤＯ２）と、前記内部生成信号手段（１２Ｂ）から供給される前記第１の内部信号（Ｄｉ１）とに基づいて、前記第１の内部制御信号（ＤＩ１）を出力する第２の論理回路（１２Ｃ）と、前記制御手段（１３）から供給される前記第３の内部制御信号（ＤＩ３）と、前記内部信号生成手段（１２Ｂ）から供給される前記第２の内部信号（Ｄｉ２）とに基づいて、前記選択出力信号（ＤＩＳ）を前記内部信号生成手段（１２Ｂ）に供給する選択手段（１２Ｄ）とを備えたことを特徴とする。
【００２２】
本発明に係るシリアルデータ出力装置の試験方法は、図３に例示するように、上記したシリアルデータ出力装置の試験装置を用いたシリアルデータ出力装置の試験方法であって、被試験対象（１４）から出力される同期信号を示す第１の制御出力信号（ＤＯ１）、クロックを示す第２の制御出力信号（ＤＯ２）と、制御手段（１３）から出力されるスタートパルスを示す第２内部制御信号（ＤＩ２）、予め設定された特定区間のクロック数データを示す第３の内部制御信号（ＤＩ３）とを制御補助手段（１２）に供給し、前記制御補助手段（１２）から出力される制御クロックを示す第１の内部制御信号（ＤＩ１）をシリアル／パラレル変換手段（１１）に供給することに基づいて、前記被試験対象（１４）から前記シリアル／パラレル変換手段（１１）に供給されたシリアルデータ（ＤＳ）をパラレルデータ（ＤＰ）に変換処理をし、前記パラレルデータ（ＤＰ）の判定処理を行うことに基づいて前記被試験対象（１４）の機能判定処理をすることを特徴とする。
【００２３】
上記したシリアルデータ出力装置の試験方法において、前記第１、第２の制御出力信号（ＤＯ１，ＤＯ２）は、前記シリアルデータ（ＤＳ）が前記被試験対象（１４）から出力するタイミングを規制するものであって、前記第１の内部制御信号（ＤＩ１）は、前記シリアルデータ（ＤＳ）が前記被試験対象（１４）から前記シリアル／パラレル変換手段（１１）に入力するタイミングを規制するものであることを特徴とする。
【００２４】
また、上記したシリアルデータ出力装置の試験方法において、前記第１の内部制御信号（ＤＩ１）が、前記被試験対象（１４）から供給される前記第２の制御出力信号（ＤＯ２）と、内部信号生成手段（１２Ｂ）から供給されるシフト許可信号を示す第１の内部信号（Ｄｉ１）とが第２の論理回路に供給されることに基づいて生成されるものであって、前記第１の内部信号（Ｄｉ１）が、前記被試験対象（１４）からの前記第１の制御出力信号（ＤＯ１）と制御手段（１３）からの前記第２の内部制御信号（ＤＩ２）とが第１の論理回路に供給されることにより基づいて生成された信号生成許可信号（ＤＩＡ）と、前記内部信号生成手段（１２Ｂ）からの第２の内部信号（Ｄｉ２）及び前記制御手段（１３）からの区間番号データを示す第３の内部制御信号（ＤＩ３）が選択手段（１２Ｄ）に供給されることに基づいて生成された選択出力信号（ＤＩＳ）と、前記被試験対象（１４）からの前記第２の制御出力信号（ＤＯ２）とが前記内部信号生成手段（１２Ｂ）に供給されることに基づいて生成されたものであることを特徴とする。
【００２５】
【作 用】
ところで本発明に係るシリアルデータ出力装置の試験装置によれば、図１に示すように、シリアル／パラレル変換手段11と、制御補助手段12と、制御手段13が具備され、該制御手段13から制御補助手段12に第２，第３の内部制御信号ＤＩ２，ＤＩ３が出力される。
【００２６】
例えば、第１の内部制御信号ＤＩ１に基づいてシリアル／パラレル変換手段11によってシリアルデータＤＳがパラレルデータＤＰに変換出力され、
第１，第２の制御出力信号ＤＯ１，ＤＯ２と第２，第３の内部制御信号ＤＩ２，ＤＩ３とに基づいて制御補助手段12によって第１の内部制御信号ＤＩ１が出力され、
制御手段13によってパラレルデータＤＰと基準データＤＲとが比較され、被試験対象14の機能判定がされ、かつ第２，第３の内部制御信号ＤＩ２，ＤＩ３が制御補助手段12に出力される。
【００２７】
このため、被試験対象14から出力される制御出力信号ＤＯ１，ＤＯ２及びシリアルデータＤＳの中で、該シリアルデータＤＳだけをパラレルデータＤＰに変換し、制御手段13に出力することが可能になる。
【００２８】
このように、被試験対象１４から出力される第１、第２の制御出力信号ＤＯ１，ＤＯ２及びシリアルデータＤＳを全て取得することなく、これらのうちのシリアルデータＤＳのみをパラレルデータＤＰに変換し、このパラレルデータＤＰを制御手段１３に出力して判定処理を行うので、制御手段１３内部の記憶容量の縮小化が可能になる。
【００２９】
また、本発明に係るシリアルデータ出力装置の試験方法によれば、図３に示すように、図３のステップＰ１で、被試験対象14から出力される制御出力信号ＤＯ１，ＤＯ２と該被試験対象14以外から供給される内部制御信号ＤＩ１〜ＤＩ３とに基づいてシリアルデータＤＳをパラレルデータＤＰに変換処理をしている。
【００３０】
被試験対象１４から出力される第１、第２の制御出力信号ＤＯ１，ＤＯ２及び制御手段１３から出力される第２、第３の内部制御信号ＤＩ２，ＤＩ３を制御補助手段１２に供給し、この制御補助手段１２から出力される第１の内部制御信号ＤＩ１を前記シリアル／パラレル変換手段に供給することに基づいて、シリアルデータＤＳをパラレルデータＤＰに変換する。このため、シリアルデータＤＳの中から第１、第２の制御信号ＤＯ１，ＤＯ２に同期した当該判定処理に係るデータだけを選択的に取得して判定処理することができる。
【００３１】
さらに、本発明に係るシリアルデータ出力装置の試験方法によれば、図３のステップＰ２でパラレルデータＤＰの判定処理に基づいて被試験対象14の機能判定処理をしている。
【００３２】
このため、当該判定処理に係るパラレルデータＤＰを直接読み出し、判定処理することによって、判定処理のために必要なデータ量が少なくて済む。
これにより、従来のような膨大な量のシリアルデータＤＳの中から判定処理のために必要なデータを抽出するといった複雑な処理が不要になる。
【００３３】
このため、当該シリアルデータ出力装置の試験に係る処理が簡単になり、当該判定処理に要する時間が短縮されるので、当該試験に要する時間が短縮され、ひいては当該試験の高速化が可能になる。
【００３４】
【実施例】
本発明の実施例に係るシリアルデータ出力装置の試験装置及びその試験方法について図を参照しながら説明する。図４〜図８は、本発明の実施例に係るシリアルデータ出力試験装置及びその試験方法を説明する図である。
【００３５】
図４は、本発明の実施例に係るシリアルデータ出力装置の試験装置の構成図である。
例えば、シンセサイザー等の電子楽器やステレオ等のオーディオ機器のように、デジタルオーディオデータをアナログ変換して増幅出力するシリアルデータ出力装置の試験装置は、図４に示すように、低速制御装置23Ａ、中速制御装置23Ｂ、フリップ／フロップ22Ｂ、第１，第２のＡＮＤゲート22Ａ，22Ｃ、第１，第２のＯＲゲート22ｅ，22ｆ、第１，第２のカウンタ22ａ，22ｂ、比較器22ｃ、第１〜第８のセレクタＳＥ１〜ＳＥ８、デコーダ22ｄ、シフトレジスタ21Ａ、ラッチ回路21Ｂから成る。
【００３６】
すなわち、シフトレジスタ21Ａ、ラッチ回路21Ｂはシリアル／パラレル変換手段11の一実施例を構成するものであり、シフトレジスタ21Ａは第２のＡＮＤゲート22Ｃから出力される制御クロックＣＣに同期して、ＤＵＴ24から出力される出力データＤＴをラッチ回路21Ｂにシフトさせるものである。
【００３７】
なお、ここで制御クロックＣＣとは、第１の内部制御信号ＤＩ１の一例であり、シフトレジスタ21Ａのシフト動作を制御するクロックである。また、シフト許可信号ＡＳは第１の内部信号Ｄｉ１の一例であり、制御クロックＣＣの出力許可を与える信号である。
【００３８】
ラッチ回路21Ｂは、制御クロックＣＣに基づいて、シフトレジスタ21Ａから出力された出力データＤＴをラッチし、このデータをパラレルデータＤＰとして、ラッチパルスＬＰに基づいて中速制御装置23Ｂに出力するものである。
【００３９】
第１，第２のＡＮＤゲート22Ａ，22Ｃ、フリップ／フロップ22Ｂ、第１，第２のＯＲゲート22ｅ，22ｆ、第１，第２のカウンタ22ａ，22ｂ、比較器22ｃ、第１〜第８のセレクタＳＥ１〜ＳＥ８及びデコーダ22ｄは制御補助部22を構成する。なお、この制御補助部22は制御補助手段12の一実施例である。
【００４０】
また、第１のＡＮＤゲート22Ａは第１の論理回路12Ａの一実施例であり、ＤＵＴ24から出力される同期信号ＳＹＮとスタート信号ＳＳとの論理積をとって第１，第２のカウンタ22ａ，22ｂにカウントクリア信号SCC を出力するものである。
【００４１】
さらに、第２のＡＮＤゲート22Ｃは第２の論理回路12Ｃの一実施例であり、デコーダ22ｄから出力されるシフト許可信号ＡＳとクロックＣＫとの論理積をとってシフトレジスタ21Ａに制御クロックＣＣを出力するものである。
【００４２】
フリップ／フロップ22ＢはスタートパルスＳＰに基づいてスタート信号ＳＳを発生するものである。なお、ＤＵＴ24、同期信号ＳＹＮなどについては、図５を参照しながら後に詳述する。
【００４３】
なお、ここでカウントクリア信号SCC とは、信号生成許可信号ＤＩＡの一例であり、第１，第２のカウンタ22ａ，22ｂをクリアする信号である。またスタートパルスＳＰ、スタート信号ＳＳは、第２の内部制御信号ＤＩ２の一例であり、何れも当該試験装置の試験動作の開始を示す信号である。
【００４４】
また、第１，第２のＯＲゲート22ｅ，22ｆ、第１，第２のカウンタ22ａ，22ｂ、比較器22ｃ及びデコーダ22ｄは内部信号生成手段12Ｂの一実施例を構成するものである。
【００４５】
第１のＯＲゲート22ｅはカウントクリア信号SCC と、比較器22ｃから出力される区間数加算信号ABC とのいずれかによって第１のカウンタ22ａをクリアする信号を第１のカウンタ22ａに出力する。第２のＯＲゲート22ｆはカウントクリア信号SCC とデコーダ22ｄから出力される１サイクル完了信号とのいずれかによって第２のカウンタ22ｂをクリアする信号を第２のカウンタ22ｂに出力する。
【００４６】
なお、ここで区間数加算信号ABC とは、当該装置が処理している区間が次の区間に移行することを示す信号である。
第１のカウンタ22ａは各区間における区間内のクロックＣＫの数をカウントするものであり、そのカウント数を実測クロック数データJCD として比較器22ｃに出力する。第２のカウンタ22ｂは比較器22ｃから出力される区間数加算信号ABC をカウントするものであり、そのカウント数を各区間の区間番号データDND として第１〜第８のセレクタＳＥ１〜ＳＥ８に出力する。
【００４７】
なお、ここで区間番号データDND とは、当該試験装置が処理している区間の区間番号を示すデータである。
比較器22ｃは第１のカウンタ22ａから出力される実測クロック数データJCD と第１〜第８のセレクタＳＥ１〜ＳＥ８から出力されるセレクタ出力データSOD とを比較して、両者が等しい場合に区間数加算信号ABC を出力するものである。
【００４８】
デコーダ22ｄは、区間番号データDND が、有効データＤ１，Ｄ２が出力される区間に対応するときにはシフト許可信号ＡＳを出力し、区間番号データDND が、当該試験の１サイクル終了の区間に対応するときには１サイクル完了信号CKS を出力するものである。
【００４９】
なお、ここで１サイクル完了信号CKS とは、当該試験のためのデータ取得処理が１サイクル終了したことを示す信号である。
さらに、第１〜第８のセレクタＳＥ１〜ＳＥ８は選択手段12Ｄの一実施例である。該第１〜第８のセレクタＳＥ１〜ＳＥ８は第２のカウンタ22ｂから出力される区間番号データDND に基づいて中速制御装置23Ｂから出力されるクロック数データCLD の中から適切なデータを選択し、比較器22ｃに出力されるセレクタ出力データSOD を出力するものである。
【００５０】
なお、ここでクロック数データCLD とは、第３の内部制御信号ＤＩ３の一例であり、予め設定されている各区間内のクロックＣＫの数を示すデータである。例えば、図５に示すように、ｂ区間の中にはＣＫ１，２の計２つのクロックが含まれているので、このｂ区間でのクロック数データCLD は、‘２’である。
【００５１】
また、セレクタ出力データSOD は選択出力信号ＤＩＳの一例であり、第１〜第８のセレクタＳＥ１〜ＳＥ８によって選択出力され、各区間に対応する予め設定されている区間内のクロック数を示す。
【００５２】
低速制御装置23Ａ，中速制御装置23Ｂは制御手段13の一実施例を構成するものである。低速制御装置23ＡはＤＵＴ24に設定データＤＪを出力し、中速制御装置23Ｂから転送されたパラレルデータＤＰをその内部に有するメモリ23Ｍに保持し、該パラレルデータＤＰに基づいてＤＵＴ24の動作の良否を判定するものである。その言語は高級言語を使用し、動作は中速制御装置23Ｂに比して低速である。
【００５３】
また、中速制御装置23Ｂはフリップ／フロップ22ＢにスタートパルスＳＰを出力し、予め設定されているクロック数データCLD を第１〜第８のセレクタＳＥ１〜ＳＥ８に出力する。また、ラッチ回路21Ｂから出力されたパラレルデータＤＰを低速制御装置23Ａに転送する。
【００５４】
以上のようにして、本発明の実施例に係るシリアルデータの出力装置の試験装置によれば、図４に示すように、シフトレジスタ21Ａ，ラッチ回路21Ｂと、第２のＡＮＤゲート22Ｃ，比較器22ｃ，デコーダ22ｄと、中速制御装置23Ｂ及び低速制御装置23Ａを具備している。
【００５５】
また、スタート信号ＳＳが中速制御装置23Ｂから第１のＡＮＤゲート22Ａに出力され、クロック数データCLD が中速制御装置23Ｂから第１〜第８のセレクタＳＥ１〜ＳＥ８に出力されている。
【００５６】
例えば、制御クロックＣＣに基づいてシフトレジスタ21Ａによってシリアルな出力データＤＴがパラレルデータＤＰに変換出力され、
同期信号ＳＹＮ，クロックＣＫ，スタート信号ＳＳ，クロック数データCLD に基づいて第２のＡＮＤゲート22Ｃによって制御クロックＣＣが出力され、
低速制御装置23ＡによってパラレルデータＤＰと基準データＤＲとが比較され、ＤＵＴ24の機能判定がされ、
また、中速制御装置23Ｂによってスタート信号ＳＳが第１のＡＮＤゲート22Ａに出力され、クロック数データCLD が第１〜第８のセレクタＳＥ１〜ＳＥ８に出力される。
【００５７】
このため、ＤＵＴ24から出力される同期信号ＳＹＮ、クロックＣＫ及び出力データＤＴの中で、該出力データＤＴだけをパラレルデータＤＰに変換し、中速制御装置23Ｂに出力することが可能になる。
【００５８】
これにより、同期信号ＳＹＮ、クロックＣＫ及び出力データＤａｔａを全て取得し、ＤＵＴの機能試験に用いる従来の装置に比して、出力データＤＴをパラレルデータＤＰに変換処理して、当該試験に用いることができるので、クロックＣＫ，同期信号ＳＹＮなどの当該試験に不要なデータを保持するメモリを必要としない。よって、低速制御装置23Ａ内部のメモリ23Ｍのメモリ容量の縮小化が可能になる。
【００５９】
ここで、本発明の実施例で試験するシリアルデータ出力試験装置について図５を参照しながら説明する。図５は本発明の実施例に係るシリアルデータ出力装置の試験装置及びその試験方法の補足説明図であり、被試験対象24（以下ＤＵＴという）から出力される設定データＤＪ，同期信号ＳＹＮ，クロックＣＫ，出力データＤＴのタイミングを示すタイミングチャートである。
【００６０】
なお、ＤＵＴ24の外部に接続される他の出力装置との同期をとるために必要な信号である同期信号ＳＹＮは第１の制御出力信号ＤＯ１の一例であり、出力データＤＴの出力タイミングを規制するクロックＣＫは第２の制御出力信号ＤＯ２の一例である。また、音響データなどの出力データＤＴはシリアルデータＤＳの一例である。
【００６１】
図５に示すような同期信号のパルスＳＹＮ１，ＳＹＮ２に同期して、設定データＤＪがＤＵＴ24に出力される。
この設定データＤＪに基づいて、同期信号ＳＹＮ，クロックＣＫ，出力データＤＴが図５に示すようにＤＵＴ24から出力される。
【００６２】
図５で、区間ａとは設定データＤＪの入力終了時（同期信号ＳＹＮ２の時点）からデータ有効期間までの間である。ここで、データ有効期間とは、設定データＤＪに基づいて、当該試験に有効な出力データＤＴ（以下有効データＤ１，Ｄ２という）がＤＵＴ24から出力されている期間であり、図５においては、同期信号ＳＹＮ３が出力された後の期間である。
【００６３】
この期間以前は、図５の初期出力データＤ０に示すような当該試験に無関係なデータが連続的に出力されている。なお、ここで区間ａは数ｍｓｅｃ〜数百ｍｓｅｃ程度とする。そして、同期信号ＳＹＮ３から次の同期信号ＳＹＮ４が出力されるまでの区間を１サイクルとしている。このサイクルは、繰り返し出力されている。
【００６４】
この１サイクルにおいて、クロックＣＫ１〜ＣＫ12が図５に示すようにＤＵＴ24から出力されるが、このクロックＣＫ１〜ＣＫ12に同期する区間を図５に示すｂ〜ｆのように設定して、ｂ区間〜ｆ区間と呼ぶ。なお、このクロックＣＫは高周波で、数メガヘルツ程度とする。
【００６５】
すなわち、ｂ区間にはクロックＣＫ１〜ＣＫ２が、ｃ区間にはクロックＣＫ３〜ＣＫ５が、ｄ区間にはクロックＣＫ６〜ＣＫ７が、ｅ区間にはクロックＣＫ８〜ＣＫ10が、ｆ区間にはクロックＣＫ11〜ＣＫ12がそれぞれ含まれている。
【００６６】
これらのｂ〜ｆ区間には各々番号が附してあり、図５に示すように、ｂ区間は０，ｃ区間は１，ｄ区間は２，ｅ区間は３，ｆ区間は４といった番号がそれぞれ附されている。この番号を区間番号といい、当該試験はこの区間番号に基づいてなされる。
【００６７】
また、有効データＤ１はクロックＣＫ３〜ＣＫ５の間、すなわちｃ区間において出力されており、有効データＤ２はクロックＣＫ８〜ＣＫ10の間、すなわちｅ区間において出力されている。
【００６８】
このような１サイクルが繰り返し出力され（当該試験の信頼性のためには200 回程度のサイクルを要する）、その際の各サイクルにおけるｃ区間，ｅ区間での有効データＤ１，Ｄ２の出力タイミングの試験をする。
【００６９】
すなわち、本実施例に係るシリアルデータ出力装置の試験においては、有効データＤ１，Ｄ２が正確に出力されているかどうか、また、同期信号ＳＹＮ，クロックＣＫに正確に同期しているかどうかなどを試験するものである。
【００７０】
以下で、例えばシンセサイザー等の電子楽器やステレオ等のオーディオ機器のように、デジタルオーディオデータをアナログ変換して増幅出力するシリアルデータ出力装置の試験方法について図６〜８を参照しながら説明する。図６，図７は、本発明の実施例に係るシリアルデータ出力装置の試験方法を説明するフローチャート（その１，その２）である。
【００７１】
以下、ステップＰ１〜Ｐ７までは当該試験の初期条件の設定をしている。まず、図６のフローチャートのステップＰ１で、設定データＤＪをＤＵＴ24に出力処理する。このとき、低速制御装置23Ａから設定データＤＪが出力される。なお、ここでＤＵＴ24が当該試験装置にセットされ、該ＤＵＴ24は低速制御装置23Ａ，第１のＡＮＤゲート22Ａ，第２のＡＮＤゲート22Ｃ及びシフトレジスタ21Ａに接続される。
【００７２】
次に、ステップＰ２で、フリップ／フロップ22ＢにスタートパルスＳＰを出力処理する。このとき、該スタートパルスＳＰは中速制御装置23Ｂから出力されている。
【００７３】
次いで、ステップＰ３で、フリップ／フロップ22Ｂから第１のＡＮＤゲート22Ａへスタート信号ＳＳを出力処理する。このスタート信号ＳＳは、スタートパルスＳＰを受けてフリップ／フロップ22Ｂから出力されるものである。
【００７４】
さらに、ステップＰ４で、スタート信号ＳＳとＤＵＴ24から出力される同期信号ＳＹＮとに基づいてカウントクリア信号SCC を出力処理する。このとき、該カウントクリア信号SCC は、第１のＡＮＤゲート22Ａによりスタート信号ＳＳと同期信号ＳＹＮとの論理積をとって出力される。
【００７５】
次いでステップＰ５で、第１，第２のカウンタ22ａ，22ｂをクリアする。このとき、カウントクリア信号SCC が第１，第２のＯＲゲート22ｅ，22ｆを介して第１，第２のカウンタ22ａ，22ｂに出力され、該カウントクリア信号SCC に基づいてそれぞれのカウンタがクリアされる。
【００７６】
次に、ステップＰ６で、最初の区間のクロック数データCLD を第１〜第８のセレクタＳＥ１〜ＳＥ８に出力処理する。このクロック数データCLD は中速制御装置23Ｂから出力され、予め設定されている区間内のクロック数を示すものである。第１〜第８のセレクタＳＥ１〜ＳＥ８はこのクロック数データCLD をセレクタ出力データSOD として比較器22ｃに出力する。
【００７７】
ここでのセレクタ出力データSOD の出力処理について図８を参照しながら詳述する。図８（ａ），（ｂ）は、本発明の実施例に係るシリアルデータ出力装置の試験方法の補足説明図であり、第１〜第８のセレクタＳＥ１〜ＳＥ８のセレクタ出力データSOD の出力に係る説明図である。
【００７８】
また、同図（ａ）は第１〜第８のセレクタＳＥ１〜ＳＥ８と中速制御装置23Ｂとの接続関係を示し、同図（ｂ）は、第１〜第８のセレクタＳＥ１〜ＳＥ８と、各セレクタに接続されている信号線Ｌ１〜Ｌ５との関係を示す図表である。
【００７９】
例えば、図８（ａ）に示すように、中速制御装置23Ｂから第１〜第８のセレクタＳＥ１〜ＳＥ８には、各５本ずつ、計５×８＝４０本の信号線が接続されており、各信号線には、予め設定されているクロック数データCLD が中速制御装置23Ｂによって出力されている。
【００８０】
第１〜第８のセレクタＳＥ１〜ＳＥ８は、この４０本の信号線に出力されている計４０ビットのクロック数データCLD の中から各区間番号に対応するデータのみを選択して８ビットのセレクタ出力データSOD を選択出力する。
【００８１】
ここで、第１〜第８のセレクタＳＥ１〜ＳＥ８にそれぞれ接続されている５本の信号線Ｌ１〜Ｌ５は、おのおの区間番号０〜４に対応している。すなわち、Ｌ１は０に、Ｌ２は１に、Ｌ３は２に、Ｌ４は３に、Ｌ５は４にそれぞれ対応している。
【００８２】
各信号線には、中速制御装置23Ｂから常時１ビットのデータが各々出力されている。このデータがクロック数データCLD である。
すなわち、各セレクタに出力されている信号線Ｌ１〜Ｌ５にはそれぞれ１ビットのデータが出力されている。例えば、第１のセレクタＳＥ１には、Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５の順に０，０，０，０，０というデータが出力されている。
【００８３】
ところで、図５に示すように、区間番号０の区間（ｂ区間）には、クロックＣＫが２個含まれているものとすれば、ｂ区間で比較器22ｃに出力されるセレクタ出力データSOD も‘２’を表す必要がある。
【００８４】
従って、最初に区間番号が０のときには、第１〜第８のセレクタＳＥ１〜ＳＥ８は、図８に示すように、一斉に各セレクタに接続されている信号線Ｌ１を選択する。
【００８５】
上述したように、信号線Ｌ１は区間番号０に対応する信号線であるが、図８（ｂ）の図表に示すように、各セレクタのＬ１の欄だけに着目して第１，第２，…，第８のセレクタといった順に並べてみると、これは８桁の数‘００００００１０’である。
【００８６】
この８桁の数‘００００００１０’は、２進法で‘２’を示し、ｂ区間内のクロック数と一致する。このようにして、第１〜第８のセレクタＳＥ１〜ＳＥ８の組み合わせによって８ビットのセレクタ出力データCLD を比較器22ｃへと選択出力する。
【００８７】
その後、区間番号が１に変わると、第１〜第８のセレクタＳＥ１〜ＳＥ８は一斉に信号線Ｌ２を選択し、区間番号１に対応するセレクタ出力データCLD を上述の方法と同様にして行う。
【００８８】
その後も、区間番号が２になると、一斉に信号線Ｌ３を選択し、区間番号が３になると、一斉に信号線Ｌ４を選択し、区間番号が４になると、一斉に信号線Ｌ５を選択することによって、各区間番号に対応するセレクタ出力データCLD の出力処理をする。
【００８９】
図６のフローチャートに戻って再びシリアルデータ出力装置の試験方法について説明すると、同フローチャートのステップＰ７で、ＤＵＴ24からデータ有効期間でのクロックＣＫを出力処理する。このクロックＣＫは、判定処理のためのデータ取得に係るクロックである（ここで最初に出力されるクロックは図５に示すＣＫ１である）。
【００９０】
次に、ステップＰ８で、区間内のクロック数の計数処理をする。このとき、第１のカウンタ22ａによって区間内におけるクロックＣＫのカウントがされる。
この後、第１のカウンタ22ａによってクロックＣＫが出力されているかぎりクロックＣＫのカウントがなされる。最初は、図５に示すｂ区間でのクロックＣＫのカウントがなされる。
【００９１】
次いで、ステップＰ９でセレクタ出力データSOD と、第１のカウンタ22ａが実際に計数している区間内のクロック数（以下実測クロック数データJCD という）との比較判定処理する。
【００９２】
このとき、比較器22ｃによってセレクタ出力データSOD と、実測クロック数データJCD とが等しいかどうか判定処理がなされ、両者が等しい場合（Ｙｅｓ）はステップＰ11へ移行し、それらが等しくない場合（Ｎｏ）は、ステップＰ８へ戻り、再度当該処理を繰り返す。
【００９３】
さらに、ステップＰ10で、区間番号加算処理をする。このとき、比較器22ｃが区間数加算信号ABC を出力する。第２のカウンタ22ｂはこの信号を受けて、例えばカウント数‘０’に１を加算して‘１’にするというように、カウント数を１だけ加算する。
【００９４】
また、この信号は同時に第１のカウンタ22ａのクリア信号として出力され、この時点で第１のカウンタ22ａはカウント数を‘０’に戻す。第２のカウンタ22ｂはこの区間数加算信号ABC に基づいて、区間番号データDND を第１〜第８のセレクタＳＥ１〜ＳＥ８及びデコーダ22ｄに出力する。
【００９５】
この区間番号データDND は図５に示すｂ〜ｆの各区間に対応する０〜４の区間番号を示しており、この区間番号データDND に基づいて第１〜第８のセレクタＳＥ１〜ＳＥ８は次の区間に対応するクロック数データCLD を選択出力する。
【００９６】
次に、ステップＰ11で次の区間が有効データの出力区間であるかどうかを判定処理する。このとき、第２のカウンタ22ｂから出力された区間番号データDND に基づいてデコーダ22ｄにより該判定処理がなされ、有効データの出力区間の場合（Ｙｅｓ）にはステップＰ17に移行し、そうでない場合（Ｎｏ）にはステップＰ12に移行する。
【００９７】
以下、図７のステップＰ17〜Ｐ20では同期信号ＳＹＮ，クロックＣＫ，制御クロックＣＣ，スタートパルスＳＰ及びクロック数データCLD に基づいてシリアルに出力される出力データＤＴをパラレルデータＤＰに変換処理する。この変換処理は、図３のステップＰ１の変換処理の一実施例である。
【００９８】
次いで、図７のステップＰ17でシフト許可信号ＡＳの出力処理をする。このとき、該シフト許可信号ＡＳは、第２のカウンタ22ｂから出力される区間番号データDND に基づいてデコーダ22ｄから第２のＡＮＤゲート22Ｃへ出力される。
【００９９】
さらに、ステップＰ18で制御クロックＣＣの出力処理をする。このとき、該制御クロックＣＣは第２のＡＮＤゲート22Ｃがシフト許可信号ＡＳとクロックＣＫとの論理積をとることによって第２のＡＮＤゲート22Ｃから出力される。
【０１００】
次に、ステップＰ19で制御クロックＣＣに同期して出力データＤＴをパラレルデータＤＰに変換処理する。このとき、ＤＵＴ24から出力された出力データＤＴがシフトレジスタ21Ａに取り込まれ、パラレルな形式のデータに変換される（以降このパラレルな形式のデータをパラレルデータＤＰという）。
【０１０１】
次いで、ステップＰ20でラッチ回路21ＢへのパラレルデータＤＰの転送処理をする。このとき、制御クロックＣＣに同期してシフトレジスタ21Ａからラッチ回路21ＢへとパラレルデータＤＰが転送される。この後、ステップＰ８へ戻り、再度当該処理を繰り返す。
【０１０２】
ここで、図６のステップＰ12に戻って、１サイクルが終了したかどうかを判定処理する。このとき、１サイクルが終了した場合（Ｙｅｓ）は、図７のステップＰ13に移行し、そうでない場合（Ｎｏ）は図６のステップＰ７に戻って再度当該処理を繰り返す。
【０１０３】
次に、ステップＰ13で１サイクル完了信号CKS の出力処理をする。このとき、該１サイクル完了信号CKS は区間番号データDND に基づいてデコーダ22ｄから第２のカウンタ22ｂ，中速制御装置23Ｂ，ラッチ回路21Ｂに出力される。
【０１０４】
該１サイクル完了信号CKS は、第２のカウンタ22ｂをクリアし、中速制御装置23Ｂには１サイクルのデータ取得処理の終了を示す変換終了信号として出力され、ラッチ回路21ＢにはラッチパルスＬＰとして出力される。
【０１０５】
以下、ステップＰ14〜Ｐ16でパラレルデータＤＰの判定処理に基づいてＤＵＴ24の機能判定処理をする。この機能判定処理は、図３のステップＰ２の機能判定処理の一実施例である。
【０１０６】
次いで、ステップＰ14でパラレルデータＤＰを中速制御装置23Ｂに転送処理する。この転送処理は、１サイクル完了信号CKS であるラッチパルスＬＰに同期してなされる。
【０１０７】
ステップＰ15でパラレルデータＤＰを低速制御装置23Ａに転送処理する。このとき、該転送処理は、中速制御装置23Ｂによってなされるものである。
ステップＰ16でパラレルデータＤＰと基準データＤＲとの比較判定処理をする。このとき、該比較判定処理は、低速制御装置23Ａによってなされ、予め設定されている判定基準となる基準データＤＲとパラレルデータＤＰとが比較され、ＤＵＴ24の良否判定、すなわち、パラレルデータがクロックＣＫや同期信号ＳＹＮに同期して正確に出力されているかどうかが判定される。
【０１０８】
なお、ステップＰ21で、終了確認の判定処理を行う。当該試験に要する規定のサイクル数を満たした場合（Ｙｅｓ）には試験を終了し、それを満たしていない場合（Ｎｏ）にはステップＰ５に戻って再度当該処理を繰り返す。
【０１０９】
以上のようにして、本発明の実施例に係るシリアルデータ出力装置の試験方法によれば、図７に示すように、図７のステップＰ17〜Ｐ20で、ＤＵＴ24から出力される同期信号ＳＹＮ，クロックＣＫと該ＤＵＴ24以外から供給される制御クロックＣＣ，スタートパルスＳＰ，クロック数データCLD に基づいてシリアルに出力される出力データＤＴをパラレルデータＤＰに変換処理している。
【０１１０】
このため、出力データＤＴをパラレルデータＤＰに変換処理することによって出力データＤＴの中から、同期信号ＳＹＮ，クロックＣＫに同期した当該判定処理に係るデータを選択的に取得処理することができる。
【０１１１】
さらに、本発明に係るシリアルデータ出力装置の試験方法によれば、図７のステップＰ14〜Ｐ16でパラレルデータＤＰの判定処理に基づいてＤＵＴ24の機能判定処理をしている。
【０１１２】
このため、当該判定処理に係るパラレルデータＤＰを直接読み出し、判定処理することによって、判定処理に係るデータ量が、パラレルデータＤＰだけですむので、従来のように膨大な量のシリアルな出力データの中から判定処理のために必要なデータを抽出するといった複雑な処理が不要になる。
【０１１３】
このため、当該シリアルデータ出力装置の試験に係る処理が簡単になり、当該判定処理に要する時間が短縮されるので、当該試験に要する時間が短縮され、ひいては当該試験の高速化が可能になる。
【０１１４】
さらに、クロックＣＫ、同期信号ＳＹＮに同期して出力データＤＴを取り込むため、データが正しく出力されているかどうかのチェックとともに、出力タイミングも同時にチェック出来る。
【０１１５】
【発明の効果】
以上説明したように、本発明に係るシリアルデータ出力装置の試験装置によれば、シリアル／パラレル変換手段と、制御補助手段と、制御手段が具備され、該制御手段１３から、制御補助手段１２に、スタートパルスを示す第２の内部制御信号ＤＩ２、及びクロック数データを示す第３の内部制御信号ＤＩ３を出力する。
【０１１６】
このため、被試験対象から出力される制御出力信号及びシリアルデータの中で、該シリアルデータだけをパラレルデータに変換し、制御手段に出力することが可能になる。
【０１１７】
これにより、パラレルデータのみを取得し、判定処理の基準とすることができるので、制御手段内部の記憶容量の縮小化が可能になる。
また、本発明に係るシリアルデータ出力装置の試験方法によれば、被試験対象から出力される制御出力信号と該被試験対象以外から供給される内部制御信号とに基づいてシリアルデータをパラレルデータに変換処理している。
【０１１８】
このため、シリアルデータの中から、制御出力信号に同期した当該判定処理に係るデータを選択的に取得処理することができる。
さらに、本発明に係るシリアルデータ出力装置の試験方法によれば、パラレルデータの判定処理に基づいて被試験対象の機能判定処理をしている。
【０１１９】
このため、当該判定処理に係るパラレルデータを直接読み出し、判定処理することによって、判定処理に係るデータ量が少なくて済み、当該判定処理の省力化が可能になる。
【０１２０】
これにより、当該判定処理に要する時間が短縮されるので、当該試験の高速化が可能になる。
【図面の簡単な説明】
【図１】 本発明に係るシリアルデータ出力装置の試験装置の原理図（その１）である。
【図２】 本発明に係るシリアルデータ出力装置の試験装置の原理図（その２）である。
【図３】 本発明に係るシリアルデータ出力装置の試験方法の原理図である。
【図４】 本発明の実施例に係るシリアルデータ出力装置の試験装置の構成図である。
【図５】 本発明の実施例に係るシリアルデータ出力装置の試験装置及びその試験方法の補足説明図である。
【図６】 本発明の実施例に係るシリアルデータ出力装置の試験方法を説明するフローチャート（その１）である。
【図７】 本発明の実施例に係るシリアルデータ出力装置の試験方法を説明するフローチャート（その２）である。
【図８】 本発明の実施例に係るシリアルデータ出力装置の試験方法の補足説明図である。
【図９】 従来例に係るシリアルデータ出力装置の試験装置の構成図である。
【図１０】 従来例に係るシリアルデータ出力装置の試験装置及びその試験方法の補足説明図である。
【符号の説明】
１１・・・シリアル／パラレル変換手段、
１２・・・制御補助手段、
１３・・・制御手段、
１４・・・被試験対象、
ＤＪ・・・設定データ、
ＤＰ・・・パラレルデータ、
ＤＲ・・・基準データ、
ＤＳ・・・シリアルデータ、
ＤＩ１・・・第１の内部制御信号（制御クロック）、
ＤＩ２・・・第２の内部制御信号（スタートパルス）、
ＤＩ３・・・第３の内部制御信号（クロック数データ）、
ＤＯ１・・・第１の制御出力信号（同期信号）、
ＤＯ２・・・第２の制御出力信号（クロック）、
１２Ａ・・・第１の論理回路、
１２Ｂ・・・内部信号生成手段、
１２Ｃ・・・第２の論理回路、
１２Ｄ・・・選択手段、
ＤＩＡ・・・信号生成許可信号、
Ｄｉ１・・・第１の内部信号（シフト許可信号）、
Ｄｉ２・・・第２の内部信号（区間番号データ）、
ＤＩＳ・・・選択出力信号。
【産業上の利用分野】
本発明は、シリアルデータ出力装置の試験装置及びその試験方法に関するものであり、特に、例えば電子楽器などに代表される不規則なシリアルデータを出力する装置の機能を試験する装置及びその試験方法に関する。
【０００２】
例えばシンセサイザー等の電子楽器やステレオ等のオーディオ機器では、デジタルオーディオデータをアナログ変換して増幅出力するが、この際の音響データはシリアルなデータであって、かつ、高速である。このようなデータを出力する装置においては、出力されるシリアルデータが正確にかつタイミング良く出力されているかどうかの試験が必要である。本発明においては、このようなシリアルデータの出力装置の試験を行うものである。
【０００３】
【従来の技術】
図９，図１０は従来例に係る説明図であり、図９は従来例に係るシリアルデータ出力装置の試験装置の構成図である。
【０００４】
例えばシンセサイザー等の電子楽器やステレオ等のオーディオ機器のように、デジタルオーディオデータをアナログ変換して増幅出力するシリアルデータ出力装置（以下被試験対象４という）の機能試験装置は、図９に示すように、ゲート１Ａ，高速メモリ１Ｂ，アドレスカウンタ２Ａ，オッシレータ（以下ＯＳＣという）２Ｂ及び低速制御装置３から成る。
【０００５】
なお、ＤＵＴ４は被試験対象４であり、設定データＤＪ１に基づいて、同期信号ＳＹＮ、クロックＣＫ、出力データＤａｔａなどのシリアルなデータを出力するものである。当該装置の目的は、これらのデータが正確に、かつタイミング良く出力されているかどうかを試験するものである。
【０００６】
すなわち、ゲート１Ａは低速制御装置３からの駆動開始信号ＳＳに基づいて、ＤＵＴ４から高速メモリ１Ｂに出力される同期信号ＳＹＮ，クロックＣＫ，出力データＤａｔａなどの出力制御をするものである。
【０００７】
高速メモリ１Ｂは、ＤＵＴ４からゲート１Ａを介して出力される同期信号ＳＹＮ，クロックＣＫ，出力データＤａｔａの書き込み／読み出し処理をするものである。
【０００８】
アドレスカウンタ２Ａは、低速制御装置３からの駆動開始信号ＳＳに基づいて、高速メモリ１Ｂ内に取り込まれるシリアルなデータをカウントするものであり、ＯＳＣ２Ｂは、アドレスカウンタ２Ａを駆動制御する駆動クロックφを出力するものである。
【０００９】
低速制御装置３は、ＤＵＴ４に設定データＤＪ１を出力し、ゲート１Ａ及びアドレスカウンタ２Ａの制御をする。また、高速メモリ１Ｂ内のデータを読み出してＤＵＴ４の機能の良否を判定するものである。
【００１０】
次に、当該シリアルデータ出力装置の動作を、図１０を参照しながら説明する。図１０は、従来例に係るシリアルデータ出力装置の試験装置及びその試験方法の補足説明図であり、設定データＤＪ１，同期信号ＳＹＮ，クロックＣＫ，出力データＤａｔａの出力タイミングを示すタイミングチャートである。
【００１１】
当該シリアルデータ出力装置の機能試験装置の動作は、例えば、まず低速制御装置３から設定データＤＪがＤＵＴ４に出力され、同期信号ＳＹＮ、クロックＣＫ、出力データＤａｔａがＤＵＴ４から出力される。また、設定データＤＪ１がＤＵＴ４に取得されてからある一定の待ち時間（図１０のａ参照）が経過したのち、低速制御装置３からゲート１Ａ、アドレスカウンタ２Ａに駆動開始信号ＳＳが出力される。
【００１２】
このとき、該駆動開始信号ＳＳの出力と同時にゲート１Ａが開き、同期信号ＳＹＮ、クロックＣＫ、出力データＤａｔａなどのシリアルなデータが高速メモリ１Ｂにそれぞれ出力される。当該シリアルデータの出力は、図１０に示すように、ＳＹＮ３とＳＹＮ４との間を１サイクルとしたサイクルごとになされ、このサイクルが繰り返し出力される。
【００１３】
例えば、図１０においては、クロックＣＫに同期するサイクル内の区間（ｂ〜ｆ）において、当該試験に必要な有効データＤＶが、ｃ，ｅの区間で出力されているが、このｃ，ｅの区間で有効データＤＶが出力されるというパターンが、繰り返されるのである。
【００１４】
これらシリアルデータの出力と同時にＯＳＣ２Ｂから出力される駆動クロックφに基づいてアドレスカウンタ２Ａがカウントを始め、同期信号ＳＹＮ、クロックＣＫ、出力データＤａｔａなどのシリアルデータが順次高速メモリ１Ｂにそのまま全て書き込まれていく。
【００１５】
なお、このとき実際に判定処理に必要なデータは出力データＤａｔａの一部である有効データＤＶのみであるが、該有効データＤＶがどこにあるかを検索し、有効データＤＶのみを抽出するデータ処理を行わねばならないので、当該検索の際の基準として同期信号ＳＹＮ、クロックＣＫを同時に取得する必要がある。
【００１６】
このようにして当該試験に必要な規定回数以上高速メモリ１Ｂにこれら全てのシリアルデータが書き込まれたのち、低速制御装置３に転送される。
低速制御装置３はこれら３種類のシリアルなデータの中で、出力データＤａｔａの中から当該試験に必要な範囲のデータのみを抽出し、その範囲での有効データＤＶを良否判定の基準となる判定基準データＤｒと比較する。これにより、該有効データＤＶが正確にＤＵＴ４から出力されているかどうかが試験される。
【００１７】
【発明が解決しようとする課題】
ところで従来例のシリアルデータ出力装置の試験装置及びその試験方法によれば、ＤＵＴ４から出力される同期信号ＳＹＮ、クロックＣＫ、出力データＤａｔａなどのシリアルデータをそのままの形式で、全て高速メモリ１Ｂに書き込んでいる。 このため、全部のシリアルデータを高速メモリ１Ｂに書き込まねばならないので、該高速メモリ１Ｂには、例えば同期信号ＳＹＮやクロックＣＫなどの当該試験に不要なデータも含まれるものとなる。これにより、メモリ容量の活用効率が悪く、かつ当該試験のために必要とするメモリ容量が膨大になるという問題が生じる。 また、従来例のシリアルデータ出力試験装置及びその試験方法によれば、ＤＵＴ４の良否判定の際に、高速メモリ１Ｂに書き込まれた膨大な量のシリアルデータを順次最初から読み出して有効データＤＶを検索し、該有効データＤＶに基づいて良否を判定処理しなければならないので、当該判定処理に要する時間が多く必要になる。このため、高速化の妨げになるといった問題が生じる。
【００１８】
本発明は、かかる従来例の問題点に鑑み創作されたものであり、被試験対象から出力されるシリアルデータをそのままの形で全部メモリに書き込むことなく、シリアルデータを適切に変換処理することにより、メモリ容量の活用効率の向上、メモリ容量の縮小化及び当該処理の高速化が可能となるシリアルデータ出力装置の試験装置及びその試験方法の提供を目的とする。
【００１９】
【課題を解決するための手段】
図１、２は、本発明に係るシリアルデータ出力装置の試験装置の原理図（その１、その２）であり、図３は、本発明に係るシリアルデータ出力装置の試験方法の原理図である。
【００２０】
図１に例示するように、上記課題を解決するため、本発明のシリアルデータ出力装置の試験装置は、設定データ（ＤＪ）に基づいて、同期信号を示す第１の制御出力信号（ＤＯ１），クロックを示す第２の制御出力信号（ＤＯ２）及びシリアルデータ（ＤＳ）を出力する被試験対象（１４）の機能を試験するシリアルデータ出力装置の試験装置であって、前記被試験対象（１４）から前記第１、第２の制御出力信号（ＤＯ１，ＤＯ２）が供給される制御補助手段（１２）と、前記被試験対象（１４）から前記シリアルデータ（ＤＳ）が供給されるシリアル／パラレル変換手段（１１）と、前記制御補助手段（１２）にスタートパルスを示す第２内部制御信号（ＤＩ２）、予め設定されている特定の区間内のクロック数データを示す第３の内部制御信号（ＤＩ３）を供給する制御手段とを有し、前記制御補助手段（１２）が、前記第１、第２の制御出力信号（ＤＯ１，ＤＯ２）及び前記第２、第３の内部制御信号（ＤＩ２，ＤＩ３）に応答して制御クロックを示す第１の内部制御信号（ＤＩ１）を出力し、前記シリアル／パラレル変換手段（１１）が前記第１の内部制御信号（ＤＩ１）に応答して前記シリアルデータ（ＤＳ）をパラレルデータ（ＤＰ）に変換し、前記パラレルデータ（ＤＰ）を前記制御手段（１３）に供給し、前記制御手段（１３）で前記パラレルデータ（ＤＰ）と基準データ（ＤＲ）とを比較することにより、前記被試験対象（１４）の機能判定を行うことを特徴とする。
【００２１】
上記したシリアルデータ出力装置の試験装置において、前記補助制御手段（１２）が、前記被試験対象（１４）から供給される前記第１の制御出力信号（ＤＯ１）と、前記制御手段から供給される前記第２の内部制御信号（ＤＩ２）とに基づいて、信号生成許可信号（ＤＩＡ）を出力する第１の論理回路（１２Ａ）と、前記被試験対象（１４）から供給される前記第２の制御出力信号（ＤＯ２）、前記第１の論理回路（１２Ａ）から供給される前記信号生成許可信号（ＤＩＡ）及び選択出力信号（ＤＩＳ）に基づいて、シフト許可信号を示す第１の内部信号（Ｄｉ１）、区間番号データを示す第２の内部信号（Ｄｉ２）を出力する内部信号生成手段（１２Ｂ）と、前記被試験対象（１４）から供給される前記第２の制御出力信号（ＤＯ２）と、前記内部生成信号手段（１２Ｂ）から供給される前記第１の内部信号（Ｄｉ１）とに基づいて、前記第１の内部制御信号（ＤＩ１）を出力する第２の論理回路（１２Ｃ）と、前記制御手段（１３）から供給される前記第３の内部制御信号（ＤＩ３）と、前記内部信号生成手段（１２Ｂ）から供給される前記第２の内部信号（Ｄｉ２）とに基づいて、前記選択出力信号（ＤＩＳ）を前記内部信号生成手段（１２Ｂ）に供給する選択手段（１２Ｄ）とを備えたことを特徴とする。
【００２２】
本発明に係るシリアルデータ出力装置の試験方法は、図３に例示するように、上記したシリアルデータ出力装置の試験装置を用いたシリアルデータ出力装置の試験方法であって、被試験対象（１４）から出力される同期信号を示す第１の制御出力信号（ＤＯ１）、クロックを示す第２の制御出力信号（ＤＯ２）と、制御手段（１３）から出力されるスタートパルスを示す第２内部制御信号（ＤＩ２）、予め設定された特定区間のクロック数データを示す第３の内部制御信号（ＤＩ３）とを制御補助手段（１２）に供給し、前記制御補助手段（１２）から出力される制御クロックを示す第１の内部制御信号（ＤＩ１）をシリアル／パラレル変換手段（１１）に供給することに基づいて、前記被試験対象（１４）から前記シリアル／パラレル変換手段（１１）に供給されたシリアルデータ（ＤＳ）をパラレルデータ（ＤＰ）に変換処理をし、前記パラレルデータ（ＤＰ）の判定処理を行うことに基づいて前記被試験対象（１４）の機能判定処理をすることを特徴とする。
【００２３】
上記したシリアルデータ出力装置の試験方法において、前記第１、第２の制御出力信号（ＤＯ１，ＤＯ２）は、前記シリアルデータ（ＤＳ）が前記被試験対象（１４）から出力するタイミングを規制するものであって、前記第１の内部制御信号（ＤＩ１）は、前記シリアルデータ（ＤＳ）が前記被試験対象（１４）から前記シリアル／パラレル変換手段（１１）に入力するタイミングを規制するものであることを特徴とする。
【００２４】
また、上記したシリアルデータ出力装置の試験方法において、前記第１の内部制御信号（ＤＩ１）が、前記被試験対象（１４）から供給される前記第２の制御出力信号（ＤＯ２）と、内部信号生成手段（１２Ｂ）から供給されるシフト許可信号を示す第１の内部信号（Ｄｉ１）とが第２の論理回路に供給されることに基づいて生成されるものであって、前記第１の内部信号（Ｄｉ１）が、前記被試験対象（１４）からの前記第１の制御出力信号（ＤＯ１）と制御手段（１３）からの前記第２の内部制御信号（ＤＩ２）とが第１の論理回路に供給されることにより基づいて生成された信号生成許可信号（ＤＩＡ）と、前記内部信号生成手段（１２Ｂ）からの第２の内部信号（Ｄｉ２）及び前記制御手段（１３）からの区間番号データを示す第３の内部制御信号（ＤＩ３）が選択手段（１２Ｄ）に供給されることに基づいて生成された選択出力信号（ＤＩＳ）と、前記被試験対象（１４）からの前記第２の制御出力信号（ＤＯ２）とが前記内部信号生成手段（１２Ｂ）に供給されることに基づいて生成されたものであることを特徴とする。
【００２５】
【作 用】
ところで本発明に係るシリアルデータ出力装置の試験装置によれば、図１に示すように、シリアル／パラレル変換手段11と、制御補助手段12と、制御手段13が具備され、該制御手段13から制御補助手段12に第２，第３の内部制御信号ＤＩ２，ＤＩ３が出力される。
【００２６】
例えば、第１の内部制御信号ＤＩ１に基づいてシリアル／パラレル変換手段11によってシリアルデータＤＳがパラレルデータＤＰに変換出力され、
第１，第２の制御出力信号ＤＯ１，ＤＯ２と第２，第３の内部制御信号ＤＩ２，ＤＩ３とに基づいて制御補助手段12によって第１の内部制御信号ＤＩ１が出力され、
制御手段13によってパラレルデータＤＰと基準データＤＲとが比較され、被試験対象14の機能判定がされ、かつ第２，第３の内部制御信号ＤＩ２，ＤＩ３が制御補助手段12に出力される。
【００２７】
このため、被試験対象14から出力される制御出力信号ＤＯ１，ＤＯ２及びシリアルデータＤＳの中で、該シリアルデータＤＳだけをパラレルデータＤＰに変換し、制御手段13に出力することが可能になる。
【００２８】
このように、被試験対象１４から出力される第１、第２の制御出力信号ＤＯ１，ＤＯ２及びシリアルデータＤＳを全て取得することなく、これらのうちのシリアルデータＤＳのみをパラレルデータＤＰに変換し、このパラレルデータＤＰを制御手段１３に出力して判定処理を行うので、制御手段１３内部の記憶容量の縮小化が可能になる。
【００２９】
また、本発明に係るシリアルデータ出力装置の試験方法によれば、図３に示すように、図３のステップＰ１で、被試験対象14から出力される制御出力信号ＤＯ１，ＤＯ２と該被試験対象14以外から供給される内部制御信号ＤＩ１〜ＤＩ３とに基づいてシリアルデータＤＳをパラレルデータＤＰに変換処理をしている。
【００３０】
被試験対象１４から出力される第１、第２の制御出力信号ＤＯ１，ＤＯ２及び制御手段１３から出力される第２、第３の内部制御信号ＤＩ２，ＤＩ３を制御補助手段１２に供給し、この制御補助手段１２から出力される第１の内部制御信号ＤＩ１を前記シリアル／パラレル変換手段に供給することに基づいて、シリアルデータＤＳをパラレルデータＤＰに変換する。このため、シリアルデータＤＳの中から第１、第２の制御信号ＤＯ１，ＤＯ２に同期した当該判定処理に係るデータだけを選択的に取得して判定処理することができる。
【００３１】
さらに、本発明に係るシリアルデータ出力装置の試験方法によれば、図３のステップＰ２でパラレルデータＤＰの判定処理に基づいて被試験対象14の機能判定処理をしている。
【００３２】
このため、当該判定処理に係るパラレルデータＤＰを直接読み出し、判定処理することによって、判定処理のために必要なデータ量が少なくて済む。
これにより、従来のような膨大な量のシリアルデータＤＳの中から判定処理のために必要なデータを抽出するといった複雑な処理が不要になる。
【００３３】
このため、当該シリアルデータ出力装置の試験に係る処理が簡単になり、当該判定処理に要する時間が短縮されるので、当該試験に要する時間が短縮され、ひいては当該試験の高速化が可能になる。
【００３４】
【実施例】
本発明の実施例に係るシリアルデータ出力装置の試験装置及びその試験方法について図を参照しながら説明する。図４〜図８は、本発明の実施例に係るシリアルデータ出力試験装置及びその試験方法を説明する図である。
【００３５】
図４は、本発明の実施例に係るシリアルデータ出力装置の試験装置の構成図である。
例えば、シンセサイザー等の電子楽器やステレオ等のオーディオ機器のように、デジタルオーディオデータをアナログ変換して増幅出力するシリアルデータ出力装置の試験装置は、図４に示すように、低速制御装置23Ａ、中速制御装置23Ｂ、フリップ／フロップ22Ｂ、第１，第２のＡＮＤゲート22Ａ，22Ｃ、第１，第２のＯＲゲート22ｅ，22ｆ、第１，第２のカウンタ22ａ，22ｂ、比較器22ｃ、第１〜第８のセレクタＳＥ１〜ＳＥ８、デコーダ22ｄ、シフトレジスタ21Ａ、ラッチ回路21Ｂから成る。
【００３６】
すなわち、シフトレジスタ21Ａ、ラッチ回路21Ｂはシリアル／パラレル変換手段11の一実施例を構成するものであり、シフトレジスタ21Ａは第２のＡＮＤゲート22Ｃから出力される制御クロックＣＣに同期して、ＤＵＴ24から出力される出力データＤＴをラッチ回路21Ｂにシフトさせるものである。
【００３７】
なお、ここで制御クロックＣＣとは、第１の内部制御信号ＤＩ１の一例であり、シフトレジスタ21Ａのシフト動作を制御するクロックである。また、シフト許可信号ＡＳは第１の内部信号Ｄｉ１の一例であり、制御クロックＣＣの出力許可を与える信号である。
【００３８】
ラッチ回路21Ｂは、制御クロックＣＣに基づいて、シフトレジスタ21Ａから出力された出力データＤＴをラッチし、このデータをパラレルデータＤＰとして、ラッチパルスＬＰに基づいて中速制御装置23Ｂに出力するものである。
【００３９】
第１，第２のＡＮＤゲート22Ａ，22Ｃ、フリップ／フロップ22Ｂ、第１，第２のＯＲゲート22ｅ，22ｆ、第１，第２のカウンタ22ａ，22ｂ、比較器22ｃ、第１〜第８のセレクタＳＥ１〜ＳＥ８及びデコーダ22ｄは制御補助部22を構成する。なお、この制御補助部22は制御補助手段12の一実施例である。
【００４０】
また、第１のＡＮＤゲート22Ａは第１の論理回路12Ａの一実施例であり、ＤＵＴ24から出力される同期信号ＳＹＮとスタート信号ＳＳとの論理積をとって第１，第２のカウンタ22ａ，22ｂにカウントクリア信号SCC を出力するものである。
【００４１】
さらに、第２のＡＮＤゲート22Ｃは第２の論理回路12Ｃの一実施例であり、デコーダ22ｄから出力されるシフト許可信号ＡＳとクロックＣＫとの論理積をとってシフトレジスタ21Ａに制御クロックＣＣを出力するものである。
【００４２】
フリップ／フロップ22ＢはスタートパルスＳＰに基づいてスタート信号ＳＳを発生するものである。なお、ＤＵＴ24、同期信号ＳＹＮなどについては、図５を参照しながら後に詳述する。
【００４３】
なお、ここでカウントクリア信号SCC とは、信号生成許可信号ＤＩＡの一例であり、第１，第２のカウンタ22ａ，22ｂをクリアする信号である。またスタートパルスＳＰ、スタート信号ＳＳは、第２の内部制御信号ＤＩ２の一例であり、何れも当該試験装置の試験動作の開始を示す信号である。
【００４４】
また、第１，第２のＯＲゲート22ｅ，22ｆ、第１，第２のカウンタ22ａ，22ｂ、比較器22ｃ及びデコーダ22ｄは内部信号生成手段12Ｂの一実施例を構成するものである。
【００４５】
第１のＯＲゲート22ｅはカウントクリア信号SCC と、比較器22ｃから出力される区間数加算信号ABC とのいずれかによって第１のカウンタ22ａをクリアする信号を第１のカウンタ22ａに出力する。第２のＯＲゲート22ｆはカウントクリア信号SCC とデコーダ22ｄから出力される１サイクル完了信号とのいずれかによって第２のカウンタ22ｂをクリアする信号を第２のカウンタ22ｂに出力する。
【００４６】
なお、ここで区間数加算信号ABC とは、当該装置が処理している区間が次の区間に移行することを示す信号である。
第１のカウンタ22ａは各区間における区間内のクロックＣＫの数をカウントするものであり、そのカウント数を実測クロック数データJCD として比較器22ｃに出力する。第２のカウンタ22ｂは比較器22ｃから出力される区間数加算信号ABC をカウントするものであり、そのカウント数を各区間の区間番号データDND として第１〜第８のセレクタＳＥ１〜ＳＥ８に出力する。
【００４７】
なお、ここで区間番号データDND とは、当該試験装置が処理している区間の区間番号を示すデータである。
比較器22ｃは第１のカウンタ22ａから出力される実測クロック数データJCD と第１〜第８のセレクタＳＥ１〜ＳＥ８から出力されるセレクタ出力データSOD とを比較して、両者が等しい場合に区間数加算信号ABC を出力するものである。
【００４８】
デコーダ22ｄは、区間番号データDND が、有効データＤ１，Ｄ２が出力される区間に対応するときにはシフト許可信号ＡＳを出力し、区間番号データDND が、当該試験の１サイクル終了の区間に対応するときには１サイクル完了信号CKS を出力するものである。
【００４９】
なお、ここで１サイクル完了信号CKS とは、当該試験のためのデータ取得処理が１サイクル終了したことを示す信号である。
さらに、第１〜第８のセレクタＳＥ１〜ＳＥ８は選択手段12Ｄの一実施例である。該第１〜第８のセレクタＳＥ１〜ＳＥ８は第２のカウンタ22ｂから出力される区間番号データDND に基づいて中速制御装置23Ｂから出力されるクロック数データCLD の中から適切なデータを選択し、比較器22ｃに出力されるセレクタ出力データSOD を出力するものである。
【００５０】
なお、ここでクロック数データCLD とは、第３の内部制御信号ＤＩ３の一例であり、予め設定されている各区間内のクロックＣＫの数を示すデータである。例えば、図５に示すように、ｂ区間の中にはＣＫ１，２の計２つのクロックが含まれているので、このｂ区間でのクロック数データCLD は、‘２’である。
【００５１】
また、セレクタ出力データSOD は選択出力信号ＤＩＳの一例であり、第１〜第８のセレクタＳＥ１〜ＳＥ８によって選択出力され、各区間に対応する予め設定されている区間内のクロック数を示す。
【００５２】
低速制御装置23Ａ，中速制御装置23Ｂは制御手段13の一実施例を構成するものである。低速制御装置23ＡはＤＵＴ24に設定データＤＪを出力し、中速制御装置23Ｂから転送されたパラレルデータＤＰをその内部に有するメモリ23Ｍに保持し、該パラレルデータＤＰに基づいてＤＵＴ24の動作の良否を判定するものである。その言語は高級言語を使用し、動作は中速制御装置23Ｂに比して低速である。
【００５３】
また、中速制御装置23Ｂはフリップ／フロップ22ＢにスタートパルスＳＰを出力し、予め設定されているクロック数データCLD を第１〜第８のセレクタＳＥ１〜ＳＥ８に出力する。また、ラッチ回路21Ｂから出力されたパラレルデータＤＰを低速制御装置23Ａに転送する。
【００５４】
以上のようにして、本発明の実施例に係るシリアルデータの出力装置の試験装置によれば、図４に示すように、シフトレジスタ21Ａ，ラッチ回路21Ｂと、第２のＡＮＤゲート22Ｃ，比較器22ｃ，デコーダ22ｄと、中速制御装置23Ｂ及び低速制御装置23Ａを具備している。
【００５５】
また、スタート信号ＳＳが中速制御装置23Ｂから第１のＡＮＤゲート22Ａに出力され、クロック数データCLD が中速制御装置23Ｂから第１〜第８のセレクタＳＥ１〜ＳＥ８に出力されている。
【００５６】
例えば、制御クロックＣＣに基づいてシフトレジスタ21Ａによってシリアルな出力データＤＴがパラレルデータＤＰに変換出力され、
同期信号ＳＹＮ，クロックＣＫ，スタート信号ＳＳ，クロック数データCLD に基づいて第２のＡＮＤゲート22Ｃによって制御クロックＣＣが出力され、
低速制御装置23ＡによってパラレルデータＤＰと基準データＤＲとが比較され、ＤＵＴ24の機能判定がされ、
また、中速制御装置23Ｂによってスタート信号ＳＳが第１のＡＮＤゲート22Ａに出力され、クロック数データCLD が第１〜第８のセレクタＳＥ１〜ＳＥ８に出力される。
【００５７】
このため、ＤＵＴ24から出力される同期信号ＳＹＮ、クロックＣＫ及び出力データＤＴの中で、該出力データＤＴだけをパラレルデータＤＰに変換し、中速制御装置23Ｂに出力することが可能になる。
【００５８】
これにより、同期信号ＳＹＮ、クロックＣＫ及び出力データＤａｔａを全て取得し、ＤＵＴの機能試験に用いる従来の装置に比して、出力データＤＴをパラレルデータＤＰに変換処理して、当該試験に用いることができるので、クロックＣＫ，同期信号ＳＹＮなどの当該試験に不要なデータを保持するメモリを必要としない。よって、低速制御装置23Ａ内部のメモリ23Ｍのメモリ容量の縮小化が可能になる。
【００５９】
ここで、本発明の実施例で試験するシリアルデータ出力試験装置について図５を参照しながら説明する。図５は本発明の実施例に係るシリアルデータ出力装置の試験装置及びその試験方法の補足説明図であり、被試験対象24（以下ＤＵＴという）から出力される設定データＤＪ，同期信号ＳＹＮ，クロックＣＫ，出力データＤＴのタイミングを示すタイミングチャートである。
【００６０】
なお、ＤＵＴ24の外部に接続される他の出力装置との同期をとるために必要な信号である同期信号ＳＹＮは第１の制御出力信号ＤＯ１の一例であり、出力データＤＴの出力タイミングを規制するクロックＣＫは第２の制御出力信号ＤＯ２の一例である。また、音響データなどの出力データＤＴはシリアルデータＤＳの一例である。
【００６１】
図５に示すような同期信号のパルスＳＹＮ１，ＳＹＮ２に同期して、設定データＤＪがＤＵＴ24に出力される。
この設定データＤＪに基づいて、同期信号ＳＹＮ，クロックＣＫ，出力データＤＴが図５に示すようにＤＵＴ24から出力される。
【００６２】
図５で、区間ａとは設定データＤＪの入力終了時（同期信号ＳＹＮ２の時点）からデータ有効期間までの間である。ここで、データ有効期間とは、設定データＤＪに基づいて、当該試験に有効な出力データＤＴ（以下有効データＤ１，Ｄ２という）がＤＵＴ24から出力されている期間であり、図５においては、同期信号ＳＹＮ３が出力された後の期間である。
【００６３】
この期間以前は、図５の初期出力データＤ０に示すような当該試験に無関係なデータが連続的に出力されている。なお、ここで区間ａは数ｍｓｅｃ〜数百ｍｓｅｃ程度とする。そして、同期信号ＳＹＮ３から次の同期信号ＳＹＮ４が出力されるまでの区間を１サイクルとしている。このサイクルは、繰り返し出力されている。
【００６４】
この１サイクルにおいて、クロックＣＫ１〜ＣＫ12が図５に示すようにＤＵＴ24から出力されるが、このクロックＣＫ１〜ＣＫ12に同期する区間を図５に示すｂ〜ｆのように設定して、ｂ区間〜ｆ区間と呼ぶ。なお、このクロックＣＫは高周波で、数メガヘルツ程度とする。
【００６５】
すなわち、ｂ区間にはクロックＣＫ１〜ＣＫ２が、ｃ区間にはクロックＣＫ３〜ＣＫ５が、ｄ区間にはクロックＣＫ６〜ＣＫ７が、ｅ区間にはクロックＣＫ８〜ＣＫ10が、ｆ区間にはクロックＣＫ11〜ＣＫ12がそれぞれ含まれている。
【００６６】
これらのｂ〜ｆ区間には各々番号が附してあり、図５に示すように、ｂ区間は０，ｃ区間は１，ｄ区間は２，ｅ区間は３，ｆ区間は４といった番号がそれぞれ附されている。この番号を区間番号といい、当該試験はこの区間番号に基づいてなされる。
【００６７】
また、有効データＤ１はクロックＣＫ３〜ＣＫ５の間、すなわちｃ区間において出力されており、有効データＤ２はクロックＣＫ８〜ＣＫ10の間、すなわちｅ区間において出力されている。
【００６８】
このような１サイクルが繰り返し出力され（当該試験の信頼性のためには200 回程度のサイクルを要する）、その際の各サイクルにおけるｃ区間，ｅ区間での有効データＤ１，Ｄ２の出力タイミングの試験をする。
【００６９】
すなわち、本実施例に係るシリアルデータ出力装置の試験においては、有効データＤ１，Ｄ２が正確に出力されているかどうか、また、同期信号ＳＹＮ，クロックＣＫに正確に同期しているかどうかなどを試験するものである。
【００７０】
以下で、例えばシンセサイザー等の電子楽器やステレオ等のオーディオ機器のように、デジタルオーディオデータをアナログ変換して増幅出力するシリアルデータ出力装置の試験方法について図６〜８を参照しながら説明する。図６，図７は、本発明の実施例に係るシリアルデータ出力装置の試験方法を説明するフローチャート（その１，その２）である。
【００７１】
以下、ステップＰ１〜Ｐ７までは当該試験の初期条件の設定をしている。まず、図６のフローチャートのステップＰ１で、設定データＤＪをＤＵＴ24に出力処理する。このとき、低速制御装置23Ａから設定データＤＪが出力される。なお、ここでＤＵＴ24が当該試験装置にセットされ、該ＤＵＴ24は低速制御装置23Ａ，第１のＡＮＤゲート22Ａ，第２のＡＮＤゲート22Ｃ及びシフトレジスタ21Ａに接続される。
【００７２】
次に、ステップＰ２で、フリップ／フロップ22ＢにスタートパルスＳＰを出力処理する。このとき、該スタートパルスＳＰは中速制御装置23Ｂから出力されている。
【００７３】
次いで、ステップＰ３で、フリップ／フロップ22Ｂから第１のＡＮＤゲート22Ａへスタート信号ＳＳを出力処理する。このスタート信号ＳＳは、スタートパルスＳＰを受けてフリップ／フロップ22Ｂから出力されるものである。
【００７４】
さらに、ステップＰ４で、スタート信号ＳＳとＤＵＴ24から出力される同期信号ＳＹＮとに基づいてカウントクリア信号SCC を出力処理する。このとき、該カウントクリア信号SCC は、第１のＡＮＤゲート22Ａによりスタート信号ＳＳと同期信号ＳＹＮとの論理積をとって出力される。
【００７５】
次いでステップＰ５で、第１，第２のカウンタ22ａ，22ｂをクリアする。このとき、カウントクリア信号SCC が第１，第２のＯＲゲート22ｅ，22ｆを介して第１，第２のカウンタ22ａ，22ｂに出力され、該カウントクリア信号SCC に基づいてそれぞれのカウンタがクリアされる。
【００７６】
次に、ステップＰ６で、最初の区間のクロック数データCLD を第１〜第８のセレクタＳＥ１〜ＳＥ８に出力処理する。このクロック数データCLD は中速制御装置23Ｂから出力され、予め設定されている区間内のクロック数を示すものである。第１〜第８のセレクタＳＥ１〜ＳＥ８はこのクロック数データCLD をセレクタ出力データSOD として比較器22ｃに出力する。
【００７７】
ここでのセレクタ出力データSOD の出力処理について図８を参照しながら詳述する。図８（ａ），（ｂ）は、本発明の実施例に係るシリアルデータ出力装置の試験方法の補足説明図であり、第１〜第８のセレクタＳＥ１〜ＳＥ８のセレクタ出力データSOD の出力に係る説明図である。
【００７８】
また、同図（ａ）は第１〜第８のセレクタＳＥ１〜ＳＥ８と中速制御装置23Ｂとの接続関係を示し、同図（ｂ）は、第１〜第８のセレクタＳＥ１〜ＳＥ８と、各セレクタに接続されている信号線Ｌ１〜Ｌ５との関係を示す図表である。
【００７９】
例えば、図８（ａ）に示すように、中速制御装置23Ｂから第１〜第８のセレクタＳＥ１〜ＳＥ８には、各５本ずつ、計５×８＝４０本の信号線が接続されており、各信号線には、予め設定されているクロック数データCLD が中速制御装置23Ｂによって出力されている。
【００８０】
第１〜第８のセレクタＳＥ１〜ＳＥ８は、この４０本の信号線に出力されている計４０ビットのクロック数データCLD の中から各区間番号に対応するデータのみを選択して８ビットのセレクタ出力データSOD を選択出力する。
【００８１】
ここで、第１〜第８のセレクタＳＥ１〜ＳＥ８にそれぞれ接続されている５本の信号線Ｌ１〜Ｌ５は、おのおの区間番号０〜４に対応している。すなわち、Ｌ１は０に、Ｌ２は１に、Ｌ３は２に、Ｌ４は３に、Ｌ５は４にそれぞれ対応している。
【００８２】
各信号線には、中速制御装置23Ｂから常時１ビットのデータが各々出力されている。このデータがクロック数データCLD である。
すなわち、各セレクタに出力されている信号線Ｌ１〜Ｌ５にはそれぞれ１ビットのデータが出力されている。例えば、第１のセレクタＳＥ１には、Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５の順に０，０，０，０，０というデータが出力されている。
【００８３】
ところで、図５に示すように、区間番号０の区間（ｂ区間）には、クロックＣＫが２個含まれているものとすれば、ｂ区間で比較器22ｃに出力されるセレクタ出力データSOD も‘２’を表す必要がある。
【００８４】
従って、最初に区間番号が０のときには、第１〜第８のセレクタＳＥ１〜ＳＥ８は、図８に示すように、一斉に各セレクタに接続されている信号線Ｌ１を選択する。
【００８５】
上述したように、信号線Ｌ１は区間番号０に対応する信号線であるが、図８（ｂ）の図表に示すように、各セレクタのＬ１の欄だけに着目して第１，第２，…，第８のセレクタといった順に並べてみると、これは８桁の数‘００００００１０’である。
【００８６】
この８桁の数‘００００００１０’は、２進法で‘２’を示し、ｂ区間内のクロック数と一致する。このようにして、第１〜第８のセレクタＳＥ１〜ＳＥ８の組み合わせによって８ビットのセレクタ出力データCLD を比較器22ｃへと選択出力する。
【００８７】
その後、区間番号が１に変わると、第１〜第８のセレクタＳＥ１〜ＳＥ８は一斉に信号線Ｌ２を選択し、区間番号１に対応するセレクタ出力データCLD を上述の方法と同様にして行う。
【００８８】
その後も、区間番号が２になると、一斉に信号線Ｌ３を選択し、区間番号が３になると、一斉に信号線Ｌ４を選択し、区間番号が４になると、一斉に信号線Ｌ５を選択することによって、各区間番号に対応するセレクタ出力データCLD の出力処理をする。
【００８９】
図６のフローチャートに戻って再びシリアルデータ出力装置の試験方法について説明すると、同フローチャートのステップＰ７で、ＤＵＴ24からデータ有効期間でのクロックＣＫを出力処理する。このクロックＣＫは、判定処理のためのデータ取得に係るクロックである（ここで最初に出力されるクロックは図５に示すＣＫ１である）。
【００９０】
次に、ステップＰ８で、区間内のクロック数の計数処理をする。このとき、第１のカウンタ22ａによって区間内におけるクロックＣＫのカウントがされる。
この後、第１のカウンタ22ａによってクロックＣＫが出力されているかぎりクロックＣＫのカウントがなされる。最初は、図５に示すｂ区間でのクロックＣＫのカウントがなされる。
【００９１】
次いで、ステップＰ９でセレクタ出力データSOD と、第１のカウンタ22ａが実際に計数している区間内のクロック数（以下実測クロック数データJCD という）との比較判定処理する。
【００９２】
このとき、比較器22ｃによってセレクタ出力データSOD と、実測クロック数データJCD とが等しいかどうか判定処理がなされ、両者が等しい場合（Ｙｅｓ）はステップＰ11へ移行し、それらが等しくない場合（Ｎｏ）は、ステップＰ８へ戻り、再度当該処理を繰り返す。
【００９３】
さらに、ステップＰ10で、区間番号加算処理をする。このとき、比較器22ｃが区間数加算信号ABC を出力する。第２のカウンタ22ｂはこの信号を受けて、例えばカウント数‘０’に１を加算して‘１’にするというように、カウント数を１だけ加算する。
【００９４】
また、この信号は同時に第１のカウンタ22ａのクリア信号として出力され、この時点で第１のカウンタ22ａはカウント数を‘０’に戻す。第２のカウンタ22ｂはこの区間数加算信号ABC に基づいて、区間番号データDND を第１〜第８のセレクタＳＥ１〜ＳＥ８及びデコーダ22ｄに出力する。
【００９５】
この区間番号データDND は図５に示すｂ〜ｆの各区間に対応する０〜４の区間番号を示しており、この区間番号データDND に基づいて第１〜第８のセレクタＳＥ１〜ＳＥ８は次の区間に対応するクロック数データCLD を選択出力する。
【００９６】
次に、ステップＰ11で次の区間が有効データの出力区間であるかどうかを判定処理する。このとき、第２のカウンタ22ｂから出力された区間番号データDND に基づいてデコーダ22ｄにより該判定処理がなされ、有効データの出力区間の場合（Ｙｅｓ）にはステップＰ17に移行し、そうでない場合（Ｎｏ）にはステップＰ12に移行する。
【００９７】
以下、図７のステップＰ17〜Ｐ20では同期信号ＳＹＮ，クロックＣＫ，制御クロックＣＣ，スタートパルスＳＰ及びクロック数データCLD に基づいてシリアルに出力される出力データＤＴをパラレルデータＤＰに変換処理する。この変換処理は、図３のステップＰ１の変換処理の一実施例である。
【００９８】
次いで、図７のステップＰ17でシフト許可信号ＡＳの出力処理をする。このとき、該シフト許可信号ＡＳは、第２のカウンタ22ｂから出力される区間番号データDND に基づいてデコーダ22ｄから第２のＡＮＤゲート22Ｃへ出力される。
【００９９】
さらに、ステップＰ18で制御クロックＣＣの出力処理をする。このとき、該制御クロックＣＣは第２のＡＮＤゲート22Ｃがシフト許可信号ＡＳとクロックＣＫとの論理積をとることによって第２のＡＮＤゲート22Ｃから出力される。
【０１００】
次に、ステップＰ19で制御クロックＣＣに同期して出力データＤＴをパラレルデータＤＰに変換処理する。このとき、ＤＵＴ24から出力された出力データＤＴがシフトレジスタ21Ａに取り込まれ、パラレルな形式のデータに変換される（以降このパラレルな形式のデータをパラレルデータＤＰという）。
【０１０１】
次いで、ステップＰ20でラッチ回路21ＢへのパラレルデータＤＰの転送処理をする。このとき、制御クロックＣＣに同期してシフトレジスタ21Ａからラッチ回路21ＢへとパラレルデータＤＰが転送される。この後、ステップＰ８へ戻り、再度当該処理を繰り返す。
【０１０２】
ここで、図６のステップＰ12に戻って、１サイクルが終了したかどうかを判定処理する。このとき、１サイクルが終了した場合（Ｙｅｓ）は、図７のステップＰ13に移行し、そうでない場合（Ｎｏ）は図６のステップＰ７に戻って再度当該処理を繰り返す。
【０１０３】
次に、ステップＰ13で１サイクル完了信号CKS の出力処理をする。このとき、該１サイクル完了信号CKS は区間番号データDND に基づいてデコーダ22ｄから第２のカウンタ22ｂ，中速制御装置23Ｂ，ラッチ回路21Ｂに出力される。
【０１０４】
該１サイクル完了信号CKS は、第２のカウンタ22ｂをクリアし、中速制御装置23Ｂには１サイクルのデータ取得処理の終了を示す変換終了信号として出力され、ラッチ回路21ＢにはラッチパルスＬＰとして出力される。
【０１０５】
以下、ステップＰ14〜Ｐ16でパラレルデータＤＰの判定処理に基づいてＤＵＴ24の機能判定処理をする。この機能判定処理は、図３のステップＰ２の機能判定処理の一実施例である。
【０１０６】
次いで、ステップＰ14でパラレルデータＤＰを中速制御装置23Ｂに転送処理する。この転送処理は、１サイクル完了信号CKS であるラッチパルスＬＰに同期してなされる。
【０１０７】
ステップＰ15でパラレルデータＤＰを低速制御装置23Ａに転送処理する。このとき、該転送処理は、中速制御装置23Ｂによってなされるものである。
ステップＰ16でパラレルデータＤＰと基準データＤＲとの比較判定処理をする。このとき、該比較判定処理は、低速制御装置23Ａによってなされ、予め設定されている判定基準となる基準データＤＲとパラレルデータＤＰとが比較され、ＤＵＴ24の良否判定、すなわち、パラレルデータがクロックＣＫや同期信号ＳＹＮに同期して正確に出力されているかどうかが判定される。
【０１０８】
なお、ステップＰ21で、終了確認の判定処理を行う。当該試験に要する規定のサイクル数を満たした場合（Ｙｅｓ）には試験を終了し、それを満たしていない場合（Ｎｏ）にはステップＰ５に戻って再度当該処理を繰り返す。
【０１０９】
以上のようにして、本発明の実施例に係るシリアルデータ出力装置の試験方法によれば、図７に示すように、図７のステップＰ17〜Ｐ20で、ＤＵＴ24から出力される同期信号ＳＹＮ，クロックＣＫと該ＤＵＴ24以外から供給される制御クロックＣＣ，スタートパルスＳＰ，クロック数データCLD に基づいてシリアルに出力される出力データＤＴをパラレルデータＤＰに変換処理している。
【０１１０】
このため、出力データＤＴをパラレルデータＤＰに変換処理することによって出力データＤＴの中から、同期信号ＳＹＮ，クロックＣＫに同期した当該判定処理に係るデータを選択的に取得処理することができる。
【０１１１】
さらに、本発明に係るシリアルデータ出力装置の試験方法によれば、図７のステップＰ14〜Ｐ16でパラレルデータＤＰの判定処理に基づいてＤＵＴ24の機能判定処理をしている。
【０１１２】
このため、当該判定処理に係るパラレルデータＤＰを直接読み出し、判定処理することによって、判定処理に係るデータ量が、パラレルデータＤＰだけですむので、従来のように膨大な量のシリアルな出力データの中から判定処理のために必要なデータを抽出するといった複雑な処理が不要になる。
【０１１３】
このため、当該シリアルデータ出力装置の試験に係る処理が簡単になり、当該判定処理に要する時間が短縮されるので、当該試験に要する時間が短縮され、ひいては当該試験の高速化が可能になる。
【０１１４】
さらに、クロックＣＫ、同期信号ＳＹＮに同期して出力データＤＴを取り込むため、データが正しく出力されているかどうかのチェックとともに、出力タイミングも同時にチェック出来る。
【０１１５】
【発明の効果】
以上説明したように、本発明に係るシリアルデータ出力装置の試験装置によれば、シリアル／パラレル変換手段と、制御補助手段と、制御手段が具備され、該制御手段１３から、制御補助手段１２に、スタートパルスを示す第２の内部制御信号ＤＩ２、及びクロック数データを示す第３の内部制御信号ＤＩ３を出力する。
【０１１６】
このため、被試験対象から出力される制御出力信号及びシリアルデータの中で、該シリアルデータだけをパラレルデータに変換し、制御手段に出力することが可能になる。
【０１１７】
これにより、パラレルデータのみを取得し、判定処理の基準とすることができるので、制御手段内部の記憶容量の縮小化が可能になる。
また、本発明に係るシリアルデータ出力装置の試験方法によれば、被試験対象から出力される制御出力信号と該被試験対象以外から供給される内部制御信号とに基づいてシリアルデータをパラレルデータに変換処理している。
【０１１８】
このため、シリアルデータの中から、制御出力信号に同期した当該判定処理に係るデータを選択的に取得処理することができる。
さらに、本発明に係るシリアルデータ出力装置の試験方法によれば、パラレルデータの判定処理に基づいて被試験対象の機能判定処理をしている。
【０１１９】
このため、当該判定処理に係るパラレルデータを直接読み出し、判定処理することによって、判定処理に係るデータ量が少なくて済み、当該判定処理の省力化が可能になる。
【０１２０】
これにより、当該判定処理に要する時間が短縮されるので、当該試験の高速化が可能になる。
【図面の簡単な説明】
【図１】 本発明に係るシリアルデータ出力装置の試験装置の原理図（その１）である。
【図２】 本発明に係るシリアルデータ出力装置の試験装置の原理図（その２）である。
【図３】 本発明に係るシリアルデータ出力装置の試験方法の原理図である。
【図４】 本発明の実施例に係るシリアルデータ出力装置の試験装置の構成図である。
【図５】 本発明の実施例に係るシリアルデータ出力装置の試験装置及びその試験方法の補足説明図である。
【図６】 本発明の実施例に係るシリアルデータ出力装置の試験方法を説明するフローチャート（その１）である。
【図７】 本発明の実施例に係るシリアルデータ出力装置の試験方法を説明するフローチャート（その２）である。
【図８】 本発明の実施例に係るシリアルデータ出力装置の試験方法の補足説明図である。
【図９】 従来例に係るシリアルデータ出力装置の試験装置の構成図である。
【図１０】 従来例に係るシリアルデータ出力装置の試験装置及びその試験方法の補足説明図である。
【符号の説明】
１１・・・シリアル／パラレル変換手段、
１２・・・制御補助手段、
１３・・・制御手段、
１４・・・被試験対象、
ＤＪ・・・設定データ、
ＤＰ・・・パラレルデータ、
ＤＲ・・・基準データ、
ＤＳ・・・シリアルデータ、
ＤＩ１・・・第１の内部制御信号（制御クロック）、
ＤＩ２・・・第２の内部制御信号（スタートパルス）、
ＤＩ３・・・第３の内部制御信号（クロック数データ）、
ＤＯ１・・・第１の制御出力信号（同期信号）、
ＤＯ２・・・第２の制御出力信号（クロック）、
１２Ａ・・・第１の論理回路、
１２Ｂ・・・内部信号生成手段、
１２Ｃ・・・第２の論理回路、
１２Ｄ・・・選択手段、
ＤＩＡ・・・信号生成許可信号、
Ｄｉ１・・・第１の内部信号（シフト許可信号）、
Ｄｉ２・・・第２の内部信号（区間番号データ）、
ＤＩＳ・・・選択出力信号。
Claims (5)
- 設定データ（ＤＪ）に基づいて、同期信号（ＤＯ１）、クロック（ＤＯ２）及びシリアルデータ（ＤＳ）を出力する被試験対象（１４）の機能を試験するシリアルデータ出力装置の試験装置であって、
前記被試験対象（１４）から前記同期信号（ＤＯ１）及びクロック（ＤＯ２）が供給される制御補助手段（１２）と、
前記被試験対象（１４）から前記シリアルデータ（ＤＳ）が供給されるシリアル／パラレル変換手段（１１）と、
前記制御補助手段（１２）にスタートパルス（ＤＩ２）、予め設定されている特定の区間内のクロック数データ（ＤＩ３）を供給する制御手段とを有し、
前記制御補助手段（１２）が、前記同期信号（ＤＯ１）、前記クロック（ＤＯ２）、前記スタートパルス（ＤＩ２）、及び前記特定の区間内のクロック数データ（ＤＩ３）に応答して制御クロック（ＤＩ１）を出力し、前記シリアル／パラレル変換手段（１１）が前記制御クロック（ＤＩ１）に応答して前記シリアルデータ（ＤＳ）をパラレルデータ（ＤＰ）に変換し、前記パラレルデータ（ＤＰ）を前記制御手段（１３）に供給し、前記制御手段（１３）で前記パラレルデータ（ＤＰ）と基準データ（ＤＲ）とを比較することにより、前記被試験対象（１４）の機能判定を行うことを特徴とするシリアルデータ出力装置の試験装置。 - 請求項１記載のシリアルデータ出力装置の試験装置において、
前記制御補助手段（１２）が、
前記被試験対象（１４）から供給される前記同期信号（ＤＯ１）と、前記制御手段から供給される前記スタートパルス（ＤＩ２）とに基づいて、信号生成許可信号（ＤＩＡ）を出力する第１の論理回路（１２Ａ）と、
前記被試験対象（１４）から供給される前記クロック（ＤＯ２）、前記第１の論理回路（１２Ａ）から供給される前記信号生成許可信号（ＤＩＡ）及び選択出力信号（ＤＩＳ）に基づいて、シフト許可信号（Ｄｉ１）、区間番号データ、（Ｄｉ２）を出力する内部信号生成手段（１２Ｂ）と、
前記被試験対象（１４）から供給される前記クロック（ＤＯ２）と、前記内部生成信号手段（１２Ｂ）から供給される前記シフト許可信号（Ｄｉ１）とに基づいて、前記制御クロック（ＤＩ１）を出力する第２の論理回路（１２Ｃ）と、
前記制御手段（１３）から供給される前記特定の区間内のクロック数データ（ＤＩ３）と、前記内部信号生成手段（１２Ｂ）から供給される前記区間番号データ（Ｄｉ２）とに基づいて、前記選択出力信号（ＤＩＳ）を前記内部信号生成手段（１２Ｂ）に供給する選択手段（１２Ｄ）とを備えたことを特徴とするシリアルデータ出力装置の試験装置。 - 請求項１又は２に記載されたシリアルデータ出力装置の試験装置を用いたシリアルデータ出力装置の試験方法であって、
被試験対象（１４）から出力される同期信号（ＤＯ１）、クロック（ＤＯ２）と、制御手段（１３）から出力されるスタートパルス（ＤＩ２）、予め設定されている特定の区間内のクロック数データ（ＤＩ３）とを制御補助手段（１２）に供給し、前記制御補助手段（１２）から出力される制御クロック（ＤＩ１）をシリアル／パラレル変換手段（１１）に供給することに基づいて、前記被試験対象（１４）から前記シリアル／パラレル変換手段（１１）に供給されたシリアルデータ（ＤＳ）をパラレルデータ（ＤＰ）に変換処理をし、前記パラレルデータ（ＤＰ）の判定処理を行うことに基づいて前記被試験対象（１４）の機能判定処理をすることを特徴とするシリアルデータ出力装置の試験方法。 - 請求項３記載のシリアルデータ出力装置の試験方法において、前記同期信号（ＤＯ１）、クロック（ＤＯ２）は、前記シリアルデータ（ＤＳ）が前記被試験対象（１４）から出力するタイミングを規制するものであって、前記制御クロック（ＤＩ１）は、前記シリアルデータ（ＤＳ）が前記被試験対象（１４）から前記シリアル／パラレル変換手段（１１）に入力するタイミングを規制するものであることを特徴とするシリアルデータ出力装置の試験方法。
- 請求項３又は４に記載のシリアルデータ出力装置の試験方法において、
前記制御クロック（ＤＩ１）が、前記被試験対象（１４）から供給される前記クロック（ＤＯ２）と、内部信号生成手段（１２Ｂ）から供給されるシフト許可信号（Ｄｉ１）とが第２の論理回路に供給されることに基づいて生成されるものであって、
前記シフト許可信号（Ｄｉ１）が、
前記被試験対象（１４）からの前記同期信号（ＤＯ１）と制御手段（１３）からの前記スタートパルス（ＤＩ２）とが第１の論理回路に供給されることにより基づいて生成された信号生成許可信号（ＤＩＡ）と、前記内部信号生成手段（１２Ｂ）からの区間番号データ、（Ｄｉ２）及び前記制御手段（１３）からの特定の区間内のクロック数データ（ＤＩ３）が選択手段（１２Ｄ）に供給されることに基づいて生成された選択出力信号（ＤＩＳ）と、前記被試験対象（１４）からの前記クロック（ＤＯ２）とが前記内部信号生成手段（１２Ｂ）に供給されることに基づいて生成されたものであることを特徴とするシリアルデータ出力装置の試験方法。
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