JP4513436B2

JP4513436B2 - 演奏装置

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Publication number: JP4513436B2
Application number: JP2004205039A
Authority: JP
Inventors: 潤石井
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2004-07-12
Filing date: 2004-07-12
Publication date: 2010-07-28
Anticipated expiration: 2024-07-12
Also published as: JP2006030300A

Description

本発明は、演奏情報に従って、ペダルや鍵等の操作子を個別に制御する自動ピアノ等の演奏装置に関する。

従来、演奏情報に基づく制御により操作子を個々に駆動し、自動演奏を実現する自動ピアノ等の演奏装置が知られている。

例えば、下記特許文献１の演奏装置では、演奏データから、鍵駆動用のデータが生成され、そのデータが、鍵に対応したステップを持つシフトレジスタを介してラッチ回路に出力される。ラッチ回路に入力されたデータは、デコーダを経て、３つのパルス幅変調部の出力に応じて、各鍵を駆動するソレノイドに印加される（Fig.1、Fig.7）。パルス幅変調部においては、三角波生成器で発生する三角波とタイミング制御回路からの出力との間でコンパレータによる比較がなされる。
ＵＳＰ５０２２３０１

しかしながら、上記特許文献１の演奏装置では、タイミング制御回路は鍵駆動用のデータの転送タイミングを決定するためにクロックの発生手段が必要であり、一方、三角波生成器で所定の周波数の三角波を発生させるためには、クロックの発生手段が必要である。

そのため、自動演奏を行うための制御系において少なくとも２つの別個のクロック発生手段を有しており、演奏制御系の構成が複雑であるという問題があった。

また、別個のクロック情報に基づき自動演奏の制御を行う上で、駆動用データの入力、出力等の動作を同期させるためのバッファが必要となる場合は、演奏制御におけるサンプルの遅れが大きくなり、制御レスポンスが劣って、不安定な制御にも繋がる。

本発明は上記従来技術の問題を解決するためになされたものであり、その目的は、クロック情報発生手段の数を削減して、演奏制御系の構成を簡単にすることができる演奏装置を提供することにある。

上記目的を達成するために本発明の請求項１の演奏装置は、複数の演奏操作子（３１）と、前記複数の演奏操作子の各々に対応して設けられ、各々独立に制御されて、対応する演奏操作子を駆動する複数の駆動手段（２０）と、前記複数の演奏操作子の各々に対応して設けられ、各演奏操作子の変位に基づくアナログの物理情報を検出する物理情報検出手段と、演奏情報を入力する演奏情報入力手段（４０）と、クロック情報（ＳＣＫ）を発生させる単一のクロック情報発生手段（５１、１６）と、前記演奏情報入力手段により入力された演奏情報と駆動情報生成用物理情報とに基づいて、前記複数の演奏操作子の各々を駆動するためのそれぞれ複数ビットの駆動情報（ＰＷＭ）を生成すると共に、該生成した駆動情報を、前記クロック情報発生手段により発生したクロック情報に基づいてシリアルに出力する駆動情報生成出力手段（５１）と、前記駆動情報生成出力手段とは別個に設けられ、前記駆動情報生成出力手段により出力される駆動情報を前記クロック情報に基づいてシリアルに入力し、該入力された駆動情報を、対応する駆動手段に前記クロック情報に基づく所定のタイミングで一括して出力する一方、前記物理情報検出手段により検出された物理情報を前記所定のタイミングで一括して取り込み、該取り込んだ物理情報を、それぞれ複数ビットのデジタルの情報に変換し、該変換したデジタルの情報を、前記駆動情報生成用物理情報として前記駆動情報生成出力手段に対して前記クロック情報に基づいてシリアルに出力する入出力制御手段（５２）とを有し、前記所定のタイミングは、前記クロック情報に同期したタイミングであって、且つ、前記入出力制御手段が、前記一括して取り込んだ物理情報が前記駆動情報生成用物理情報に変換されたものを前記駆動情報生成出力手段に対してシリアルに出力することを開始してから前記変換されたもののすべてを前記駆動情報生成出力手段に対してシリアルに出力することを完了するまでの間隔で訪れるタイミングであり、前記駆動情報生成出力手段は、ある所定のタイミングよりも１つ前の所定のタイミングにおいて前記入出力制御手段に一括して取り込まれた物理情報が、前記入出力制御手段によってデジタル情報である前記駆動情報生成用物理情報に変換されたものを受信する処理と、前記ある所定のタイミングよりも２つ後の所定のタイミングにおいて前記入出力制御手段によって一括して出力される分の駆動情報を、前記受信する処理が受信した前記駆動情報生成用物理情報に基づいて生成する処理と、前記ある所定のタイミングよりも１つ後の所定のタイミングにおいて前記入出力制御手段によって一括して出力される分として前記生成する処理が生成した駆動情報を、前記入出力制御手段に転送する処理との３つの処理を、前記ある所定のタイミングから前記ある所定のタイミングよりも１つ後の所定のタイミングまでの間に並行して行い、前記入出力制御手段は、前記ある所定のタイミングよりも１つ後の所定のタイミングから前記ある所定のタイミングよりも２つ後の所定のタイミングまでの間に前記駆動情報生成手段に受信されるべき前記駆動情報生成用物理情報に変換される分の物理情報を取り込む処理と、前記ある所定のタイミングよりも２つ前の所定のタイミングから前記ある所定のタイミングよりも１つ前の所定のタイミングまでの間に前記駆動情報生成出力手段で生成された駆動情報を、前記駆動手段に出力する処理との２つの処理を、前記ある所定のタイミングにそれぞれ一括して同時に行い、前記入出力制御手段は、前記ある所定のタイミングよりも１つ前の所定のタイミングにおいて一括して取り込んだ物理情報が前記デジタル情報である前記駆動情報生成用物理情報に変換されたものを、前記駆動情報生成出力手段に対してシリアルに出力する処理と、前記ある所定のタイミングよりも１つ後の所定のタイミングにおいて一括して出力する分として前記駆動情報生成出力手段から転送される前記駆動情報をシリアルに入力する処理との２つの処理を、前記ある所定のタイミングから前記ある所定のタイミングよりも１つ後の所定のタイミングまでの間に並行して行い、前記駆動情報及び前記駆動情報生成用物理情報はいずれも、複数ビットの情報であり、前記入出力制御手段から出力された駆動情報に基づいて、前記駆動手段が対応する演奏操作子を駆動して、自動演奏を行うことを特徴とする。

この構成によれば、クロック情報発生手段の数を削減して、演奏制御系の構成を簡単にすることができる。また、入出力制御手段において、駆動情報の入力、出力を同期させるためのバッファを省略できる場合は、演奏制御におけるサンプルの遅れを少なくすることができ、演奏制御系の制御レスポンスを向上させて、制御を安定化させることができる。

なお、上記括弧内の符号は例示である。

本発明によれば、クロック情報発生手段の数を削減して、演奏制御系の構成を簡単にすることができる。

以下、本発明の実施の形態を図面を参照して説明する。

図１は、本発明の一実施の形態に係る演奏装置の構成を、ある１つの鍵に着目して示した部分断面図である。本演奏装置は、例えば自動演奏ピアノ（以下、「鍵盤装置」と称する）３０として構成される。鍵盤装置３０は、通常のアコーステックピアノと同様、鍵３１の運動をハンマ３２に伝達するアクションメカニズム３３と、ハンマ３２により打撃される弦３４と、弦３４の振動を止めるためのダンパ３６とを備えている。以降、鍵３１の奏者側を「前方」と称する。

また、ソレノイドコイル３８及びプランジャ３９（図２参照）を有するキードライブユニット２０が、鍵３１ごとに設けられ、鍵３１の後端部側の下方に配置されている。また、キーセンサユニット３７が各鍵３１に対応して設けられる。キーセンサユニット３７は、各鍵３１の前部下方に配置され、鍵３１のストローク中における位置を示すアナログ信号である検出信号ＳＤを出力する。

演奏データ中の発音イベントデータで規定される音高に対応するキードライブユニット２０のソレノイドコイル３８に駆動信号が供給されると、対応するプランジャ３９が上昇し、該プランジャ３９の頂部が対応する鍵３１の後端部裏面に当接して該鍵３１を突き上げる。これにより鍵３１が押下され、弦３４がハンマ３２により叩かれることによりピアノ音が発音されるようになっている。また、各キードライブユニット２０には、そのプランジャ３９の移動速度を検出する速度センサ（図示せず）が設けられている。

鍵盤装置３０にはまた、ダンパ３６を駆動するためのペダルＰＤが設けられる。また、ペダルＰＤを駆動するためのペダルアクチュエータ２６と、ペダルＰＤの位置を検出する位置センサ２７とが設けられている。詳細は図示しないが、ペダルアクチュエータ２６は公知の構成のもので、ペダルＰＤに連結されたプランジャ２９と、該プランジャ２９に巻装されたソレノイドコイル２８とを有し（いずれも図２参照）、駆動信号が供給されると、上記プランジャ２９が動作してペダルＰＤが駆動されるようになっている。

鍵盤装置３０はまた、コントロールユニット４０、Ｉ／Ｏ（入出力）ユニット５０を備える。コントロールユニット４０は、Ｉ／Ｏユニット５０との間で各種信号をやりとりし、例えば、Ｉ／Ｏユニット５０に、演奏データ、同期信号等を送る。この演奏データは、例えば、ＭＩＤＩ（Musical Instrument Digital Interface）コードで構成され、鍵３１及びペダルＰＤの動作を規定する。

Ｉ／Ｏユニット５０には、上述したキーセンサユニット３７からの検出信号ＳＤが入力されるほか、位置センサ２７の検出信号Ｐｙ（ｐ）が供給され、各キードライブユニット２０の上記速度センサからも、同様に速度検出信号Ｖｙ（ｋ）が供給される。本実施の形態では、Ｉ／Ｏユニット５０は、上記演奏データと、検出信号Ｐｙ（ｐ）及び検出信号ＳＤとに基づき励磁電流として電流指示値ｕ（ｐ）、ｕ（ｋ）を生成し、それぞれペダルアクチュエータ２６、キードライブユニット２０に供給する。これら電流指示値ｕ（ｐ）、ｕ（ｋ）は、実際には、ペダルアクチュエータ２６、キードライブユニット２０のそれぞれのソレノイドコイル２８、３８に流すべき平均電流の目標値に応じたデューティ比となるようにパルス幅変調を施したＰＷＭ信号である。

演奏データに基づく自動演奏においては、Ｉ／Ｏユニット５０が、上記演奏データに応じて生成される各時刻におけるペダルＰＤ及び鍵３１の各位置に対応した位置制御データと、検出信号Ｐｙ（ｐ）、及び検出信号ＳＤのデジタルデータ変換値（後述するＡ／Ｄ値）とをそれぞれ比較し、両者がそれぞれ一致するように電流指示値ｕ（ｐ）、ｕ（ｋ）を随時更新して出力することでサーボ制御を行う。これにより、演奏データに従って、ペダルＰＤ及び鍵３１が駆動されて、自動演奏がなされる。なお、本実施の形態では、鍵３１のフィードバック駆動制御に検出信号ＳＤを用いるが、これに代えて、あるいはこれに加えて、上記速度検出信号Ｖｙ（ｋ）を用いるようにしてもよい。Ｉ／Ｏユニット５０の詳細は後述する。

図２は、鍵盤装置３０の制御機構の構成を示すブロック図である。

鍵盤装置３０の制御機構は、ＣＰＵ１１に、バス１５を通じて、上記キードライブユニット２０、ペダルアクチュエータ２６、位置センサ２７、キーセンサユニット３７のほか、鍵盤部ＫＢ、ＲＯＭ１２、ＲＡＭ１３、ＭＩＤＩインターフェイス（ＭＩＤＩＩ／Ｆ）１４、タイマ１６、表示部１７、外部記憶装置１８、操作部１９、音源回路２１、効果回路２２及び記憶部２５が接続されて構成される。音源回路２１には効果回路２２を介してサウンドシステム２３が接続されている。

ＣＰＵ１１は、本装置３０全体の制御を司る。ＲＯＭ１２は、ＣＰＵ１１が実行する制御プログラムやテーブルデータ等の各種データを記憶する。ＲＡＭ１３は、演奏データ、テキストデータ等の各種入力情報、各種フラグやバッファデータ及び演算結果等を一時的に記憶する。ＭＩＤＩＩ／Ｆ１４は、不図示のＭＩＤＩ機器等からの演奏データをＭＩＤＩ信号として入力する。タイマ１６は、時刻情報を発し、タイマ割り込み処理における割り込み時間や各種時間を計時する。表示部１７は、例えばＬＣＤを含んで構成され、楽譜等の各種情報を表示する。外部記憶装置１８は、フレキシブルディスク等の不図示の可搬記憶媒体に対してアクセス可能に構成され、これら可搬記憶媒体に対して演奏データ等のデータを読み書きすることができる。操作部１９は、不図示の各種操作子を有し、自動演奏のスタート／ストップの指示、曲選択等の指示、各種設定等を行う。記憶部２５は、フラッシュメモリ等の不揮発メモリで構成され、演奏データ等の各種データを記憶することができる。鍵盤部ＫＢには、上記鍵３１が含まれる。

音源回路２１は、演奏データを楽音信号に変換する。効果回路２２は、音源回路２１から入力される楽音信号に各種効果を付与し、ＤＡＣ（Digital-to-Analog Converter）やアンプ、スピーカ等のサウンドシステム２３が、効果回路２２から入力される楽音信号等を音響に変換する。

なお、上記コントロールユニット４０及びＩ／Ｏユニット５０の機能は、実際には、ＣＰＵ１１、タイマ１６、ＲＯＭ１２、ＲＡＭ１３等の協働作用によって実現される。

図３は、コントロールユニット４０及びＩ／Ｏユニット５０の構成を示すブロック図である。

Ｉ／Ｏユニット５０には、デジタルシグナルプロセッサ（以下、「ＤＳＰ」と称する）５１と、ＤＳＰ５１とは別個に設けられる６個のＡＳＩＣ（Application Specific Integrated Circuit）５２（５２（１）〜５２（６））とが実装されている。

各ＡＳＩＣ５２はいずれも同様に構成され、検出信号ＳＤのパラレル入力のための１６個の入力端子ｉｔｍ（ｉｔｍ（１）〜ｉｔｍ（１６）、図４参照）、及び電流指示値ｕ（ｐ）、ｕ（ｋ）のパラレル出力のための１６個の出力端子ｏｔｍ（ｏｔｍ（１）〜ｏｔｍ（１６）、図４参照）を有している。以降、駆動情報である電流指示値ｕ（ｋ）を「ＰＷＭ値」とも称する。鍵３１の駆動制御に関し、各入力端子ｉｔｍは、キーセンサユニット３７と配線接続され、各出力端子ｏｔｍは、キードライブユニット２０に配線接続されている。

ＡＳＩＣ５２はまた、外部へシリアルデータを出力するデータ送信端子（データエクスクルーシブ）ＤＸ、外部からシリアルデータを入力するデータ受信端子（データレシーブ端子）ＤＲを有している。そして、図３に示すように、これら端子ＤＸ、端子ＤＲでＡＳＩＣ５２同士がカスケード接続されて、６つのＡＳＩＣ５２がシリアル接続されている。Ｉ／Ｏユニット５０内の接続線は、Ｉ^２Ｓバス等の、デジタル楽音信号の伝送を行う３線式のバスで構成される。ＡＳＩＣ５２の詳細は後述する。

本実施の形態では、鍵３１を８８個制御することを想定し、６個のＡＳＩＣ５２で９６チャンネル分に対応できるようになっている。すなわち、ＡＳＩＣ５２（１）〜５２（６）には、１つのＡＳＩＣ５２に対して１６鍵が低音域の鍵３１から順に割り当てられている。なお、余るチャンネルの一部はペダルＰＤ用に割り当てられ、検出信号Ｐｙ（ｐ）に基づいてペダルＰＤが駆動制御されるが、制御態様は鍵３１の場合と同様であるので、以下では鍵３１についてのみ説明し、ペダルＰＤの制御の詳細説明は省略する。

コントロールユニット４０は、記憶媒体（外部記憶装置１８等）に記憶されている、または外部からＭＩＤＩＩ／Ｆ１４を介して入力される演奏データをＤＳＰ５１に送る。ＤＳＰ５１は、シリアルクロック信号ＳＣＫ及びワードシンク信号ＷＳを生成し、これらを各ＡＳＩＣ５２（１）〜５２（６）に個々に送る。

図４は、１つのＡＳＩＣ５２の内部構成を示す回路図である。ＡＳＩＣ５２は、１６段のブロックＢＬ（１）〜ＢＬ（１６）を有する。１つのブロックＢＬが、１つの入出力チャンネルに対応し、従って、ブロックＢＬ（１）〜ＢＬ（１６）が１６個の鍵３１に対応する。

ＡＳＩＣ５２は、上記入力端子ｉｔｍ、出力端子ｏｔｍ、データ送信端子ＤＸ、データ受信端子ＤＲのほか、不図示の各種端子を有し、例えば、それぞれワードシンク信号ＷＳ、シリアルクロック信号ＳＣＫが入力される端子「ＷＳ」、端子「ＳＣＫ」、電源やグランド電位を入力するための端子等を有する。

ブロックＢＬ（１）は、入力端子ｉｔｍ（１）に、Ａ／Ｄ変換器５３（１）、シフトレジスタ（ＳＨＩＦＴ）５４（１）、ラッチ回路（ＰＷＭ）５５（１）及び出力端子ｏｔｍ（１）が直列に接続されて構成される。ブロックＢＬ（２）〜ＢＬ（１６）もブロックＢＬ（１）と同様に構成される。Ａ／Ｄ変換器５３、シフトレジスタ５４、ラッチ回路５５は、それぞれ１０ｂｉｔ、１６ｂｉｔ、９ｂｉｔのデータを扱えるようになっている。

ブロックＢＬ（２）〜ＢＬ（１５）においては、隣接するブロックＢＬのシフトレジスタ５４が直列に接続されている。ブロックＢＬ（１）のシフトレジスタ５４（１）の入力側はデータ受信端子ＤＲに、ブロックＢＬ（１６）のシフトレジスタ５４（１）の出力側はデータ送信端子ＤＸに、それぞれ接続されている。

ＤＳＰ５１から各ＡＳＩＣ５２に供給されるシリアルクロック信号ＳＣＫ及びワードシンク信号ＷＳは、各ＡＳＩＣ５２におけるすべてのＡ／Ｄ変換器５３、シフトレジスタ５４及びラッチ回路５５に個々に供給される。

シリアルクロック信号ＳＣＫの立ち下がりのタイミングで、シフトレジスタ５４内でデータが１ｂｉｔずつシフトし、最後のｂｉｔのデータは後続のシフトレジスタ５４の先頭ｂｉｔに転送される。Ａ／Ｄ変換器５３は、対応する入力端子ｉｔｍから入力される検出信号ＳＤをＡ／Ｄ変換して保持する。ワードシンク信号ＷＳの立ち下がりのタイミング（所定のタイミング）で、Ａ／Ｄ変換器５３、シフトレジスタ５４が保持しているデータ（全ｂｉｔのデータ）が、それぞれ対応するシフトレジスタ５４、ラッチ回路５５に転送されると共に、ラッチ回路５５が保持しているデータ（全ｂｉｔのデータ）が、対応する出力端子ｏｔｍに出力される。

本実施の形態では、各ＡＳＩＣ５２は、シリアル入出力を行うと共に１６チャンネルでパラレル入力及びパラレル出力を行う入出力制御を行うようになっている。次に、この入出力制御動作を説明する。

シリアルクロック信号ＳＣＫの立ち下がりが１６（チャンネル）×６（個）×１６（ｂｉｔ）＝１５３６回発生する毎にワードシンク信号ＷＳの立ち下がりが１回発生する。ここで、シリアルクロック信号ＳＣＫ及びワードシンク信号ＷＳは、実際にはいずれも単一のタイマ１６の発振に基づき生成され、従って、ワードシンク信号ＷＳもシリアルクロック信号ＳＣＫに同期したものである。シリアルクロック信号ＳＣＫは、後述する理由で８（ＭＨｚ）に設定される。

データの流れは次のようになる。すなわち、図３に示すように、シリアルクロック信号ＳＣＫの立ち下がりタイミングに従って、ＤＳＰ５１は、その出力端子ｄｘから、ＰＷＭ値をＡＳＩＣ５２（１）のデータ受信端子ＤＲに１ｂｉｔずつシリアルに供給すると共に、ＡＳＩＣ５２（６）のデータ送信端子ＤＸからの、アナログの物理情報である検出信号ＳＤをＡ／Ｄ変換したデジタルの物理情報（以下、「Ａ／Ｄ値」と称する）を１ｂｉｔずつシリアルに受信端子ｄｒで受信する。上述のように、ＰＷＭ値は、電流指示値ｕ（ｋ）であって、演奏データとＡ／Ｄ値とに基づきＤＳＰ５１により生成される。このことを、時系列的に説明すると、次のようになる。

図５は、Ｉ／Ｏユニット５０内のデータ処理を示すタイムチャートである。同図（ａ）〜（ｆ）の各処理は、時間ｔの進行に従って同図右方に進む。同図（ａ）はワードシンク信号ＷＳの立ち下がりタイミングを示す。同図（ｂ）はＡ／Ｄ変換器５３における処理内容、同図（ｃ）〜（ｅ）はＤＳＰ５１における処理内容、同図（ｆ）はラッチ回路５５における処理内容をそれぞれ示す。図６は、Ｉ／Ｏユニット５０におけるデータの流れを示す模式図である。同図において、「Ａ／Ｄ」、「ＳＨＩＦＴ」、「ＰＷＭ」はそれぞれ、６個分のＡＳＩＣ５２のＡ／Ｄ変換器５３、シフトレジスタ５４、ラッチ回路５５をひとかたまりにした集合要素に相当する。

図５、図６において、ｎ番目のワードシンク信号ＷＳの立ち下がりタイミングにＤＳＰ５１で制御演算（演奏データとＡ／Ｄ値とに基づくＰＷＭ値の生成）の対象となるデータ群を「ｎ」で示す。また、図６において、ｎ等の下の（Ａ／Ｄ）、（ＰＷＭ）の表記はそれぞれ、そのデータ群「ｎ」がＡ／Ｄ値、ＰＷＭ値であることを示している。

図６（ａ）に示すように、データ群「ｎ」がＤＳＰ５１で制御演算されているとき（図５（ｄ）のｎ）、それと並行して、以下の動作がシリアルクロック信号ＳＣＫに同期してなされる。まず、既に制御演算を終えてＰＷＭ値となっているデータ群「ｎ−１」が、ＤＳＰ５１の出力端子ｄｘからＡＳＩＣ５２（１）のデータ受信端子ＤＲに１ｂｉｔずつシリアルに転送される（図５（ｅ）のｎ−１）。データ受信端子ＤＲに受信されたデータ群「ｎ−１」は、シフトレジスタ５４内を１ｂｉｔずつシフトすると共に、シフトレジスタ５４に既に保持されていたＡ／Ｄ値であるデータ群「ｎ＋１」が、１ｂｉｔずつシフトしつつＡＳＩＣ５２（６）のデータ送信端子ＤＸからＤＳＰ５１の受信端子ｄｒへ１ｂｉｔずつシリアルに転送される（図５（ｃ）のｎ＋１）。

また、これらと並行して、各ＡＳＩＣ５２のＡ／Ｄ変換器５３は、対応する入力端子ｉｔｍ（１）〜ｉｔｍ（１６）（図４参照）からアナログの検出信号ＳＤをパラレルに一括して受信しつつそれらをＡ／Ｄ変換し、次の（ｎ＋１番目の）ワードシンク信号ＷＳの立ち下がりまでにＡ／Ｄ値であるデータ群「ｎ＋２」を準備する（図５（ｂ）のｎ＋２）。さらに、各ＡＳＩＣ５２のラッチ回路５５は、既に保持しているＰＷＭ値であるデータ群「ｎ−２」を、対応する出力端子ｏｔｍ（１）〜ｏｔｍ（１６）（図４参照）からパラレルに一括して出力している（図５（ｆ）のｎ−２）。

このようにして、次のワードシンク信号ＷＳの立ち下がりが発生するまでには、図６（ｂ）に示すように、ＤＳＰ５１にデータ群「ｎ」、「ｎ＋１」が、Ａ／Ｄ変換器５３にデータ群「ｎ＋２」が、シフトレジスタ５４のデータ群「ｎ−１」が、それぞれ保持された状態となる。そして、ｎ＋１番目のワードシンク信号ＷＳの立ち下がりのタイミングで、図６（ｂ）、（ｃ）に示すように、シフトレジスタ５４のデータ群「ｎ−１」が対応するラッチ回路５５に転送されると同時に、Ａ／Ｄ変換器５３のデータ群「ｎ＋２」が対応するシフトレジスタ５４に転送される。従って、ワードシンク信号ＷＳの立ち下がり毎に、キードライブユニット２０を制御する電流指示値ｕ（ｋ）（のデューティ比）が更新されることになる。

その後は、図６（ｄ）に示すように、処理対象のデータ群が１つ新しくなるだけであり、その次のワードシンク信号ＷＳの立ち下がりまでにおける動作の態様は、図６（ａ）で説明したのと全く同様である。

ここで、ＡＳＩＣ５２におけるＡ／Ｄ値のパラレル入力及びＰＷＭ値のパラレル出力の各動作タイミングを規定するシステムクロックの値、並びに、ＤＳＰ５１とＡＳＩＣ５２との間のデータ転送のタイミングを規定する通信クロックの値をどのように設定したのかについて説明する。

まず、ノイズの抑制及び制御精度確保の観点から、ＰＷＭ値を、１６（ＫＨｚ）程度で、且つパルス幅の分解能を９ビット、すなわち２^９（５１２段階）にて制御するのが望ましい。そのため、システムクロックＳＣＫ（ｓｙｓ）は、下記数式１がほぼ成立するように設定すれば問題ない。

［数１］
ＳＣＫ（ｓｙｓ）＝２^９×１６（ＫＨｚ）
この式から、システムクロックＳＣＫ（ｓｙｓ）は、約８１９２（ＫＨｚ）となる。

一方、データ転送に関し、鍵３１の連打性を十分に確保する観点から、フレーム数が５０００（フレーム／ｓｅｃ）以上であること、すなわち、ワードシンク信号ＷＳの立ち下がりの発生頻度が、５０００／ｓｅｃ以上であることが望ましい。また、１つのチャンネルのデータビットとしては、ＰＷＭ値の分解能である９ｂｉｔ以上が必要であり、８の倍数が一般的であることから、本実施の形態では、１つのチャンネルのデータビットを１６ｂｉｔとする。１フレーム（ワードシンク信号ＷＳの立ち下がり間隔）で対応可能なチャンネル数は、上記のように９６チャンネルである。従って、通信クロックＳＣＫ（ｃｏｍ）は、下記数式２がほぼ成立するように設定すれば問題ない。

［数２］
ＳＣＫ（ｃｏｍ）＝１６（ｂｉｔ／ｃｈ）×９６（ｃｈ／フレーム）×５０００（フレーム／ｓｅｃ）
この式から、通信クロックＳＣＫ（ｃｏｍ）は、約７６８０（ＫＨｚ）となる。この値と、上記システムクロックＳＣＫ（ｓｙｓ）の約８１９２（ＫＨｚ）という値は近く、８０００（ＫＨｚ）という値に対しても両者共に近いといえる。そこで、本第２の実施の形態では、システムクロックＳＣＫ（ｓｙｓ）と通信クロックＳＣＫ（ｃｏｍ）とを共に８０００（ＫＨｚ）、すなわち８（ＭＨｚ）に設定し、これに応じて、上記数式１における「１６（ＫＨｚ）」、及び上記数式２における「５０００（フレーム／ｓｅｃ）」の値を修正することとした。その結果、ＰＷＭ値の制御は、１５．６２５（ＫＨｚ）でされることとされ、フレーム数は５２０８（フレーム／ｓｅｃ）とされた。

本実施の形態によれば、システムクロックＳＣＫ（ｓｙｓ）と通信クロックＳＣＫ（ｃｏｍ）とを共通とし、ＰＷＭ値のシリアル転送及びパラレル出力を、共に同じシリアルクロック信号ＳＣＫに基づくタイミングで行うようにしたので、両者を別々のクロック信号に基づき動作するように構成する場合に比し、ＡＳＩＣ５２用のシステムクロックを設けなくて済む。よって、クロック信号発生手段の数を削減して、演奏制御系の構成を簡単にすることができる。

さらには、仮に、両者を別々のクロック信号に基づき動作するように構成する場合には、ＰＷＭ値の転送、出力を同期させるためのバッファを、例えば、シフトレジスタ５４とラッチ回路５５との間に設ける必要が生じ、それによって、構成が複雑になると共に、演奏制御におけるサンプルの遅れが１サンプル増加することになる。すなわち、図５を参照してわかるように、同時期に、Ｉ／Ｏユニット５０内において処理対象となっていたデータ群が、時系列で最大５列であったところが、６列となってしまう。そのため、演奏制御系の制御レスポンスが低下する。よって、本実施の形態では、演奏制御におけるサンプルの遅れを少なくすることができ、演奏制御系の制御レスポンスを向上させて、制御を安定化させることができる。

また、システムクロックＳＣＫ（ｓｙｓ）と通信クロックＳＣＫ（ｃｏｍ）とを共通とし、ＡＳＩＣ５２におけるＡ／Ｄ値の一括のパラレル入力と、ＡＳＩＣ５２からＤＳＰ５１へのＡ／Ｄ値の入力も、同じシリアルクロック信号ＳＣＫに基づくタイミングで行うようにしたので、Ａ／Ｄ値の取り込みを行うことに限ってみた場合であっても、ＡＳＩＣ５２用のシステムクロックを設けなくて済む。よって、この点からも、演奏制御系の構成を簡単にすることができる。

また、仮に、各ＡＳＩＣ５２毎にシステムクロックＳＣＫ（ｓｙｓ）を別々に設けた場合は、各ＡＳＩＣ５２間でＰＷＭ値の立ち上がりタイミングを調節することが困難であるため、該立ち上がりタイミングを多数の各ＡＳＩＣ５２間で一致させたくない場合であっても、それを意図的に制御することはできない。しかし、本実施の形態では、全ＡＳＩＣ５２間が共通のシステムクロックＳＣＫ（ｓｙｓ）で動作するので、例えば、各ＡＳＩＣ５２間でＰＷＭ値の立ち上がりタイミングを微小にずらしたい場合は、それが可能である。すなわち、各ＡＳＩＣ５２間でＰＷＭ値の立ち上がりタイミングを所望に調節することが可能である点で有利であり、電圧降下等の弊害の未然防止を可能にすることに繋がる。

本実施の形態によればまた、シリアルクロック信号ＳＣＫに同期して、９６チャンネル分のシフトレジスタ５４に、ＤＳＰ５１からＰＷＭ値がシリアル転送されると共に、シフトレジスタ５４に保持されていたＡ／Ｄ値が、ＤＳＰ５１に対してシリアル転送され、その一方、ワードシンク信号ＷＳの立ち下がりタイミングでは、シフトレジスタ５４に検出信号ＳＤがパラレル入力、すなわち一括して取り込まれると共に、シフトレジスタ５４に保持されていたＰＷＭ値がパラレル出力、すなわち、一括して出力される。これらにより、シフトレジスタ５４におけるＡ／Ｄ値のシリアル／パラレル転送動作が同時にＰＷＭ値のシリアル／パラレル転送動作にもなっているので、シフトレジスタ５４がＡ／Ｄ値転送とＰＷＭ値転送の２機能を兼ねる。従って、Ａ／Ｄ値転送用とＰＷＭ値転送用とでシフトレジスタ５４を別個に設ける構成に比し、回路構成が簡単で済む。また、時分割処理のように、個々の鍵３１間で検出、駆動のタイミングのずれが生じないことから、和音同時発音時等、同時制御する操作子数が多数となっても、精度の高いリアルタイム演奏を行うことができる。よって、簡単な構成で、同時制御する操作子数の制約を受けることなく多数の操作子をリアルタイムでフィードバック制御することができる。

また、制御可能なチャンネル数は、ＡＳＩＣ５２におけるブロックＢＬの段数を変更するか、またはＩ／Ｏユニット５０に実装されるＡＳＩＣ５２の数を変更することで、任意に変更でき、しかも、ＤＳＰ５１における制御アルゴリズムの変更等によっても容易に改変可能であることから、汎用性が高い。このことから、本発明は、鍵盤装置３０だけでなく、演奏操作子を有する各種の演奏装置へ適用可能である。

なお、Ａ／Ｄ変換器５３については、フラッシュ型のものを採用すれば、クロックが不要であるので、そのようにした場合は、シリアルクロック信号ＳＣＫ及びワードシンク信号ＷＳをＡ／Ｄ変換器５３に供給しなくてもよい。

なお、検出信号ＳＤは鍵３１の押下位置を示す位置データであるが、フィードバック制御に用いるデータはこれに限られず、例えば、速度、加速度等の、鍵３１の変位に基づく物理量のデータであってもよい。また、ＡＳＩＣ５２を用いて処理されるデータとして例示した、検出信号ＳＤ乃至Ａ／Ｄ値、ＰＷＭ値は一例であり、他のデータについても広く処理対象にすることができる。

本発明の一実施の形態に係る入出力制御回路が適用される鍵盤装置の構成を、ある１つの鍵に着目して示した部分断面図である。鍵盤装置の制御機構の構成を示すブロック図である。コントロールユニット及びＩ／Ｏユニットの構成を示すブロック図である。１つのＡＳＩＣの内部構成を示す回路図である。Ｉ／Ｏユニット内のデータ処理を示すタイムチャートである。Ｉ／Ｏユニットにおけるデータの流れを示す模式図である。

符号の説明

１１ＣＰＵ、１６タイマ（クロック情報発生手段）、３１鍵（演奏操作子）、２０キードライブユニット（駆動手段）、３０鍵盤装置（演奏装置）、３７キーセンサユニット（物理情報検出手段）、４０コントロールユニット（演奏情報入力手段）、５０Ｉ／Ｏユニット、５１ＤＳＰ（駆動情報生成出力手段、駆動情報生成手段、クロック情報発生手段）、５２ＡＳＩＣ（入出力制御手段、物理情報入出力手段）、５３Ａ／Ｄ変換器、５４シフトレジスタ、５５ラッチ回路、ｕ（ｋ）電流指示値（駆動情報（ＰＷＭ値））、ＳＤ検出信号（物理情報）、ＳＣＫシリアルクロック信号（クロック情報）、ＷＳワードシンク信号

Claims

複数の演奏操作子と、
前記複数の演奏操作子の各々に対応して設けられ、各々独立に制御されて、対応する演奏操作子を駆動する複数の駆動手段と、
前記複数の演奏操作子の各々に対応して設けられ、各演奏操作子の変位に基づくアナログの物理情報を検出する物理情報検出手段と、
演奏情報を入力する演奏情報入力手段と、
クロック情報を発生させる単一のクロック情報発生手段と、
前記演奏情報入力手段により入力された演奏情報と駆動情報生成用物理情報とに基づいて、前記複数の演奏操作子の各々を駆動するためのそれぞれ複数ビットの駆動情報を生成すると共に、該生成した駆動情報を、前記クロック情報発生手段により発生したクロック情報に基づいてシリアルに出力する駆動情報生成出力手段と、
前記駆動情報生成出力手段とは別個に設けられ、前記駆動情報生成出力手段により出力される駆動情報を前記クロック情報に基づいてシリアルに入力し、該入力された駆動情報を、対応する駆動手段に前記クロック情報に基づく所定のタイミングで一括して出力する一方、前記物理情報検出手段により検出された物理情報を前記所定のタイミングで一括して取り込み、該取り込んだ物理情報を、それぞれ複数ビットのデジタルの情報に変換し、該変換したデジタルの情報を、前記駆動情報生成用物理情報として前記駆動情報生成出力手段に対して前記クロック情報に基づいてシリアルに出力する入出力制御手段とを有し、
前記所定のタイミングは、前記クロック情報に同期したタイミングであって、且つ、前記入出力制御手段が、前記一括して取り込んだ物理情報が前記駆動情報生成用物理情報に変換されたものを前記駆動情報生成出力手段に対してシリアルに出力することを開始してから前記変換されたもののすべてを前記駆動情報生成出力手段に対してシリアルに出力することを完了するまでの間隔で訪れるタイミングであり、
前記駆動情報生成出力手段は、ある所定のタイミングよりも１つ前の所定のタイミングにおいて前記入出力制御手段に一括して取り込まれた物理情報が、前記入出力制御手段によってデジタル情報である前記駆動情報生成用物理情報に変換されたものを受信する処理と、前記ある所定のタイミングよりも２つ後の所定のタイミングにおいて前記入出力制御手段によって一括して出力される分の駆動情報を、前記受信する処理が受信した前記駆動情報生成用物理情報に基づいて生成する処理と、前記ある所定のタイミングよりも１つ後の所定のタイミングにおいて前記入出力制御手段によって一括して出力される分として前記生成する処理が生成した駆動情報を、前記入出力制御手段に転送する処理との３つの処理を、前記ある所定のタイミングから前記ある所定のタイミングよりも１つ後の所定のタイミングまでの間に並行して行い、
前記入出力制御手段は、前記ある所定のタイミングよりも１つ後の所定のタイミングから前記ある所定のタイミングよりも２つ後の所定のタイミングまでの間に前記駆動情報生成手段に受信されるべき前記駆動情報生成用物理情報に変換される分の物理情報を取り込む処理と、前記ある所定のタイミングよりも２つ前の所定のタイミングから前記ある所定のタイミングよりも１つ前の所定のタイミングまでの間に前記駆動情報生成出力手段で生成された駆動情報を、前記駆動手段に出力する処理との２つの処理を、前記ある所定のタイミングにそれぞれ一括して同時に行い、
前記入出力制御手段は、前記ある所定のタイミングよりも１つ前の所定のタイミングにおいて一括して取り込んだ物理情報が前記デジタル情報である前記駆動情報生成用物理情報に変換されたものを、前記駆動情報生成出力手段に対してシリアルに出力する処理と、前記ある所定のタイミングよりも１つ後の所定のタイミングにおいて一括して出力する分として前記駆動情報生成出力手段から転送される前記駆動情報をシリアルに入力する処理との２つの処理を、前記ある所定のタイミングから前記ある所定のタイミングよりも１つ後の所定のタイミングまでの間に並行して行い、
前記駆動情報及び前記駆動情報生成用物理情報はいずれも、複数ビットの情報であり、
前記入出力制御手段から出力された駆動情報に基づいて、前記駆動手段が対応する演奏操作子を駆動して、自動演奏を行うことを特徴とする演奏装置。
前記入出力制御手段は、シフトレジスタを有し、共通のシフトレジスタを、前記駆動情報生成出力手段から転送される前記駆動情報をシリアルに入力する処理と前記物理情報検出手段により検出された物理情報を一括して取り込む処理とに兼用することを特徴とする請求項１記載の演奏装置。