JP3744017B2 - 画像デコーダ - Google Patents
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Description
【産業上の利用分野】
この発明は、MPEG(Moving Picture Coding Experts Groupe)等の圧縮された可変長コードからなる画像情報を復号する画像デコーダに関する。
【0002】
【従来の技術】
ディジタル通信ネットワークや情報記憶媒体の進歩に伴って、H.261,MPEG1,MPEG2等の種々のディジタル画像圧縮方式が提案され、標準化されている。
これらの方式における符号化されたビットストリームは、MPEG1を例にとると、シーケンス層、GOP(Groupe of Pictures)層、ピクチャ層、スライス層、マクロブロック層、ブロック層の6つの階層から構成される。図4は、このうち、シーケンス層、GOP層の2階層を示したものである。なお、MPEG2の場合もほぼ同様の階層構造を採るが、GOP層はオプションとなり、その中のピクチャ層の並びも特に規定されないものとなる。MPEGの特定ピクチャでは、前後の画面データに基づいて1枚の画面データが符号化されるので、1画面だけで完結した情報とはならない。このため、何枚かの画面データを一まとまりにしたGOPを単位としてランダムアクセスを可能にしている。
【0003】
GOPは、I,P,Bの3種類のピクチャの組み合わせにより構成される。各ピクチャは、1フレーム分の画像データに相当し、I(Intra )ピクチャはフレーム内符号化画像、P(Predictive)ピクチャはフレーム間順方向予測符号化画像、B(Bidirectionally predictive)ピクチャはフレーム間両方向予測符号化画像である。各ピクチャは、ピクチャ・スタート・コード(PSC)、テンポラル・リファレンス(TR)、ピクチャ・コーディング・タイプ(PCT)、VBVディレイ(VD)等のヘッダ部分と、フレームデータとを含んでいる。なお、MPEG2では、上述した1フレーム単位に代え1フィールド単位の画像データを扱うこともある得る。
【0004】
MPEGのビットストリームは可変長符号化されているため、復号化における各フレームの情報量は一定でない。例えば、フレーム内符号化により生成されるIピクチャは、動きベクトル補償を用いてフレーム間符号化されたP,Bピクチャに比べて、そのフレーム当たりの符号量が圧倒的に多い。また、同じタイプのピクチャでも、画像の動きの激しさや画面の単調さ等によってフレーム当たりの符号量は変動する。
【0005】
そこで、通信回線等の一定レートの伝送路でMPEGビットストリームを伝送する場合、図5に示すように、デコーダ本体2の前段に、レート調整用の入力バッファ1が設けられる。入力バッファ1には、一定レートで入力ビットストリームBSが書き込まれ、フレーム周期に相当する一定間隔で1フレーム分のピクチャデータがデコーダ本体2に読み出される。
図6は、その様子を説明するための図である。入力バッファ1がクリアされている初期状態では、まず、入力ビットストリームBSは、入力バッファ1をスルー状態で通過してデコード本体2の図示しないVLC(Variable length code)デコーダによりデコードされる。最初の1フレーム分のピクチャ▲1▼がデコードされたら、続くフレームのピクチャ▲2▼が入力バッファ1に溜まり始める。別途指定される最初のピクチャ(ここでは▲1▼とする)の表示タイミングで次のフレームのピクチャ▲2▼のデコードが開始される。即ち、入力ビットフレームBSは一定レートで連続的に入力されるから、次のピクチャの表示タイミングが到来するまでは、入力ビットストリームが入力バッファ1上に蓄積されるのである。なお、フレーム間符号化処理を行う関係上、実際のフレーム表示タイミングは、デコードタイミングよりも数フレーム先となることもあり得るがが、ここでは、説明を簡単にするために、デコードタイミングと表示タイミングとが1フレームだけずれているものとして説明している。
【0006】
各ピクチャの表示タイミングは、各ピクチャのヘッダに記述されたVBVディレイによって決定される。即ち、この値が、PSC検出からピクチャ表示タイミングまでの遅延時間に相当する。
【0007】
【発明が解決しようとする課題】
上述した従来の画像デコーダでは、ビットストリームBSに含まれている表示タイミングを規定する情報(VBVディレイVD)に基づいて各画像フレームの表示タイミングを決定している。このため、例えば、図7に示すように、ISDN回線等を介して伝送された複数チャンネルのビットストリームBSa,BSb,BScをスイッチ3によってリアルタイムで切替えて表示する場合、各ビットストリームBSa,BSb,BScの表示タイミングは必ずしも一致しない。例えば、図8のピクチャ▲3▼が表示されているフレームでビットストリームBSaからBSbへの切替が発生すると、既にデコードされているピクチャ▲4▼まではビデオ出力Vo として表示されることになるが、次のフレームの開始タイミングから切替後のピクチャ▲1▼′の表示開始タイミングまでの時間Tが、ビットストリームBSbのVDによって決定されるため、フレーム期間のN倍とならず、同期ズレが発生する。このため、例えばテレビ会議等で表示画面を頻繁に切替えるような場合に、その都度、表示画面が乱れるという問題が発生する。
【0008】
この発明は、このような問題点に鑑みされたもので、チャンネル切替時でも表示画面が乱れることがない画像デコーダを提供することを目的とする。
【0009】
【課題を解決するための手段】
この発明は、画像情報と当該画像情報の表示タイミングを指示する遅延時間情報とを含む可変長フレームの入力ビットストリームをデコードしてデコードされた画像情報を前記遅延時間情報で規定された時間だけ遅延させた後の表示タイミングで出力するデコード手段と、このデコード手段の入力段に設けられ前記入力ビットストリームを順次格納すると共に前記デコード手段へ前記入力ビットストリームを前記遅延時間情報で指示された表示タイミングに同期させて供給するための入力バッファとを備えた画像デコーダにおいて、前記入力バッファと前記デコード手段との間に前記入力ビットストリームを格納可能な遅延バッファを挿入し、前記デコード手段は、表示タイミングが互いに同期しない複数の入力ビットストリームを選択的に入力し、この入力された入力ビットストリームについて、前記画像情報の遅延時間情報に基づく表示タイミングが経過した後、前記複数の入力ビットストリームに共通のフレーム同期パルスが出力されるタイミングで前記画像情報を表示すると共に、次にデコードすべき可変長フレームのデコードを開始するものであり、前記遅延バッファは、少なくとも前記遅延時間情報で規定された時間が経過した後、前記複数の入力ビットストリームに共通のフレーム同期パルスが出力されるまでの入力ビットストリームを格納可能なものであることを特徴とする。
【0010】
【作用】
この発明によれば、入力バッファの後段に少なくとも1フレーム分の情報を蓄積できる遅延バッファを配置すると共に、ビットストリームで決定されるタイミングとは別個に表示タイミングを決定するフレーム同期パルスを与え、各ビットストリームで設定された遅延期間が経過したのち、最初に発生する前記フレーム同期パルスに同期させてそのフレームを表示させると共に、前記遅延時間経過から前記フレーム同期パルスの発生までの期間に到来する入力ビットストリームについては、前記遅延バッファで吸収するようにしている。このため、表示タイミングがまちまちの複数チャンネルのビットストリームを切替えても、各フレームの表示タイミングは、全て前記フレーム同期パルスに同期することになり、従来のような同期ずれが発生することがない。
【0011】
【実施例】
以下、図面を参照して、この発明の実施例について説明する。
図1は、この発明の一実施例に係るMPEG1,2用の画像デコーダを示すブロック図である。
この画像デコーダは、デコーダ本体11、DRAM12及びCPU13から構成されている。デコーダ本体11は、入力されたビットストリームに対し、1フレーム毎に、VLCデコード、逆量子化、逆DCT(Discrete cosine transform )、ハーフペル動き補償等の各処理を施し、画像フレームを復号する。このデコーダ本体11には、復号された画像フレームの表示タイミングを決定するためのフレーム同期パルスが外部から与えられている。DRAM12は、ビットストリームを受信してデコーダ本体11に供給するまでの間、ビットストリームを蓄積する1フレーム分の入力バッファ21と、その後段に配置されたタイミング調整用の1フレーム分の遅延バッファ22と、動き補償のために前後のフレームの画像情報を記憶するフレームメモリ23と、CPU13の動作のためのメインメモリ24とを構成するための各記憶領域を提供する。
【0012】
ISDN等の回線を介して受信されるビットストリームBSa,BSb,BScは、CPU13の制御のもと、スイッチ14等によって切替えられて入力バッファ21、更に遅延バッファ22に蓄積される。
【0013】
図2は、ビットストリームBSa,BSbの入力タイミング及び表示タイミングと、入力バッファ21及び遅延バッファ22のデータ蓄積量を示す図である。このシステムでは、入力バッファ21に時間にして1フレーム分のビットストリームが、また遅延バッファ22に時間にして最大1フレーム分のビットストリームがそれぞれ蓄積される。いま、ピクチャ▲2▼に着目すると、ピクチャ▲1▼のデコードタイミングに先行するタイミングでこのピクチャ▲2▼が入力バッファ21及び遅延バッファ22に蓄積されていく。ピクチャ▲2▼は、蓄積終了後の次のフレーム同期パルスの入力タイミングでデコードされる。そして、ピクチャ▲2▼のVBVディレイVDが経過した後の最初のフレーム同期パルスの入力タイミングに同期してピクチャ▲2▼が表示される。即ち、ピクチャ▲2▼は、ピクチャスタートコードPSCの検出後、VD+α経過した時点で表示される。表示タイミングが+αだけ遅れた分、入力ビットストリームBSaを余分に蓄積しなければならないが、この分は、遅延バッファ22に蓄積されることになる。+α分は、1フレームを超えることはないので、遅延バッファ22の容量は、少なくとも1フレーム分であればよい。
【0014】
ピクチャ▲4▼の入力途中で、入力ビットストリームBSaからBSbへの切替が発生した場合、入力バッファ21及び遅延バッファ22はクリアされる。この時点で、ピクチャ▲3▼までのデコードが終了しているので、ピクチャ▲3▼までの表示は行われる。バッファ21,22のクリア後、ピクチャ▲1▼′のピクチャスタートコードPSCが検出されたら、バッファ21,22を最初はスルー状態にして、直ちにピクチャ▲1▼′のデコードを開始する。ピクチャ▲1▼′は、VD経過後の最初のフレーム同期パルスの入力タイミングで表示される。即ち、ピクチャ▲1▼′は、PSC検出後、VD+β経過した時点で表示される。その間、バッファ21,22には、ピクチャ▲2▼′とピクチャ▲3▼′の一部とが蓄積される。βも1フレームを超えることはない。
【0015】
このように、VD経過後のフレーム同期パルスに同期して画像フレームを表示させることにより、別々のビットストリームを同期させることができるので、チャンネル切替時に画面が乱れることはない。
【0016】
図3は、以上の処理を実現するためのデコーダ本体11の図示しないVLDデコーダの処理を示すフローチャートである。
まず、入力バッファ21及び遅延バッファ22をクリアし(S1)、PSCを検出したら(S2)、第1フレームから順にVLCデコードし(S3,S4,S5)、デコード終了後、そのフレームのVDが経過するまで待つ(S6)。VDが経過したら、フレーム同期パルスが検出されるのを待つ(S7)。フレーム同期パルスが検出されたら、バッファ21,22に格納されている次のフレームをVLCデコードする(S4,S5)。
VLCデコードの途中で、チャンネル切替等に起因してエラーが発生した場合には、ステップS1に戻ってバッファ21,22をクリアする(S1)。
以上の処理を繰り返すことにより、同期乱れの無いチャンネル切替が実現できる。
【0017】
なお、以上の実施例では、フレーム同期パルスをビットストリームBSa,BSb,BScとは無関係に外部から供給するようにしているが、ビットストリームBSa,BSb,BScのいずれか一つに合わせるようにしてもよい。この場合には、最初に入力されたビットストリームのVDに基づく表示タイミングをCPU13が把握しておき、切替後のビットストリームのVDを切替前のビットストリームの表示タイミングに基づいてαだけ加算すればよい。
また、以上の説明では、便宜上、各ピクチャの表示タイミングがデコードタイミングの1フレーム後となっているが、実際の動作では、状況に応じ、表示タイミングがデコードタイミングの数フレーム後となることもあり得る。
また、MPEGの場合、P,Bピクチャでは、単独で画面を構成することができないので、チャネル切替後、最初にIピクチャが検出された時点からデコードを開始することが望ましい。
更に、バッファ21,22のクリアタイミングについても、VLCデコードエラーを検出する他に、CPU13が切替タイミングを把握している場合には、CPU13からデコーダ本体11にバッファクリアタイミングを与えるようにしてもよい。
【0018】
【発明の効果】
以上述べたように、この発明によれば、ビットストリームのフレーム毎に設定された遅延期間が経過したのち、最初に発生する前記フレーム同期パルスに同期させてそのフレームを表示させると共に、前記遅延時間経過から前記フレーム同期パルスの発生までの期間に到来する入力ビットストリームについては、遅延バッファで吸収するようにしているので、表示タイミングがまちまちの複数チャンネルのビットストリームを切替えても、各フレームの表示タイミングは、全て前記フレーム同期パルスに同期することになり、従来のような同期ずれが発生することがない。
【図面の簡単な説明】
【図1】 この発明の一実施例に係る画像デコーダのブロック図である。
【図2】 同画像デコーダのビットストリーム入力タイミング及び表示タイミングとバッファのデータ量との関係を示す図である。
【図3】 同画像デコーダのVLCデコード部での処理を示すフローチャートである。
【図4】 MPEGのデータ構造を説明するための図である。
【図5】 従来の画像デコーダの構成を示す図である。
【図6】 従来の画像デコーダのビットストリーム入力タイミング及び表示タイミングとバッファのデータ量との関係を示す図である。
【図7】 複数チャンネルのビットストリームを切替えて入力する従来の画像デコーダのブロック図である。
【図8】 複数チャンネルのビットストリームを切替えたときの従来の問題点を説明するための図である。
【符号の説明】
1,21…入力バッファ、2,11…デコーダ本体、3,14…スイッチ、12…DRAM、13…CPU、22…遅延バッファ、23…フレームメモリ、24…メインメモリ。
Claims (1)
- 画像情報と当該画像情報の表示タイミングを指示する遅延時間情報とを含む可変長フレームの入力ビットストリームをデコードしてデコードされた画像情報を前記遅延時間情報で規定された時間だけ遅延させた後の表示タイミングで出力するデコード手段と、
このデコード手段の入力段に設けられ前記入力ビットストリームを順次格納すると共に前記デコード手段へ前記入力ビットストリームを前記遅延時間情報で指示された表示タイミングに同期させて供給するための入力バッファと
を備えた画像デコーダにおいて、
前記入力バッファと前記デコード手段との間に前記入力ビットストリームを格納可能な遅延バッファを挿入し、
前記デコード手段は、表示タイミングが互いに同期しない複数の入力ビットストリームを選択的に入力し、この入力された入力ビットストリームについて、前記画像情報の遅延時間情報に基づく表示タイミングが経過した後、前記複数の入力ビットストリームに共通のフレーム同期パルスが出力されるタイミングで前記画像情報を表示すると共に、次にデコードすべき可変長フレームのデコードを開始するものであり、
前記遅延バッファは、少なくとも前記遅延時間情報で規定された時間が経過した後、前記複数の入力ビットストリームに共通のフレーム同期パルスが出力されるまでの入力ビットストリームを格納可能なものである
ことを特徴とする画像デコーダ。
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