KR100301826B1

KR100301826B1 - 비디오디코더

Info

Publication number: KR100301826B1
Application number: KR1019970077143A
Authority: KR
Inventors: 류화영
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 2001-10-27
Also published as: US6295321B1; GB9828724D0; DE19860507B4; GB2333414A; GB2333414B; KR19990057102A; DE19860507A1

Abstract

비디오 디코더 및 이를 이용한 디지털 TV에 관한 것으로서, 특히 안정된 단일 동기 신호를 입력으로 받아들여 다양한 영상 포맷의 비디오 비트 스트림을 이 단일 동기 신호를 기준으로 디코딩하고 이것에 맞춰 디스플레이부로 출력함으로써 , 디코딩 및 디스플레이가 안정되고 디코딩을 위한 회로가 간단해지면서 디스플레이 부가 다양한 영상 포맷을 쉽게 화면에 디스플레이할 수 있다. 이때, 상기 디코딩 제어부는 단일 동기 신호와 외부 명령, 그리고 상기 비디오 디코딩부로부터 헤더 정보와 비디오 버퍼 언더플로우 정보를 입력받아 비디오 디코딩부가 픽쳐 단위로 디코딩을 하거나, 픽쳐 데이터 비트 스트림을 스킵하거나, 디코딩을 하지 않고 기다리거나 하는 3가지 경우로 픽쳐 디코딩이 수행되도록 제어함으로써, 회로가 간단해지고 신호 흐름이 원할해진다. 또한, 상기 비디오 디코딩부는 기다림 기간과 스킵 기간 동안은 픽쳐 픽셀 데이터 출력을 내보내지 않고, 디코딩할 경우에만 디코딩된 픽쳐 픽셀 데이타를 디스플레이부로 내보냄으로써, 디코딩에 필요한 최소한도의 메모리인 비디오 버퍼와 2 프레임 메모리만을 사용하여 메모리 사이즈를 줄인다.

Description

비디오 디코더

본 발명은 비디오 디코더 및 이를 이용한 디지털 TV에 관한 것으로서, 특히 압축되어진 비디오 비트 스트림을 단일 동기 신호를 기준으로 디코딩하는 비디오 디코더에 관한 것이다.

멀티미디어를 지원해주는 핵심 요소로는 디지털화와 더불어 화상 압축 기술이 있다. 최근들어 정보의 디지탈화가 급속도로 발전하고 있으며, 이에 따라 화상 압축 기술이 매우 중요하게 부각되고 있다.

동화상 전문가 그룹(Moving Pictures Expert Group ; MPEG)은 멀티미디어 환경에 가장 핵심 기술인 디지털 동영상의 압축 부호화를 위한 국제적인 표준안이다.

그리고, 압축 알고리즘으로 상기 MPEG 기술을 사용하는 분야는 통신/방송/게임 등 다양하다. 디지털 TV도 그중 하나이다.

이때, MPEG 비디오 압축 알고리즘은 두 가지 기본 기술을 바탕으로 한다. 즉, 시간 중복성(Temporal Redundancy)을 줄이기 위해서 블록 단위의 움직임 추정 및 보상을 이용하고, 공간 중복성(Spailal Redundancy)을 줄이기 위해서 이산 코사인 변환(Discrete Cosine Transform ; DCT)을 이용한다.

상기 DCT된 신호는 데이터들을 제한된 비트 수로 표시하여 데이터 량을 줄이는 양자화 과정, 자주 나오는 값은 적은 수의 비트로, 드물게 나오는 값은 많은 수의 비트로 표시하여 전체 비트 수를 줄이는 가변 길이 부호화(Variable Length Coding ; VLC) 과정을 거쳐 전송된다. 그리고, 움직임 벡터는 16×16 블록 기본으로 구해지고 상기 변환 계수 정보와 함께 전송된다. 상기 움직임 벡터는 최대의 보호화 효율을 얻기 위해서 VLC된다.

이러한 MPEG 기술이 적용되는 디지털 TV는 튜너, 디멀티플렉서, 비디오 디코더, 및 모니터를 포함하여 구성된다. 이와같이 구성된 디지털 TV의 튜너는 안테나를 통해 수신된 다수의 채널들중 한 채널을 선택하여 복조하고, 디멀티플렉서는 한 채널에 포함된 다수의 프로그램들중 원하는 한 프로그램을 선택하여 패킷화되어 있는 오디오와 비디오 비트스트림을 분리한다. 분리된 비디오 비트스트림은 가변 레이트로 코딩되어 있으므로 디코딩을 위한 비디오 버퍼에 일시 저장되었다가 고정 레이트로 비디오 디코더로 출력되고, 상기 비디오 디코더는 입력되는 비디오 비트 스트림에서 오버헤드(각종 헤더 정보, 스타트 코드등)를 제거하고, 순수한 데이터 정보를 가변 길이 디코딩(Variable Length Decoding; VLD)한 후 역양자화 과정, 역 이산 코사인 변환(IDCT), 움직임 벡터를 이용한 움직임 보상 과정을 거쳐 원래 화면에 픽셀 값을 복원하여 모니터로 출력한다.

상기 움직임 보다 과정은 전방향(Forward), 후방향(Backword) 예측 블록들을 이용하는데, 두 가지의 움직임 보상 프레임이 있다. P-프레임은 전방향 예측만으로 움직임 보상이 이루어지며 그 자체로 다음 P-프레임을 예측하는데 사용된다. 또한, B-프레임(양 방향에서 예측된 프레임)의 전방향 및 후방향 예측을 위해서도 사용된다. 그러나 B-프레임은 그 자체로서 예측을 위해 사용되지 않는다.

즉, MPEG 알고리즘에서, I(Intra) 픽쳐는 임의의 화면을 압축 부호화할 때기준이 되는 화면으로 원 신호를 블록마다 DCT 변환과 양자화 과정을 적용하여 공간 방향의 중복성만을 제거한다. P(Predicted) 퍽쳐는 I, P-픽쳐로부터 원본 화면과 가장 가깝게 예측해 내는 것으로 이미 부호화된 I-픽쳐 또는 P-픽쳐와의 움직임 보상간 예측 오차 신호와 움직임 벡터는 매크로 블록마다 부호화되고, 예측 오차 신호는 블록마다 DCT 연산 후 양자화, VLC된다. B(Bi-Directional) 픽쳐는 이전 I-, P-픽쳐에서만 예측하여 화면을 구성하는 것, 그 다음 I-, P-픽쳐에서 역방향으로 예측하는 것, 이 두가지 방법(전방향, 후방향)을 평균하는 화면을 만들어 세가지 중 원본과 가장 비슷하게 예측된 화면을 선택하는 다소 복잡한 픽쳐이다.

이때, 상기 디멀티플렉서로 입력되는 A/V 다중 비트 스트fla에는 시스템 타임 클럭(System Time Clock ; STC), 각 픽쳐를 언제 디코딩할 것인지를 상기 STC를 기준으로 나타내는 디코딩 타임 스탬프(Decoding Time Stamp; DTS), 디코딩된 데이터를 언제 디스플레이할 것인지를 상기 STC를 기준으로 나타내는 표시 타임 스탬프(Presentation Time Stamp ; PTS)가 다중화되어 있다.

즉, 상기 STC는 엔코더와 록킹된 전체적인 클럭으로서, 엔코더와 디코더가 똑같은 STC를 갖고 있으며, 또한 상기 엔코더는 비디오 신호가 내부적으로 딜레이를 갖고 있기 때문에 A/V 립 싱크(Lip-Synchronization)와 정상적인 비디오 디코딩을 위해서 STC를 기준으로 DTS와 PTS를 발생하여 함께 전송한다.

그러므로, 상기 디멀티플렉서는 상기 DTS, PTS의 기준이 되는 STC를 A/V 비트 스트림으로부터 복구하여 비디오 디코더로 출력한다

이때, 상기 비디오 디코더에는 다음과 같은 문제점이 있다.

첫째는, STC를 기준으로 발생된 DTS, PTS를 이용하여 압축된 비디오 비트스트림을 디코딩한 후 디스플레이하는데, STC는 27MHz 클럭으로서, 전송시의 잡음등 주변 상황에 의해 변하는 불안정한 클럭이므로 STC에 의해 카운트되어 발생된 DTS, PTS 신호 간격도 일정하지 않게 된다. 따라서, 디코딩 및 디스플레이가 불안정해지고, 특히, 리얼 시스템에서의 디스플레이가 불안정하게 된다.

둘째는, 상기 비디오 디코더를 이용하는 디지털 TV는 다양한 포맷으로 되어있으므로 그 포맷에 따라 동기도 각 포맷에 맞게 다양하게 입력되므로, 이로 인해, 회로가 복잡해진다.

셋째는 상기 비디오 디코더는 여러 가지 이유에 의해 프레임이 빠지거나 반복(Repetition)될 때 연속적으로 화면 출력을 내보내기 위해 3 프레임 메모리를 사용한다. 그러나, 이것은 멀티 포맷 비디오의 경우의 디스플레이 포맷 변환이나 기타 여러 다양한 디스플레이 기능을 가진 디스플레이부가 후단에 연결될 때는 이러한 디스플레이부의 프레임 메모리와 중복이 되어 메모리의 낭비를 초래한다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 안정된 단일 동기 신호를 기준으로 다양한 영상 포맷의 비디오 비트 스트림을 디코딩하는 비디오 디코더를 제공항에 있다.

본 발명의 다른 목적은 단일 동기 신호를 기준으로 명령 신호에 따라 픽쳐 단위로 디코딩을 하거나 픽쳐 데이터 비트 스트림을 스킵하거나 디코딩을 하지 않고 기다리는 비디오 디코더를 제공함에 있다.

본 발명의 또다른 목적은 기다림 기간과 스킵 기간 동안에는 픽쳐 픽셀 데이터를 출력하지 않고 디코딩이 수행되는 경우에만 픽셀 데이터를 출력함으로써, 메모리를 줄이는 비디오 디코더를 제공함에 있다.

본 발명의 또다른 목적은 단일 동기 신호를 기준으로 픽쳐 데이터를 디코딩 할 때 다음 픽쳐의 헤더를 연속적으로 미리 디코딩함으로써, 디코딩 시간을 단축하는 비디오 디코더를 제공함에 있다.

본 발명의 또다른 목적은 비디오 버퍼에 언더플로우가 발생하면 1 프레임 기간동안 기다린 뒤 언더플로우가 아닐 경우에만 디코딩하는 비디오 디코더를 제공함에 있다.

본 발명의 또다른 목적은 트릭 모드가 아니면 DTS를 체크하여 디코딩 속도가 정해진 오차를 벗어나지 않도록 보정하는 비디오 디코더를 제공함에 있다.

본 발명의 또다른 목적은 비디오 소스가 비월 주사인 경우에는 디코딩 픽쳐의 필드 패리티와 단일 동기의 필드 패리티가 일치하는 경우에만 디코딩하는 비디오 디코더를 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 비디오 디코더는, 압축된 비디오 비트 스트림을 단일 동기 신호를 기준으로 디코딩하여 픽쳐 픽셀 데이터로 출력하는 비디오 디코딩부와, 단일 동기 신호와 명령 그리고, 비디오 디코딩부로부터 헤더 정보와 비디오 버퍼 언더플로우 정보를 입력받아 상기 비디오 디코딩부의 디코딩을 제어하는 디코딩 제어부와, 압축된 비디오 비트 스트림을 일시 저장한 후 상기 비디오 디코딩부로 출력하는 비디오 버퍼와, 비디오 비트스트림 디코딩을 위한 2 프레임 메모리와, 상기 비디오 디코딩부에서 디코딩된 픽쳐 픽셀 데이터를 디스플레이하는 디스플레이부로 구성됨을 특징으로 한다.

상기 비디오 디코딩부는 상기 디코딩 제어부의 제어에 의해 픽쳐 단위로 디코딩을 하거나, 픽쳐 데이터 비트 스트림을 스킵하거나, 디코딩을 하지 않고 기다리거나 하는 3가지 경우로 픽쳐 디코딩이 수행됨을 특징으로 한다.

상기 비디오 디코딩부는 기다림 기간과 스킵 기간 동안은 픽쳐 픽셀 데이터를 디스플레이부로 출력하지 않고, 디코딩할 경우에만 디코딩된 픽쳐 픽셀 데이터를 디스플레이부로 출력함을 특징으로 한다. 이때, 출력이 되지 않는 프레임에 대해서는 디스플레이부에서 다른 디스플레이부의 기능과 조합하여 디스플레이 프레임 메모리를 이용하여 효과적으로 반복하면 된다.

상기 비디오 디코딩부는 단일 동기 신호를 기준으로 디코딩할 때 다음 동기 신호 이전에 현재 픽쳐 데이터를 디코딩하고, 다음 픽쳐의 헤더를 연속적으로 미리 디코딩한 뒤 다음 동기 신호가 입력되면 다음 픽쳐 데이터를 디코딩하여, 단일 동기 신호에서 다음 픽쳐 데이터를 디코딩하기 전에 헤더 정보를 디코딩 조건 검사에 이용할 수 있도록 함을 특징으로 한다.

상기 비디오 디코딩부는 상기 디코딩 제어부의 제어에 의해 디코딩, 스킵, 기다림의 3가지 경우를 조합하여 외부 명령에 의한 여러 가지 트릭 모드를 처리함을 특징으로 한다.

상기 디코딩 제어부는 비디오 소스가 비월 주사인 경우에는 비디오 디코딩부로부터 제공되는 헤더 정보를 입력받아 디코딩 픽쳐의 필드 패리티를 검출하고, 검출된 디코딩 픽쳐의 필드 패리티가 단일 동기의 필드 패리티와 일치하는 경우에만 디코딩이 수행되도록 상기 비디오 디코딩부를 제어함을 특징으로 한다.

상기 디코딩 제어부는 상기 비디오 디코딩부로부터 제공되는 비디오 버퍼 언더플로우 정보가 언더플로우를 나타내면 1 프레임 기간동안 기다린 뒤 다시 검사하고 언더플로우가 아니면 디코딩하도록 상기 비디오 디코딩부를 제어함을 특징으로 한다.

상기 디코딩 제어부는 상기 비디오 디코딩부가 단일 동기에 맞추어 디코딩하면서 매 픽쳐마다 DTS를 검사하여 사전에 정해진 오차가 나지 않도록 제어하며, 디코딩 속도가 정해진 오차를 벗어날때는 스킵이나 기다림을 이용하여 보정하도록 상기 비디오 디코딩부를 제어함을 특징으로 한다.

상기 디코딩 제어부는 24Hz 또는 23.98Hz의 비디오 포맷에 대해서는 24Hz 또는 23.98Hz의 디코딩 타임을 조정하여 상기 비디오 디코딩부로 출력함을 특징으로 한다.

상기된 비디오 디코더를 디지털 TV에 적용함을 특징으로 한다.

제1도는 본 발명에 따른 비디오 디코더의 구성 블록도.

제2(a)도, 제2(b)도는 제1도의 비디오 디코더의 디코딩 과정을 나타낸 흐름도.

제3(a)도 내지 제3(e)도는 30Hz, 프레임 픽쳐, 톱 필드 첫 번째, 비월 주사, 30Hz 비월 주사인 경우의 제1도의 비디오 디코더의 동작 타이밍도.

제4(a)도 내지 제4(d)도는 30Hz, 프레임 픽쳐, 비월주사 소스, 톱 필드 첫 번째인 경우의 제1도의 비디오 디코더의 동작 타이밍도.

제5(a)도 내지 제5(d)도는 30Hz, 프레임 픽쳐, 비월주사 소스, 바텀 필드 첫 번째인 경우의 제1도의 비디오 디코더의 동작 타이밍도.

제6(a)도 내지 제6(d)도는 60Hz, 프레임 픽쳐, 순차주사 소스인 경우의 제1도의 비디오 디코더의 동작 타이밍도.

제7(a)도 내지 제7(d)도는 24Hz, 프레임 픽쳐, 순차주사 소스인 경우의 제1도의 비디오 디코더의 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

11 : 디코딩 제어부 12 : 비디오 디코딩부

13 : 비디오 버퍼 14 : 2 프레임 메모리

15 : 디스플레이부

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 비디오 디코더의 구성 블록도로서, 압축된 비디오 비트 스트림을 단일 수직 동기 신호(VSYNC)를 기준으로 픽쳐 단위로 디코딩하여 출력하는 비디오 디코딩부(11), 단일 수직 동기 신호(VSYNC)와 외부 명령을 입력받고, 상기 비디오 디코딩부(11)로부터는 헤더 정보와 언더플로우 정보를 입력받아 DSYNC, DSKIP 신호를 상기 비디오 디코딩부(11)로 발생함에 의해 상기 비디오 디코딩부(11)의 디코딩을 제어하는 디코딩 제어부(12), 가변 레이트로 코딩된 비디오 비트 스트림을 고정 레이트로 디코딩하기 위해 일시 저장한 후 상기 비디오 디코딩부(11)로 출력하는 비디오 버퍼(13), 비디오 비트스트림 디코딩을 위한 2 프레임 메모리(14), 및 상기 비디오 디코딩부(11)에서 디코딩된 픽쳐 픽셀 데이터를 디스플레이하는 디스플레이부(15)로 구성된다.

제2(a)도, 제2(b)도는 제1도의 비디오 디코더의 디코딩 과정을 나타낸 흐름도이다.

이와같이 구성된 본 발명의 비디오 디코더는 안정된 단일 수직 동기 신호(VSYNC)를 입력으로 받아들여 다양한 영상 포맷의 비디오 비트 스트림을 이 VSYNC를 기준으로 디코딩하고 이것에 맞춰 디스플레이부로 출력함으로써, 디스플레이부가 다양한 영상 포맷을 쉽게 화면에 디스플레이하도록 한다. 특히, 본 발명은 단일 디스플레이 포맷만을 갖는 디스플레이부에 더욱 더 적합하다.

이를 위해, 상기 비디오 디코딩부(11)는 압축된 비디오 비트 스트림을 비디오 버퍼(13)를 통해 입력받고 2 프레임 메모리(14)를 이용하여 픽쳐 단위로 디코딩 하는데, 상기 디코딩 제어부(12)의 제어에 의해 픽쳐 단위로 디코딩을 하거나, 픽쳐 데이터 비트 스트림을 스킵하거나, 디코딩을 하지 않고 기다리거나 하는 3가지 경우로 픽쳐 디코딩이 진행된다. 이 이후에는 이 3가지 모드를 각각 디코딩(DECODING), 스킵(SKIP), 기다림(WAIT)으로 부르기로 한다.

상기 비디오 디코딩부(11)에서 디코딩된 픽쳐의 픽셀 데이터는 디스플레이부(15)로 출력된다.

이때, 상기 비디오 디코딩부(11)는 기다림 기간과 스킵 기간 동안은 픽쳐 픽셀 데이터를 디스플레이부(15)로 출력하지 않고, 디코딩할 경우에만 디코딩된 픽쳐 픽셀 데이터를 디스플레이부(15)로 출력함으로써, 3 프레임이 아닌 2 프레임만으로 프레임 메모리(14)를 구현할 수 있다. 이때, 출력이 되지 않는 프레임에 대해서는 디스플레이부(15)에서 다른 디스플레이부와 기능과 조합하여 디스플레이 프레임 메모리를 이용하여 효과적으로 반복하면 된다.

이를 위해, 상기 비디오 디코딩부(11)는 헤더 정보와 비디오 버퍼(13)의 언더플로우 정보, 그리고 DREADY 신호를 상기 디코딩 제어부(12)로 출력하고, 상기 디코딩 제어부(12)는 상기 비디오 디코딩부(11)로부터의 신호와 디스플레이부(15)로부터의 단일 수직 동기 신호(VSYNC), 그리고 외부 명령을 입력받아 DSYNC, DSKIP 신호를 비디오 디코딩부(11)로 출력하여 비디오 디코딩부(11)의 디코딩을 제어한다.

상기 DSYNC 신호는 현재 디코딩 준비중인 픽쳐의 디코딩을 시작하라는 신호이며, DSKIP 신호는 이 픽쳐 데이터를 디코딩하지 않고 스킵하라는 신호이다. 그리고, DREADY 신호는 비디오 디코딩부(11)가 디코딩이나 스킵을 수행하고 이것이 완료되면 완료되었음을 나타내는 신호이다. 이 동작을 제3(a)도 내지 제3(e)도에 나타내었다.

제3(a)도 내지 제3(e)도는 30Hz 프레임 픽쳐, 톱 필드 첫 번째(Top Field First), 비월 주사, 30Hz 비월주사 디스플레이의 경우를 예로 든 것이다.

제3(a)도는 디스플레이부(15)로부터 60Hz 주기로 변하는 VSYNC를 입력으로 받고 있고 VSYNC가 '1'인 경우가 톱 필드(Top Field),'0'인 경우가 바텀 필드(Bottom Field) 디스플레이를 나타낸다. 이때, DSYNC와 DSKIP은 제3(b)도, 제3(c)도에서와 같이 VSYNC에 동기가 되어 있으며 이 경우는 디코딩하는 픽쳐가 30Hz이므로 1 픽쳐 디코딩이 제3(e)도에서와 같이 2개의 VSYNC 변화에 동기되어 있다. 그리고, 톱 필드 첫 번째이므로 VSYNC의 톱에 동기되어 디코딩하고 있다. 이때, 상기 비디오 디코딩부(11)는 VSYNC의 톱에서 디코딩하라는 명령(DSYNC)이나 스킵하라는 명령(DSKIP)이 없으면 제3(e)도에서와 같이 1 프레임 기간동안 디코딩이나 스킵을 하지않고 그냥 기다린다.

제3(a)도 내지 제3(e)도에서 보면, 1 프레임 기간동안 기다린 후 다음 VSYNC의 톱에서 스킵 명령(DSKIP)이 입력되었으므로, 그때의 픽쳐 데이터(Pict_data 2)와 다음 헤더(Header 3)는 스킵된다. 이때, 스킵은 데이터를 날리는 것이기 때문에 빨리 일어나고, 따라서 스킵이 되자마자 비디오 디코딩부(11)는 '1' 상태의 DREADY 신호를 상기 디코딩 제어부(12)로 출력한다. 상기 디코딩 제어부(12)는 '1' 상태의 DREADY 신호를 받으면 바로 DSYNC 신호를 비디오 디코딩부(11)로 출력하므로, 비디오 디코딩부(12)는 현재 입력되는 픽쳐 데이터(Pict_data 3)와 다음 헤더(Header 4)를 디코딩하고, 디코딩이 완료되면 다시 '1' 상태의 DREADY 신호를 상기 비디오 디코딩부(12)로 출력한다. 즉, DREADY 신호가 로우일 때 데이터의 디코딩 및 스킵이 일어나고 있음을 알 수 있다.

그리고, 상기 비디오 디코딩부(11)는 VSYNC를 기준으로 디코딩할 때 다음 VSYNC 이전에 현재의 픽쳐 데이터를 디코딩하고, 다음 픽쳐의 헤더를 연속적으로 미리 디코딩한 뒤 VSYNC가 오면 다시 다음 픽쳐 데이터를 디코딩하는 과정으로 진행된다. 즉, 다음 헤더를 전 픽쳐의 뒤에 붙여 미리 디코딩하므로, 다음 VSYNC가 왔을때는 헤더 정보는 이미 디코덩되어 있다. 따라서, 디코딩 제어부(12)는 VSYNC에서 다음 픽쳐 데이터를 디코딩하기 전에 헤더 정보를 디코딩 조건 검사에 이용할 수 있으므로 데이터의 디코딩 여부를 빠르게 판단할 수 있게된다. 또한, 상기 헤더 정보는 이전 픽쳐의 디코딩 후 남는 시간을 이용하므로 타이밍적으로 여유를 갖을 수 있게 된다.

이러한 이유로 비디오 디코딩부(11)로부터 다음 픽쳐를 디코딩하기 전에 미리 디코딩 조건 검사에 필요한 다음 픽쳐의 헤더 정보들이 디코딩 제어부(12)로 출력된다.

따라서, 처음 시작에서는 먼저 1번째 픽쳐의 헤더(Header 0)를 디코딩하고(단계 201), VSYNC를 기다린다.

VSYNC가 입력되면(단계 202), 외부에서 입력되는 명령에 따라 처리한다(단계 203). 여기서는 외부 명령 상태에 따라 현재 픽쳐의 디코딩 여부를 결정한다. 즉, 스킵하고자 할 때는 스킵 플래그를 '1'로 설정하고, 트릭 모드(Trick Mode)일 경우에는 DTS 체크 상태에서 이용하기 위해 트릭 모드 플래그를 '1'로 설정한다. 이는, 정상 디코딩에서는 DTS를 검사해서 A/V 립 싱크를 맞추어야 하지만 트릭 모드에서는 검사하지 않아야 하기 때문이다

그리고, 상기 외부 명령에 의해 현재 픽쳐를 디코딩하라고 판별되면(단계 204), 소스가 비월주사(Interlaced)인지 순차주사(Progressive)인지를 판별하는 단계 206로 진행하고, 상기 단계 204에서 디코딩을 하지 않고 기다림해야 한다고 판별되면 그 프레임 기간동안 디코딩하지 않고 기다리면서(단계 205), 상기 단계 204에서 머무른다.

즉, 상기 단계 204에서 현재 픽쳐를 디코딩하라고 판별되면 현재 디코딩해야 될 픽쳐가 비월주사 소스인지를 판별한다(단계 206). 상기 단계 206에서 미월주사소스이면 헤더 정보로부터 디코딩할 픽쳐의 필드 패리티를 구하여 VSYNC의 필드 패리티와 비교한다(단계 207). 이때, 디코딩할 픽쳐의 필드 패리티와 VSYNC의 필드 패리티가 일치하면 비디오 버퍼(13)의 언더플로우를 검사하는 단계 208로 진행하고, 일치하지 않으면 다음 VSYNC가 도착하여 패리티가 일치할 때까지 기다린다. 이는 비월 주사인 경우, 톱 필드와 바텀 필드를 판별하여 각 필드에 맞게 디코딩하기 위해서이다. 따라서, 디스플레이의 VSYNC의 필드 패리티와 맞게 출력을 내보낼 수 있으므로, 그렇지 않은 경우에 디스플레이부에서 이 패리티를 맞추기 위해 필요한 1 필드 메모리를 줄일 수 있다.

한편, 상기 단계 206에서 비디오 소스가 순차 주사이거나 단계 207에서 디코딩할 픽쳐의 필드 패리티와 VSYNC의 필드 패리티가 일치하는 경우에는 비디오 버퍼(13)의 언더플로우를 비디오 디코딩부(11)로부터 입력받아 검사한다(단계 208). 비디오 버퍼(13)가 언더플로우이면 현재 비디오 버퍼(13)에 1 픽쳐의 비트 스트림이 없는 것이므로 이때에는 단계 209에서 1 프레임의 기간동안 기다린 뒤 다시 검사한다. 여기서, 비디오 버퍼 언더플로우 정보는 현재 비디오 버퍼(13) 안에 1픽쳐 이상의 데이터가 있는지 없는지를 나타내며 이렇게 함으로써, 비디오 버퍼(13)의 언더플로우로 인하여 1 픽쳐의 디코딩 기간이 정해진 구간을 넘지 않도록 한다 즉, 비디오 버퍼(13)에 언더플로우가 발생하면 디코딩을 위한 1 픽쳐의 데이터가 모두 저장되지 않은 경우로서, 디코딩하면서 데이터를 계속 기다려야 하므로 정해진 구간에서 디코딩이 수행되지 않고 다음 구간까지 이어진다. 이는 디스플레이에 나쁜 영향을 미치게 된다.

그러므로, 상기 단계 208에서 언더플로우가 아니라고 판별되는 경우에만 트릭 모드 플래그가 '1'로 설정되어 있는지를 판별한다(단계 210).

상기 트릭 모드는 MPEG의 비정상적인 모드로서, 비디오 카셋트 레코더(VCR) 등에서의 고속 감기(Fast Forward ; FF), 느린 동작(Slow Motion), 서치등에 해당된다. 그러므로, 상기 디코딩 제어부(12)는 디코딩, 스킵, 기다림의 3가지 경우를 적절히 조합하여 외부 명령에 의한 여러 가지 트릭 모드를 만들 수 있다. 예를 들어, FF인 경우는 디코딩, 스킵을 조합하면 구현되고, 느린 동작은 디코딩, 기다림을 조합하면 구현할 수 있다. 다른 트릭 모드도 이러한 조합에 의해 구현할 수 있다.

이때, 상기 단계 210에서 트릭 모드 플래그가 '1'로 설정되어 있으면 스킵 플래그를 검사하는 단계 215로 진행하고, 트릭 모드 플래그가 '0'으로 리셋되어 있으면 MPEG의 정상적인 경우이므로 DTS를 체크하여(단계 211), VSYNC와 DTS가 정해진 오차를 벗어나는지를 판별한다(단계 212). 본 발명은 VSYNC를 기준으로 디코딩을 수행하고, DTS는 단지 체크만 한다.

그러므로, 상기 단계 212에서 정해진 오차를 벗어나지 않았다고 판별되면 그대로 다음 단계 215로 진행하고, 만약 디코딩 속도가 정해진 오차를 벗어나 빠르면 1 프레임 기간동안 기다린 후(단계 213) 단계 215로 진행하며, 디코딩 속도가 정해진 오차보다 느리면 스킵하기 위해 스킵 플래그를 '1'로 설정한 후 단계 215로 진행한다(단계 214). 이와같이, 상기 디코딩 제어부(12)는 VSYNC에 맞추어 디코딩하면서 매 픽쳐마다 DTS를 체크하여 사전에 정해진 오차를 벗어나지 않도록 하며, 만약에 정해진 오차를 벗어날 때는 스킵이나 기다림을 이용하여 보정함으로써, A/V 립싱크(Lip Synchronization)를 정확히 맞춘다.

상기 단계 215는 스킵 플래그를 검사한다. 스킵 플래그가 '1'로 설정되어 있으면 현재 픽쳐를 스킵하라는 조건이다.

그러므로, 상기 단계 215에서 스킵 플래그가 '0'으로 리셋되어 있으면, 디코딩 제어부(12)는 1 프레잉 디코딩을 위해 DSYNC 신호를 비디오 디코딩부(11)로 출력하고, 따라서 비디오 디코딩부(11)는 현재 픽쳐를 디코딩하고 디코딩이 완료되면 다시 '1' 상태의 DREADY 신호를 상기 디코딩 제어부(12)로 출력한다(단계 216). 이때, 상기 디코딩 제어부(12)에는 Number_Of_VSYNC 레지스터를 두고 VSYNC가 들어을 때마다 다운 카운트한다. DREADY 신호가 다시 '1'이 되고 Number_Of_VSYNC 레지스터가 0이 되면 다음 VSYNC를 기다리는 상태로 넘어간다. 여기서, Number_Of_VSYNC 레지스터의 초기값은 현재 비디오 포맷을 디코딩하는데 필요한 VSYNC의 개수가 저장된다. 이렇게 함으로써, 디코딩에 사용된 기간을 계산하여 다양한 비디오 포맷의 데이터를 단일 VSYNC를 이용하여 여기에 맞추어 디코딩할 수 있게 된다.

예를들어, VSYNC가 1/60초 주기로 변할 때 60Hz의 경우는 Number_Of_VSYNC 레지스터 초기값은 1이고 30Hz의 경우는 Nllmber_Of_VSYNC 레지스터 초기값이 2이다.

한편, 상기 단계 215에서 스킵 플래그가 '1'로 설정되어 있으면 현재 픽쳐가 I나 P 픽쳐인지 아니면 B 픽쳐인지를 판별한다(단계 217). 상기 단계 217에서 현재 픽쳐가 B 픽쳐라면 디코딩 제어부(12)는 1 프레임을 스킵하도록 DSKIP 신호를 비디오 디코딩부(11)로 출력하고, 따라서 상기 비디오 디코딩부(11)는 B 픽쳐를 스킵하고 스킵이 끝나면 '1' 상태의 DREADY 신호를 상기 디코딩 제어부(12)로 출력한다(단계 218). 상기 디코딩 제어부(12)는 DREADY 신호가 다시 11이 되면 다음 픽쳐를 위한 명령 실행 상태(단계 203)로 되돌아가서 위와 같은 동작을 되풀이한다.

만일, 상기 단계 217에서 I나 P 픽쳐라면 다음 B 픽쳐에서 스킵하도록 스킵 플래그를 그대로 '1'로 설정해 둔채로 DSYNC 신호를 비디오 디코딩부(11)로 출력하고, 비디오 디코딩부(11)는 I나 P 픽쳐를 디코딩하고 디코딩이 완료되면 DREADY 신호를 상기 디코딩 제어부(12)로 출력한다(단계 216).

이렇게 하는 이유는 I나 P 픽쳐를 스킵하면 에러를 일으키기 때문에 대신 에러를 일으키지 않는 다음 B 픽쳐를 스킵하여 스킵 조건을 만족시키기 위한 것이다.

실제로 B 픽쳐만 스킵하여 스킵 기능을 제공해도 A/V 립 싱크나 트릭 모드 구현에 큰 문제는 없다.

한편, 본 발명에서는 24Hz인 경우는 특별하게 디코딩한다. 즉, Number_Of_VSYNC 레지스터 초기값을 교대로 2와 3을 반복하도록 함로써 매 픽쳐의 디코딩 기간을 교대로 변화시킨다. 이렇게 하는 이유는 24Hz를 60Hz로 디스플레이하기 위해서는 디스플레이부에서 3:2 풀-다운을 해야 하는데, 이 과정에 유리하도록 VSYNC에 맞추어 출력하기 위한 것이다.

또한, 비디오 포맷중에는 NTSC 계열인 59.94, 29.97, 23.98Hz가 있는데, 이 경우에는 60,30,24Hz의 경우와 똑같이 디코딩하고 단지 VSYNC를 60Hz 대신 59.94Hz를 받아들이면 된다.

이와같은 과정으로 다양한 비디오 포맷을 어떻게 디코딩하는지를 도 4 내지 제7도에 도시하였다.

즉, 제4(a)도 내지 제4(d)도는 30Hz, 프레임 픽쳐, 비월주사 소스, 톱 필드 첫 번째인 경우의 본 발명에 따른 비디오 디코더의 동작 타이밍도로서, 제4(a)도는 디스플레이부(15)로부터 60H2 주기로 변하는 VSYNC를 입력으로 받고 있고 VSYNC가 '1'인 경우가 톱 필드, '0'인 경우가 바텀 필드 디스플레이를 나타낸다. 이때, DSYNC은 제4(b)도에서와 같이 VSYNC에 동기가 되어 있으며 이 경우는 디코딩하는 픽쳐가 30Hz이므로 1 픽쳐 디코딩이 제4(d)도에서와 같이 2개의 VSYNC 변화에 동기되어 있다. 그리고, 톱 필드 첫 번째 이므로 VSYNC의 톱에 동기되어 디코딩하고 있다.

제5(a)도 내지 제5(d)도는 30Hz, 프레임 픽쳐, 비월주사 소스, 바텀 필드 첫 번째인 경우의 본 발명에 따른 비디오 디코더의 동작 타이밍도로서, 제5(a)도는 디스플레이부(15)로부터 60Hz 주기로 변하는 VSNC를 입력으로 받고 있고 VSYNC가 '1'인 경우가 바텀 필드,'0'인 경우가 톱 필드 디스플레이를 나타낸다. 이때, DSYNC은 제5(b)도에서와 같이 VSYNC의 바텀에 동기가 되어 있으며 이 경우에도 디코딩하는 픽쳐가 30Hz이므로 1 픽쳐 디코딩이 제5(d)도에서와 같이 2개의 VSYNC 변화에 동기되어 있다. 그리고, 바텀 필드 첫 번째 이므로 VSYNC의 바텀에 동기되어 디코딩하고 있다.

제6(a)도 내지 제6(d)도는 60Hz, 프레임 픽쳐, 순차주사 소스인 경우의 본 발명에 따른 비디오로 디코더의 동작 타이밍도로서, 제6(a)도는 디스플레이부(15)로부터 60Hz주기로 변하는 VSYNC를 입력으로 받고 있고 순차주사 소스이므로 톱/바텀 구분이 없이 픽쳐 데이터는 순차적으로 디코딩된다. 이때, DSYNC은 제6(b)도에서와 같이 VSYNC에 동기가 되어 있으며 이 경우는 디코딩하는 픽쳐가 60Hz이므로 1 픽쳐 디코딩이 제6(d)도에서와 같이 1개의 VSYNC 변화에 동기되어 있다.

제7(a)도 내지 제7(d)도는 24Hz, 프레임 픽쳐, 순차주사 소스인 경우의 본 발명에 따른 MPEG 디코더의 동작 타이밍도로서, 제6(a)도는 디스플레이부(15)로부터 60Hz 주기로 변하는 VSYNC를 입력으로 받고 있고, DSYNC의 발생 간격을 다르게 하고 있다. 즉, Number_Of_VSYNC 레지스터 초기값을 교대로 2와 3을 반복하도록 함으로써 매 픽쳐의 디코딩 기간을 교대로 변화시킨다. 이때, 제7(d)도에서 나타나는 필드 반복은 디스플레이부(15)에서 이전 톱 또는 바텀 필드를 채워 넣으면 된다.

한편, 본 발명에 따른 비디오 디코더를 디지털 TV에 적용함으로써, 디지털 TV의 성능을 개선할 수 있다.

이상에서와 같이 본 발명에 따른 비디오 디코더에 의하면, 다음과 같은 잇점이 있다.

즉, 안정된 단일 수직 동기 신호를 입력으로 받아들여 다양한 영상 포맷의 비디오 비트 스트림을 이 단일 동기 신호를 기준으로 디코딩하고 이것에 맞춰 디스플레이부로 출력함으로써, 디코딩 및 디스플레이가 안정되고 디코딩을 위한 회로가 간단해지면서 디스플레이부가 다양한 영상 포맷을 쉽게 화면에 디스플레이할 수 있다.

상기 디코딩 제어부는 단일 동기 신호와 외부 명령 그리고, 헤더 정보, 비디오 버퍼의 언더플로우 정보를 입력받아 비디오 디코딩부가 픽쳐 단위로 디코딩을 하거나, 픽쳐 데이터 비트 스트림을 스킵하거나, 디코딩을 하지 않고 기다리거나 하는 3가지 경우로 픽쳐 디코딩이 수행되도록 제어함으로써, 신호 흐름이 원할하고 디코딩 회로가 간단해진다.

상기 비디오 디코딩부는 기다림 기간과 스킵 기간 동안은 픽쳐 픽셀 데이터를 디스플레이부로 출력하지 않고, 디코딩할 경우에만 디코딩된 픽쳐 픽셀 데이터를 디스플레이부로 출력함으로써, 디코딩에 필요한 최소한도의 메모리인 비디오 버퍼와 2 프레임 메모리만으로 사용이 가능하여 프레임 메모리의 사이즈를 줄일 수 있다.

상기 비디오 디코딩부는 단일 동기 신호를 기준으로 디코딩할 때 다음 동기 신호 이전에 현재 픽쳐 데이터를 디코딩하고, 다음 픽쳐의 헤더를 연속적으로 미리 디코딩한 뒤 동기 신호가 오면 다시 다음 픽쳐 데이터를 디코딩함으로써, 디코딩 제어부에서 동기 신호에서 다음 픽쳐 데이터를 디코딩하기 전에 헤더 정보를 디코딩 조건 검사에 이용할 수 있으므로 현재 픽쳐의 디코딩 유무를 판별하는 시간을 단축할 수 있다.

상기 디코딩 제어부는 디코딩, 스킵, 기다림의 3가지 기본 디코딩 제어를 적절히 조합하여 외부 명령에 의한 여러 가지 트릭 모드를 구현할 수 있다.

상기 디코딩 제어부는 비디오 소스가 비월 주사인 경우에는 헤더 정보를 이용하여 디코딩 픽쳐의 필드 패리티를 검출하고, 검출된 디코딩 픽쳐의 필드 패리티가 동기 신호의 필드 패리티와 일치하는 경우에 디코딩함으로써, 디스플렌이부에서는 이 패리티를 맞추기 위해 필요한 필드 메모리가 필요없게 되므로 디스플레이부의 메모리 사이즈를 줄일 수 있다.

상기 디코딩 제어부는 비디오 디코딩부로부터 제공되는 비디오 버퍼 언더플로우 정보가 비디오 버퍼 언더플로우를 나타내면 1 프레임 기간동안 기다린 뒤 다시 검사하여 언더플로우가 아니면 디코딩함으로써, 비디오 버퍼 언더플로우로 인하여 1 픽쳐의 디코딩 기간이 정해진 구간을 넘지 않도록 한다.

상기 디코딩 제어부는 동기 신호에 맞추어 디코딩하면서 매 픽쳐마다 DTS를 체크하여 디코딩 속도가 정해진 오차를 벗어나지 않도록 제어하며 만약에 오차가 있을때는 스킵이나 기다림을 이용하여 보정함으로써, A/V 립 싱크를 정확히 맞출 수 있다.

디코딩하는 픽쳐가 24Hz 또는 23.98Hz의 비디오 포맷에 대해서는 매 픽쳐의 디코딩 간격을 동기 신호에 맞추어 교대로 변화시킴으로써, 디스플레이부에서 풀다운이 용이하게 이루어진다.

NTSC 계열인 59.94, 29.97, 23.98Hz의 경우에는 60,30,24Hz의 경우와 똑같이 디코딩하고 단지 단일 동기 신호를 60Hz 대신 59.94Hz를 받아들임으로써, 전체 시스템이 간단해진다.

Claims

단일 동기 신호와 외부 명령을 입력받아 비디오 비트스트림의 디코딩을 제어하는 디코딩 제어부와; 디코딩을 위해 압축된 비디오 비트스트림을 일시 저장하는 비디오 버퍼와; 상기 비디오 버퍼를 통해 입력되는 비디오 비트스트림을 상기 디코딩 제어부의 제어에 의해 픽쳐 단위로 디코딩 하거나, 픽쳐 데이터 비트 스트림을 스킵하거나, 디코딩을 하지 않고 1 프레임 기간동안 기다리는 비디오 디코딩부와; 비디오 비트스트림 디코딩을 위한 프레임 메모리와; 상기 비디오 디코딩부에서 디코딩된 퍽쳐 픽셀 데이터를 디스플레이하는 디스플레이부를 포함하여 구성됨을 특징으로 하는 비디오 디코더.
제1항에 있어서, 상기 비디오 디코딩부는 기다림 기간과 스킵 기간 동안은 픽쳐 픽셀 데이터를 디스플레이부로 출력하지 않고, 디코딩할 경우에만 디스플레이부로 디코딩된 픽쳐 픽셀 데이터를 출력함에 의해 프레임 메모리를 2 프레임의 크기로 구현함을 특징으로 하는 비디오 디코더.
제1항에 있어서, 상기 비디오 디코딩부는 단일 동기 신호를 기준으로 디코딩할 때 다음 동기 신호 이전에 현재 픽쳐 데이터를 디코딩하고, 이어서 다음 픽쳐의 헤더를 연속적으로 미리 디코딩한 후 헤더 정보를 상기 디코딩 제어부로 출력하고, 다음 동기 신호가 입력되면 다음 픽쳐 데이터를 디코딩함을 특징으로 하는 비디오 디코더.
제1항에 있어서, 상기 비디오 디코딩부는 상기 디코딩 제어부의 제어에 의해 디코딩, 스킵, 기다림의 경우를 조합하여 외부 명령에 의한 트릭 모드를 수행함을 특징으로 하는 비디오 디코더.
제1항에 있어서, 상기 디코딩 제어부는 비디오 소스가 비월 주사인 경우에는 비디오 디코딩부로부터 제공되는 헤더 정보를 입력받아 디코딩 픽쳐의 필드 패리티를 검출한 후 검출된 디코딩 픽쳐의 필드 패리티가 단일 동기의 필드 패리티와 일치하는 경우에 상기 비디오 디코딩부를 제어하여 픽쳐 데이타를 디코딩함을 특징으로 하는 비디오 디코더.
제1항에 있어서, 상기 디코딩 제어부는 상기 비디오 디코딩부로부터 제공되는 비디오 버퍼 언더플로우 정보가 언더플로우를 나타내면 1 프레임 기간동안 아무것도 않하고 기다린 뒤 다시 언더플로우 정보를 검사하여 언더플로우가 아니라고 판별되면 상기 비디오 디코딩부를 제어하여 픽쳐 데이터를 디코딩함을 특징으로 하는 비디오 디코더.
제1항에 있어서, 상기 디코딩 제어부는 단일 동기에 맞추어 디코딩하면서 매 픽쳐마다 디코딩 타임 스탬프를 체크하여 디코딩 속도가 정해진 오차를 벗어나면 상기 비디오 디코딩부로 스킵이나 기다림 명령을 출력하여 오차를 보정함을 특징으로 하는 비디오 디코더.
제7항에 있어서, 상기 비디오 디코딩부는 디코딩 속도가 정해진 오차보다 빠르면 1 프레임 기간동안 디코딩을 하지않고 기다림에 의해 디코딩 속도가 정해진 오차를 벗어나지 않도록 보정함을 특징으로 하는 비디오 디코더.
제7항에 있어서, 상기 비디오 디코딩부는 디코딩 속도가 정해진 오차보다 늦으면 1 프레임을 스킵함에 의해 디코딩 속도가 정해진 오차를 벗어나지 않도록 보정함을 특징으로 하는 비디오 디코더.
제7항에 있어서, 상기 디코딩 제어부는 트릭 모드이면 디코딩 타임 스탬프를 체크하지 않음을 특징으로 하는 비디오 디코더.
제1항에 있어서, 상기 디코딩 제어부는 스킵 플래그가 설정된 상태에서 현재 픽쳐가 B 픽쳐라면 상기 비디오 디코딩부를 제어하여 B 퍽쳐를 스킵함을 특징으로 하는 비디오 디코더.
제11항에 있어서, 상기 디코딩 제어부는 스킵 플래그가 설정된 상태에서 현재 픽쳐가 I나 P 픽쳐라면 다음 B 픽쳐에서 스킵하도록 스킵 플래그를 그대로 설정해 둔채로 비디오 디코딩부를 제어하여 I나 P 픽쳐를 디코딩함을 특징으로 하는 비디오 디코더.
제1항에 있어서, 상기 디코딩 제어부는 24Hz의 비디오 포맷에 대해서는 매 픽쳐의 디코딩 기간을 교대로 변화시킴을 특징으로 하는 비디오 디코더.
제1항에 있어서, NTSC 계열인 59.94, 29.97, 23.98Hz의 비디오 포맷에 대해서는 단일 동기 신호를 59.94Hz를 받아들여 디코딩을 수행함을 특징으로 하는 비디오 디코더.
디지털 방송이 안테나를 통해 수신되면 튜닝에 의해 원하는 채널의 주파수를 선택하여 복조하는 튜너와, 한 채널에 포함된 다수의 프로그램들중 원하는 한 프로그램을 선택하여 패킷화되어 있는 오디오와 비디오 비트스트림으로 분리하는 디멀티플렉서와, 분리된 비디오 비트스트림은 디코딩을 위해 일시 저장하는 비디오 버퍼와, 단일 동기 신호와 외부 명령 그리고, 헤더 정보, 비디오 버퍼의 언더플로우 정보를 입력받아 비디오 비트스트림의 디코딩을 제어하는 디코딩 제어부와, 상기 비디오 버퍼를 통해 입력되는 비트스트림을 상기 디코딩 제어부의 제어에 의해 픽쳐 단위로 디코딩 하거나, 픽쳐 데이터 비트 스트림을 스킵하거나, 디코딩을 하지 않고 1 프레임 기간동안 기다리는 동작을 수행하는 비디오 디코딩부와, 비디오 비트스트림 디코딩을 위한 2 프레임 메모리와, 상기 비디오 디코딩부에서 디코딩된 픽쳐 픽셀 데이터를 디스플레이하는 디스플레이부를 포함하여 구성됨을 특징으로 하는 디지털 티브이 시스템.