KR100710290B1 - 비디오 디코딩 장치 및 방법 - Google Patents

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Abstract

본 발명은 MPEG 규격에 의해 압축된 후 다른 경로 또는 채널을 통해 전송된 두 개의 고화질 영상을 하나의 비디오 디코더를 이용하여 동시에 복원하는 비디오 디코딩 장치 및 방법에 관한 것으로서, 저렴하게 구현할 수 있는 하나의 비디오 디코더를 이용하여 2개의 HD급 압축 동영상을 화면 손실없이 동시에 디코딩함으로써 구현 회로의 복잡도를 줄이고 비용을 절감하는 효과가 있다. 또한, 안정적인 싱글 비디오 디코딩은 물론 디스플레이 동기 신호에 의해 독립적으로 두개의 동영상을 분리하여 디코딩함으로써 안정적인 두 채널 운용을 확보하고 사용자로 하여금 다양한 복원 화면에 대한 선택을 가능케 하는 효과가 있다. 특히 하나의 비디오 디코더에서 듀얼 비디오 디코딩 모드일 경우에 핵심 연산 회로와 제어 회로를 공유함으로써, 다른 채널 또는 경로를 통해 입력된 두개의 압축 동영상을 최대한 독립성을 보장하며 복원하는 효과가 있다.
듀얼 디코딩, 고화질

Description

비디오 디코딩 장치 및 방법{Apparatus and method for video decoding}
도 1은 일반적인 비디오 디코더의 구성 블록도
도 2는 일반적인 두채널 비디오 디코더를 구비한 디지털 방송 수신기의 구성 블록도
도 3은 본 발명에 따른 두채널 비디오 디코더를 구비한 디지털 방송 수신기의 개략도
도 4는 도 3의 비디오 디코더의 상세 블록도
도 5는 도 4의 디코딩 제어부의 동작 흐름도
도 6의 (a)는 비월 주사 방식 동영상이고 프레임 레이트가 30이며 홀수 주사 우선인 싱글 비디오 디코딩과 디스플레이의 예를 보인 본 발명의 도면
도 6의 (b)는 순차 주사 방식 동영상이고 프레임 레이트가 24인 싱글 비디오 디코딩과 디스플레이의 예를 보인 본 발명의 도면
도 6의 (c)는 순차 주사 방식 동영상이고 프레임 레이트가 60인 싱글 비디오 디코딩과 디스플레이의 예를 보인 본 발명의 도면
도 7의 (a) 내지 (e)는 순차주사 방식의 24 프레임 동영상과 비월주사 방식의 30 프레임 동영상에 대한 듀얼 비디오 디코딩과 디스플레이의 예를 보인 본 발 명의 도면
도 8의 (a) 내지 (e)는 순차 주사 방식의 60 프레임 동영상과 비월 주사 방식의 30 프레임 동영상의 듀얼 디코딩과 디스플레이 예를 보인 본 발명의 도면
도 9의 (a) 내지 (e)는 순차 주사 방식의 60 프레임 동영상과 순차 주사 방식의 24 프레임 동영상에 대한 듀얼 디코딩과 디스플레이 예를 보인 본 발명의 도면
도면의 주요부분에 대한 부호의 설명
301,303 : 튜너 302,304 : 시스템 디코더
305 : 비디오 디코더 306 : 화면 조합부
401,402 : PES 디코더 403 : 버퍼 메모리 쓰기 제어부
404 : VBV 버퍼 메모리 405 : 버퍼 메모리 읽기 제어부
406 : VLD부 407 : IQ/IS부
408 : 계수 버퍼 409 : IDCT부
410 : 가산기 411 : 움직임 보상부
412 : 저장 버퍼 413 : 예측 버퍼
420 : 디코딩 제어부
본 발명은 MPEG(Moving Picture Experts Group) 규격에 의해 압축된 디지털 영상을 복원하는 비디오 디코딩 장치에 관한 것으로, 특히 다른 경로 또는 채널을 통해 전송된 두 개의 고화질(High Definition ; HD) 영상을 하나의 비디오 디코더를 이용하여 동시에 복원하여 화면에 디스플레이하는 비디오 디코딩 방법에 관한 것이다.
동영상 압축 방식으로 다양한 분야에 널리 이용되는 MPEG(Moving Picture Experts Group) 규격은 그 응용 목적에 따라 프로파일(Profile)과 레벨(level)로 분류되어 있다. 따라서, 고화질을 실현하기 위해서는 MPEG의 MP@HL(Main Profile High Level) 규격에 의해 정해진 영상 크기와 비트 레이트 정도로 동영상을 부호화하여야 하며, 이러한 고화질 영상을 통상적으로 HD(High Definition) 영상이라 한다.
MPEG 동영상 압축의 기본 개념은 공간적인 중복성(spatial redundancy)을 제거하기 위해 이산 코사인 변환(DCT)과 양자화를 이용하며, 시간적인 중복성(temporal redundancy)을 제거하기 위해 움직임 추정-보상 방법을 이용하는 것이다. 이렇게 압축된 영상을 복원하는 디코더의 복잡도는 역 이산 코사인 변환기(IDCT)의 크기와 영상에 비례하는 움직임 보상 회로의 크기에 의해 결정된다고 할 수 있다.
대체적으로 양호한 압축 효율을 가지는 디지털 영상 압축 기술인 MPEG에 의해 부호화되었다 하더라도 데이터 양이 많은 HD 영상을 실시간으로 복원하는 비디오 디코더를 구현하기 위해서는 상당한 크기의 연산 회로와 복잡한 제어회로를 필요로 하게 된다.
도 1은 일반적인 비디오 디코더의 구조로서, 하나의 채널을 통해 전송되는 디지털 방송을 디코딩할 수 있다. 또한, MPEG 규격에 의한 동영상 압축 방식을 성공적으로 상용화한 응용 분야의 하나가 바로 ATSC, DVB, ARIB와 같은 디지털 티브이(Digital TV) 방송이다. 도 1에서 영상 데이터의 흐름은 앞서 설명한 IDCT부와 움직임 보상부(Motion Compensation)로 크게 나뉘어지는 것을 알 수 있으며 여러 주요 구성 블록 중에서도 이 두 부분의 회로 크기가 비디오 디코더 자체의 복잡도를 결정짓는 중요한 역할을 하는 것이다. 따라서 비디오 디코더의 비용과 성능을 좌우하는 것도 이 부분의 설계를 얼마나 치밀하고 효과적으로 하느냐에 달려 있다.
즉, 도 1을 보면 전송되는 비디오 비트스트림은 가변 길이 디코더(Variable Length Decoder ; VLD)(101)에서 가변길이 디코딩되어 움직임 벡터, 양자화 값, DCT 계수로 분리된다. 여기서, 상기 양자화 값, DCT 계수는 역스캔 및 역양자화(Inverse Scan/Inverse Quantizer ; IS/IQ)부(102)로 출력되고, 움직임 벡터는 움직임 보상(Motion compensation)부(106)로 출력된다.
상기 IS/IQ부(102)는 지그-재그 스캔 방식 또는 택일 스캔(Alternate scan) 방식으로 입력되는 데이터를 라스터 스캔(Raster Scan) 방식으로 역스캔하고, 역스캔된 DCT 계수를 양자화 값에 따라 역 양자화한 후 계수 버퍼(Coefficient buffer)(103)를 통해 IDCT부(104)로 출력한다. 상기 IDCT부(104)는 역 양자화된 DCT 계수에 대해 IDCT를 수행하여 가산기(105)로 출력한다.
한편, 상기 움직임 보상부(106)는 상기 움직임 벡터와 프레임 메모리(100)에 저장된 이전 프레임을 이용하여 현재의 픽셀값에 대한 움직임 보상을 수행한 후 예 측 버퍼(Prediction buffer)(108)를 통해 가산기(105)로 출력한다.
상기 가산기(105)는 IDCT된 값과 움직임 보상된 값을 더하여 최종 픽셀값인 완전한 영상으로 복원하여 디스플레이를 위해 출력함과 동시에 움직임 보상을 위해 저장 버퍼(Store buffer)(107)를 통해 다시 프레임 메모리(100)에 저장한다.
최근 들어 디지털 티브이 방송이 본 궤도에 오름에 따라 다양한 시청자의 요구에 부응하기 위해 여러 가지 기능을 갖춘 디지털 티브이가 출시되고 있다. 그러한 요구중의 하나가 두개의 채널을 동시에 시청하고자 하는 것인데 이는 티브이 화면상에 분리 화면(split screen), PIP(Picture In Picture) 등으로 구현될 수 있을 것이다. 두 개의 채널을 통해 입력되는 DTV 동영상을 동시에 디코딩하여 화면상에 디스플레이 하기 위해서는 각 채널의 비디오 신호를 디코딩하는 두 개의 비디오 디코더가 필요하다.
두 개의 채널을 디코딩 하는 비디오 디코더는 각 채널의 동영상을 독립적으로 그리고 안정적으로 제어할 수 있어야 하며, 이는 최종 출력인 디스플레이 화면 상에 이상 화면을 표출하지 않고 채널 선택의 다양성을 사용자에게 제공하기 위해 필수적인 사항이라 할 수 있다. 이때 디코딩된 두개 채널의 각 동영상 화면은 서로 다른 티브이 수상기 화면에 디스플레이 될 수도 있으며, 하나의 티브이 수상기에 두개의 화면을 조합하여 디스플레이 될 수도 있다. 예를 들어, 하나의 티브이 수상기 화면을 통해 두개의 채널을 동시에 볼 수 있는 디스플레이 모드에는 화면을 좌우로 분리해 볼 수 있는 분리 화면(split screen)과 큰 화면에 작은 화면을 구성하는 PIP 등이 있다.
종래에는 두개의 채널에 대한 디코딩을 하기 위해서 도 2와 같이 비디오 디코더를 두 개 이용한다.
즉, 각 채널을 담당하는 제 1, 제 2 튜너(201,204)는 안테나를 통해 수신된 티브이 신호로부터 선택된 채널에 맞는 주파수를 각각 검파한 후 제 1, 제 2 시스템 디코더(202,205)로 각각 출력한다. 상기 제 1, 제 2 튜너(201,204)의 출력인 TS(Transport Stream)는 변조된 티브이 신호를 트랜스포트로 복원한 디지털 패킷 데이터이다. 상기 제 1, 제 2 시스템 디코더(202,205)는 상기 TS 패킷으로부터 원하는 프로그램에 해당하는 비디오 패킷을 분리해 내고 이를 비디오 PES(Packetized Elementary Stream)로 디코딩한 후 제 1, 제 2 비디오 디코더(203,206)로 각각 출력한다.
상기 제 1, 제 2 비디오 디코더(203,206)는 입력되는 비디오 PES를 MPEG 디코딩 」알고리즘으로 디코딩한 후 화면 조합부(207)로 출력한다. 이때, 상기 제 1, 제 2 비디오 디코더(203,206)의 각 내부 구성은 상기된 도 1과 동일하다.
즉, 두개의 채널에 대한 디코딩을 하기 위해서는 도 1과 같이 비디오 디코더가 2개 필요하게 된다. 따라서, 상기 제 1, 제 2 비디오 디코더(203,206)는 각 채널을 담당하는 디코더의 상호 연관성이 없으며 서로에게 간섭 또한 일으키지 않으므로 두개의 채널을 개별적으로 그리고 안정적으로 운용할 수 있다. 그리고 이렇게 디코딩된 두개의 동영상은 화면 조합부(207)를 통해 실제 디스플레이 화면상에서도 손실된 화면 없이 그리고 다양하게 조합되어 시청자에게 여러 가지 디스플레이 모드에 대한 선택의 폭을 넓혀 줄 수가 있을 것이다.
그러나, 이러한 방식에 의해 두개의 채널에 대한 듀얼 디코딩을 하게 되면 두 개의 비디오 디코더를 이용해야 하므로 구현 비용이 증가하는 문제점이 있다.
또 다른 종래 기술은 본 출원인에 의해 출원된 바 있으며(출원일 : 00.01.12, 출원번호 : 2000-0001414호), 앞서 설명한 종래 기술의 단점인 고비용을 개선하기 위해 하나의 디코더를 이용하여 두개 채널에 대해 디코딩한다. 즉, 상기된 특허는 두 개의 채널을 구성하는 동영상을 일정한 분리 가능한 시간 단위 또는 공간 단위(예를 들면, 픽처 또는 매크로 블록)로 나누어 두개의 채널을 번갈아가며 디코딩 하는 것이다.
그러나 이러한 종래 기술은 화면 손실 없이 안정적으로 두 개의 채널을 동시에 디코딩 하기 어려운 점이 있으며 특히, 하나의 채널에 전송상에 비트스트림 언더플로우(underflow) 등의 오류가 발생하였을 경우 상호 간섭에 의해 다른 채널에 치명적인 파급효과를 미치는 결함이 있다.
즉, 상기된 특허는 2개의 HD급 비디오 신호를 동시에 디코딩할 때 채널 에러나 VSB 수신칩 에러 등으로 인해 버퍼에 언더플로우가 발생할 경우 이 언더플로우가 지속되면 VBV 버퍼의 제어에 문제가 발생하면서 오버플로우가 발생하고 이로 인해 화면이 정지되거나 화면이 뭉개지는 등의 화면 손실이 발생한다.
본 발명의 목적은 앞서 설명한 종래 기술들의 문제점인 HD 듀얼 비디오 디코더의 고비용 문제와 듀얼 비디오의 상호 간섭에 의한 불안정한 동작 문제를 해결하기 위한 비디오 디코딩 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 비디오 디코더의 주요 구성 블록을 공유하고 디스플레이 동기 신호에 맞추어 듀얼 비디오 디코딩을 수행함으로써, 상이한 전송 환경, 비트 레이트, 프레임 레이트 등의 조건을 가지는 두개의 HD급 영상을 화면 손실 없이 독립적으로 디코딩하는 비디오 디코딩 장치 및 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 비디오 디코딩 장치는, 복수개의 튜너를 통해 동시에 튜닝되어 복조된 각 채널의 TS 비트 스트림으로부터 제1, 제2 비디오 ES를 디코딩하여 출력하는 제1, 제2 디코더에서 출력되는 제 1 비디오 ES와 제 2 비디오 ES 영역으로 구분되어 있으며, 상기 제 1, 제 2 디코더에서 출력되는 비디오 ES를 해당 영역에 일시 저장하는 VBV 버퍼 메모리; 단일 비디오 ES의 디코딩인지, 듀얼 비디오 ES의 디코딩인지를 지시하는 디코딩 모드와 화면 상의 디스플레이 형태를 지시하는 디스플레이 모드가 설정되면 제1, 제2 비디오 ES 중에서 현재 디코딩해야 할 비디오 ES를 결정한 후 디스플레이 동기 신호를 이용하여 하나의 비디오 디코더에서 제 1, 제 2 비디오 ES의 디코딩이 간섭없이 서로 독립적으로 이루어지도록 제어하며, 또한 복원된 화면을 디스플레이 해야 하는 동기 신호의 개수인 디스플레이 번호 display_number를 이용하여 디코딩 중인 해당 비디오 프레임의 프레임 레이트를 제어하는 디코딩 제어부; 그리고 상기 디코딩 제어부의 제어에 의해 기 설정된 디코딩 단위로 상기 VBV 버퍼 메모리의 해당 영역에서 디코딩할 비디오 ES를 읽어 와 디스플레이 동기 신호에 동기된 가변 길이 디코딩(VLD), 역양자화(IQ) 과정, 역 이산 코사인 변환(IDCT) 과정, 및 움직임 보상(MC) 과정을 거쳐 원래 화면의 영상 신호로 복원하는 하나의 비디오 디코더를 포함하는 것을 특징으로 한다.
상기 하나의 비디오 디코더에서 디코딩 단위로 듀얼 비디오 디코딩되어 출력되는 제 1, 제 2 영상 신호를 디스플레이 모드에 맞게 조합한 후 디스플레이를 위해 출력하는 화면 조합부를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 복수개의 튜너를 통해 동시에 튜닝되어 복조된 각 채널의 TS 비트 스트림으로부터 추출된 제1, 제2 비디오 ES를 하나의 비디오 디코더를 통해 동시에 디코딩하기 위한 디지털 방송 수신기의 비디오 디코딩 방법은,
(a) 단일 비디오 ES의 디코딩인지, 듀얼 비디오 ES의 디코딩인지를 지시하는 디코딩 모드와 화면 상의 디스플레이 형태를 지시하는 디스플레이 모드가 설정되면 제1, 제2 비디오 ES 중에서 현재 디코딩해야 할 비디오 ES를 결정한 후 기 설정된 디스플레이 동기 신호의 천이 구간을 기다리는 단계;
(b) 상기 디스플레이 동기 신호의 천이 구간에서 디스플레이 동기 신호에 맞게 결정된 디스플레이 번호(display_number, 복원된 화면을 디스플레이 해야 하는 동기 신호의 개수임)를 이용하여 상기 (a) 단계에서 결정된 디코딩할 비디오 ES의 프레임 레이트를 점검한 후 다음 디코딩 단계로 진행하거나 아니면 다음 디스플레이 동기 신호 구간까지 디코딩을 하지 않고 기다리는 단계;
(c) 지연된 디코딩임을 알리는 지시 신호를 이용하여 현재 디코딩이 지연된 디코딩인지를 판단하는 단계;
(d) 상기 (c) 단계에서 이전 디코딩이 지연된 상태가 아니라고 판별되면 해당 비디오 프레임의 픽쳐 헤더 정보를 디코딩하고, 이전 디코딩이 지연된 상태라고 판별되면 상기 픽쳐 정보 디코딩 과정을 바이패스하는 단계;
(e) 상기 (d) 단계가 수행되고 나면 비트스트림상에 삽입되어진 해당 비디오 프레임의 DTS(Decoding Time Stamp)를 수신기 전체의 기준 클록에 의해 계산된 STC(System Time Clock)과 비교하여 대기(waiting), 스킵(skip), 디코딩(decoding) 중 어느 하나에 해당되는지를 판단하는 단계;
(f) 상기 (e) 단계에서 '대기'로 판별되면 지연된 디코딩임을 알리는 지시 신호를 '1'로 설정하고 다음 디스플레이 동기 신호 구간까지 디코딩을 하지 않고 기다리는 단계; 그리고
(g) 상기 (e) 단계에서 '스킵'으로 판별되면 상기 (a) 단계에서 결정된 비디오 ES의 디코딩을 기 설정된 디코딩 단위만큼 스킵하고, '디코딩'으로 판별되면 상기 (a) 단계에서 결정된 비디오 ES의 디코딩을 기 결정된 디코딩 단위로 수행하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
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이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 3은 본 발명에 따른 비디오 디코더를 포함한 디지털 방송 수신기의 전체 구성 블록도이고, 도 4는 비디오 디코딩 장치의 상세 블록도이다.
도 3을 보면, 2개의 HD급 비디오 신호를 동시에 디코딩하기 위해 2개의 튜너(301,303), 시스템 디코더(302,304), 및 하나의 비디오 디코더(305)를 포함한다.
상기 비디오 디코더(305)의 출력단에는 동시에 디코딩된 2개의 영상 신호를 조합한 후 디스플레이를 위해 출력하는 화면 조합부(306)가 더 구비된다.
상기 비디오 디코더(305)는 도 4에서와 같이 주요 블록들을 공유하고, 디코딩 제어부(420)의 제어에 의해 듀얼 비디오의 디코딩이 가능하도록 하고 있다. 즉, 상기 디코딩 제어부(420)는 디스플레이 동기 신호 display_sync에 동기되어 듀얼 비디오 디코딩이 이루어지도록 비디오 디코더 내부의 블록들을 제어한다.
도 4를 보면, 하나의 비디오 디코더에서 싱글 비디오 디코딩 및 듀얼 비디오 디코딩을 제어하는 디코딩 제어부(420), 상기 제 1 시스템 디코더(302)에서 출력되는 제 1 비디오 PES를 비디오 ES로 디코딩하는 제 1 PES 디코더(401), 상기 제 2 시스템 디코더(304)에서 출력되는 제 2 비디오 PES를 비디오 ES로 디코딩하는 제 2 PES 디코더(402), 상기 제 1, 제 2 비디오 ES를 일시 저장하는 VBV 버퍼 메모리(404), 상기 제 1, 제 2 비디오 ES를 상기 VBV 버퍼 메모리(404)의 해당 영역에 쓰는 버퍼 메모리 쓰기 제어부(403), 상기 디코딩 제어부(420)의 제어에 의해 상기 VBV 버퍼 메모리(404)에 저장된 해당 비디오 ES를 읽어 와 VLD부(406)로 출력하는 버퍼 메모리 읽기 제어부(405)를 포함하여 구성된다.
또한, 상기 비디오 디코더(305)는 상기된 구성에 도 1과 같이 VLD부(406), IS/IQ부(407), 계수 버퍼(408), IDCT부(409), 가산기(410), 움직임 보상부(411), 저장 버퍼(412), 예측 버퍼(413), 및 프레임 메모리(400)를 포함한다.
여기서, 상기 VBV 버퍼 메모리(404)와 프레임 메모리(400)는 비디오 디코더 내부 또는 외부에 장착되어지며, 각 비디오의 비트스트림 영역으로 구분되어 있다. 즉, 1개의 비디오 비트스트림은 1개의 프로그램을 의미하며, n개의 비디오 비트스트림은 n개와 같거나 n개보다 적은 수의 프로그램을 의미한다. 이는 n개의 비디오 비트스트림에는 같은 프로그램이 중복될 수도 있기 때문이다.
그리고, 본 발명은 듀얼 비디오 디코딩 모드에서 화면 깨짐 없이 듀얼 비디오 디코딩을 하기위해 각 비디오의 디코딩에 이용하는 프레임 메모리(frame memory) 개수를 4개 이상으로 한다.
상기된 도 4에서 비디오 PES(VPES), 비디오 ES, DCT 계수(Coefficient), 움직임 벡터(Motion vector), 디코딩된 픽셀(Decoded pixel) 등의 데이터 흐름은 실선으로 표시하고, 마이크로프로세서 인터페이스(Microprocessor interface), 디코딩 제어 신호(Decoding control signal), 디스플레이 정보(Display information) 등의 제어 신호는 점선으로 표시하고 있다.
이와 같이 구성된 본 발명에서 제 1 튜너(301)를 통해 튜닝된 채널의 RF 신호는 TS(Transport stream) 패킷 형태로 복조되어 제 1 시스템 디코더(302)로 입력되고, 제 2 튜너(302)를 통해 튜닝된 채널의 RF 신호는 TS 패킷 형태로 복조되어 제 2 시스템 디코더(304)로 입력된다. 여기서, 상기 제 1, 제 2 튜너(301,303)에서 튜닝된 채널의 RF 신호는 모두 HD급 신호일 수도 있고, 어느 하나만 HD급 신호일 수도 있다.
상기 제 1, 제 2 시스템 디코더(302,304)는 동일한 구성 및 작용을 하며, 그 중 하나에 대해서 설명하면 시스템 디코더는 튜너를 통해 입력되는 TS 패킷 중 원하는 채널의 PID(program ID)에 맞춰 오디오와 비디오의 PES(packetized elementary stream)로 디코딩한다.
즉, 전송되어온 MPEG-2 비디오와 오디오 그리고, 데이터 비트 스트림은 다중화되어 있으므로, 시스템 디코더에서 비디오 PES와 오디오 PES 그리고, 데이터 PES로 분리된다. 그리고, 분리된 비디오 PES는 비디오 디코더(305)로 출력된다. 상기 분리된 오디오 PES와 데이터 PES는 본 발명의 특징이 아니므로 상세 설명을 생략한다.
상기 비디오 디코더(305)는 비디오 PES 패킷으로부터 ES 형태의 비디오 비트스트림을 추출한 후 이를 메모리에 저장한다. 이때, 각 비디오의 비트스트림 영역은 메모리 상에 분리되어 있다. 그리고 상기 비디오 디코더(305)는 디스플레이 동기 신호와 디코딩 단위에 따라 순차적으로 상기 메모리에서 비디오 비트스트림을 판독하여 디코딩을 수행한 후 화면 조합부(306)를 통해 디스플레이 장치(306)로 출력한다.
본 발명에서는 설명의 편의를 위해 하나의 비디오 신호만을 디코딩하는 모드는 싱글 비디오 디코딩 모드, 2개의 비디오 신호를 동시에 디코딩하는 모드는 듀얼 비디오 디코딩 모드라 한다. 즉, 하나의 튜너를 통해 하나의 채널만을 선택한 경우 싱글 디코딩 모드이고, 분리 화면(split screen)이나 PIP 구현을 위해 2개의 튜너를 통해 채널을 선택한 경우 듀얼 디코딩 모드이다. 여기서, 2개의 튜너를 통해 선국되는 채널은 같은 채널일 수도 있고, 서로 다른 채널일 수도 있다.
본 발명의 비디오 디코더(305)는 듀얼 디코딩 모드에서 각 비디오의 디코딩 단위는 비디오 프레임(video frame)으로 한다.
그리고, 듀얼 비디오의 각 비디오 비트스트림을 구분 짓기 위해 비디오 ID(Identifier)라는 용어를 사용하며 비디오 ID는 1 또는 2를 갖는 것을 실시예로 한다. 이 값은 설계자에 따라 달라질 수 있으므로 상기된 예로 한정하지 않는다.
이때, 선택된 비디오 ID의 해당 비디오 프레임을 복원하는 과정은 싱글 비디오 디코딩 모드와 듀얼 비디오 디코딩 모드에 상관없이 일반적인 데이터 경로를 통해 이루어지는데, 싱글 비디오 디코딩 모드일 경우에 좀더 안정적인 동작을 위해 듀얼 비디오 디코딩 모드일 때와는 다른 디코딩 제어 흐름을 갖는다.
상기 듀얼 비디오 디코딩 모드일 경우 비디오 디코더(305)는 핵심 연산 회로와 제어 회로를 공유하며, 디스플레이 동기 신호에 동기시켜 듀얼 비디오 디코딩을 수행함으로써, 다른 채널 또는 경로를 통해 입력된 두개의 압축 동영상을 최대한 독립성을 보장하며 복원한다.
즉, 상기 듀얼 비디오 디코딩에 있어서 디스플레이 동기 신호인 display_sync 신호를 이용하여 듀얼 비디오 디코딩을 분리함으로써, 각 비디오의 비트스트림 에러, 전송상의 오류에 의한 언더플로우 또는 오버플로우, 디코딩 과정상의 오류 등이 서로 다른 비디오의 디코딩에 영향을 미치지 않도록 한다.
이때, 복원된 동영상을 화면 끊김이나 화면 지연 없이 디스플레이 하기 위해서 디코딩 과정 중에 프레임 레이트(frame rate)를 제어하는 수단으로 display_number를 이용하는데, 상기 display_number는 복원된 화면을 디스플레이 해야 하는 동기 신호의 개수이다.
상기 display_number는 0, 1, 2, 3의 값을 가지며 싱글 디코딩 모드일 경우에는 display_number < 2 인 조건을 만족할 때, 듀얼 디코딩 모드일 경우에는 display_number < 3 인 조건을 만족할 때 디스플레이 동기 신호에 동기시켜 해당 비디오 프레임에 대한 디코딩을 수행한다.
즉, 본 발명은 다양한 프레임 레이트와 필름 모드의 비디오 비트스트림을 프레임 단위로 타임 멀티플렉싱하여 디코딩하기 위하여 각 비디오 비트스트림의 매 디스플레이 프레임마다 디스플레이 번호 display_number를 할당한다. 상기 display_number은 듀얼 비디오 디코딩할 프레임 레이트와 필름 모드 신호에 따라 달라진다. 이때, 디코딩 제어부(420)는 디스플레이 번호가 1인 것을 우선으로 하여 display_sync에 맞추어 타임 멀티플렉싱하게 출력하고, 출력한 뒤에는 해당 display_number를 1씩 줄여 디스플레이 상태를 나타낸다.
또한, 디코딩 제어에 의해 복원된 영상을 디스플레이 하는 시점에서는 화질 열화를 방지하기 위해 디스플레이 필드(display field)의 동일성(parity)을 일치시켜 복원된 영상을 화면에 출력한다. 상기된 조건을 만족하기 위해 디코딩에서부터 디스플레이까지의 필드 지연(field delay)은 싱글 디코딩 모드일 경우에 1 필드 지연이며, 듀얼 디코딩 모드일 경우에는 각 비디오의 프레임 레이트와 디코딩 동기 신호 구간에 따라 1 필드 또는 2 필드 지연을 가진다.
즉, 비월주사인 경우에는 필드 패리티까지 맞추어 디스플레이하여야 한다. 그러므로, 비디오 비트스트림의 소스가 비월주사일 경우에 필드 패리티가 맞도록 디코딩하기 위하여 디코딩 제어부(420)는 각 비디오 비트스트림에 대해 현재 디스플레이해야 할 필드 패리티와 display_sync의 필드 패리티가 일치하는지를 검사한다. 이때, 싱글 디코딩에서 필드 패리티가 일치하지 않을 경우 다음 디스플레이 동기 신호에서 디코딩하게 되면 필드 패리티가 맞추어지게 된다. 예를 들어, display_sync가 '0'에서 필드 패리티가 맞지 않으면 '1'이 될때까지 기다렸다가 디코딩하면 필드 패리티가 맞게 된다. 따라서 하나의 동기신호 동안 기다리게 되면 결과적으로 반복(repetition)하는 효과가 있는 것이다. 그 동안에는 display_number가 0인 값으로 더 이상 감소시키지 않는다.
그리고, 상기 듀얼 비디오 디코딩 모드에서 프레임 레이트가 59.94, 60 frames/sec인 압축 동영상에 대해서는 각 비디오 간에 오류 확산을 방지하고 정상적인 디스플레이 프레임 레이트를 유지하기 위해 하나의 display_sync 구간에서 두개의 프레임에 대해 디코딩을 수행한다.
이하, 도 4 내지 도 9를 참조하여 본 발명의 비디오 디코딩 과정을 상세히 설명한다.
즉, 도 4에서 비디오 디코더(305)의 입력은 제 1, 제 2 시스템 디코더(302,304)에서 디코딩된 비디오 PES 패킷이며, 비디오 디코더(305)의 최종 출력은 디스플레이 할 비디오 프레임 정보이다.
상기 비디오 디코더(305)의 디코딩 제어부(420)는 비디오 디코더의 전체 동작을 제어한다. 즉, 마이크로 프로세서(도시되지 않음)에 의해 동작에 필요한 디코딩 모드(싱글 디코딩, 듀얼 디코딩)와 디스플레이 모드 등이 설정되면 이에 따라 상기 디코딩 제어부(420)는 비디오 디코더의 내부 블록들을 제어한다. 이중 버퍼 메모리 읽기 제어부(405)와 VLD(406)로 출력되는 디코딩 제어 신호(Decoding control signal)에는 디코딩 모드, 선택된 비디오 ID 등이 포함되며, 디스플레이 장치로 출력되는 디스플레이 정보(Display Information)에는 디스플레이 할 화면 크기, 디스플레이 모드(PIP, Split screen), 비디오 프레임의 메모리 위치 등이 포함된다.
제 1 PES 디코더(401)는 제 1 시스템 디코더(302)에서 출력되는 비디오 PES를 비디오 ES(Elementary Stream)로 디코딩한 후 버퍼 메모리 쓰기 제어부(403)를 통해 VBV 버퍼 메모리(404)의 해당 영역에 쓰고, 제 2 PES 디코더(402)는 제 2 시스템 디코더(304)에서 출력되는 비디오 PES를 비디오 ES로 디코딩한 후 버퍼 메모리 쓰기 제어부(403)를 통해 VBV 버퍼 메모리(404)의 해당 영역에 쓴다. 그리고, 일 예로 상기 제 1 PES 디코더(401)에서 출력되는 비디오 ES의 비디오 ID는 '1'을, 제 2 PES 디코더(402)에서 출력되는 비디오 ES의 비디오 ID는 '2'로 설정하였다고 가정한다.
상기 VBV 버퍼 메모리(404)는 비디오 ID에 따라 메모리 상에 분리되어 있으며 상기 버퍼 메모리 쓰기 제어부(403)는 입력되는 ES의 비디오 ID에 따라 저장할 메모리 상의 위치를 지정하고 저장 과정을 제어하는 기능을 수행한다.
그리고, 상기 VBV 버퍼 메모리(404)에 저장된 비디오 ES는 버퍼 메모리 읽기 제어부(405)를 통해 VLD부(406)로 출력된다. 즉, 상기 버퍼 메모리 읽기 제어부(405)는 VLD부(406)의 요청에 따라 디코딩 할 비디오 ES가 저장되어 있는 메모리에서 해당 비트스트림을 판독하여 VLD부(406)로 전달한다.
상기 VLD부(406)는 MPEG 규격의 문법적 구조를 해독하여 입력된 비트스트림으로부터 영상 복원에 필요한 DCT 계수와 양자화 값 그리고, 움직임 벡터를 추출해 낸다.
상기 양자화 값, DCT 계수는 역스캔 및 역양자화(Inverse Scan/Inverse Quantizer ; IS/IQ)부(407)로 출력되고, 움직임 벡터는 움직임 보상(Motion compensation)부(411)로 출력된다.
상기 IS/IQ부(407)는 지그-재그 스캔 방식 또는 택일 스캔(Alternate scan) 방식으로 입력되는 데이터를 라스터 스캔(Raster Scan) 방식으로 역스캔하고, 역스캔된 DCT 계수를 양자화 값에 따라 역 양자화한 후 계수 버퍼(408)를 통해 IDCT부(409)로 출력한다. 상기 IDCT부(409)는 역 양자화된 DCT 계수에 대해 IDCT를 수행하여 픽셀 차분치(Difference Pixel Value)를 복원한 후 가산기(410)로 출력한다.
한편, 상기 움직임 보상부(411)는 상기 움직임 벡터와 프레임 메모리(400)에 저장된 이전 프레임 즉, 픽셀 보상치(Compensated Pixel Value)를 읽어 와 현재의 픽셀값에 대한 움직임 보상을 수행한 후 예측 버퍼(413)를 통해 가산기(410)로 출력한다.
상기 가산기(410)는 IDCT된 값과 움직임 보상된 값 즉, 픽셀 차분치와 픽셀 보상치를 더하여 최종 픽셀값인 완전한 영상으로 복원한 후 저장 버퍼(412)를 통해 다시 프레임 메모리(400)에 저장한다.
상기 복원 픽셀들은 하나의 완전한 복원 영상을 구성하게 되며, 디스플레이 가능하게 된다. 상기 디코딩 제어부(420)는 각 비디오 프레임에 대한 복원이 완료되면 그 영상의 저장위치와 관련 정보를 디스플레이 장치에 전달하여 화면에 표시되도록 한다.
상기 비디오 디코더의 전체 동작을 디코딩 모드에 따라 제어하는 디코딩 제어부(420)는 디스플레이의 기준 신호인 display_sync에 동기되어 동작하는데, 이는 화면에 표시되는 영상에 초점을 맞추어 비디오 디코딩을 제어하기 위해서이다. 그리고, ATSC, ARIB 등의 디지털 티브이 규격의 대표적인 프레임 레이트는 24, 30, 60frames/sec가 있으며 이들과 같은 계열인 23.976, 29.97, 59.94 frames/sec등이 있다. 즉, 상기 디코딩 제어부(420)는 마이크로 프로세서로부터 출력되는 동영상의 프레임 레이트와 비월주사(Interlace sequence), 순차주사(Progressive sequence) 정보의 분석에 의해 모든 프레임 레이트에 대해 30Hz의 display_sync 신호를 이용하여 듀얼 비디오 디코딩이 수행되도록 제어한다.
예를 들어, 프레임 레이트가 30일 경우 30Hz의 디스플레이 동기 신호 display_sync를 이용하여 디코딩하게 되며, 디스플레이 할 필드 개수인 display_number의 값은 도 6과 같이 0,1,2의 값을 가지게 된다.
도 5는 상기 디코딩 제어부(420)의 제어 흐름을 순차적으로 보여주고 있다.
즉, 디코딩 모드에 상관없이 영상 복원은 display_sync 신호에 동기되어 이루어지는데, 단계 S1에서는 디스플레이 동기 신호 display_sync의 천이 구간(transition state)을 기다려 디코딩을 동기시킨다.
그리고 나서, 디코딩 할 비디오 ID를 선택한다(단계 S2). 이때 싱글 비디오 디코딩일 경우에는 따로 구분하여 비디오 ID를 선택할 필요가 없다. 즉 듀얼 비디오 디코딩 모드일 경우에만 display_sync의 구간에 따라 비디오 ID를 선택하는데, 디코딩 구간이 달라져 발생하는 차이는 디코딩에서부터 디스플레이까지 필드 지연이다.
예를 들어, 도 7은 24 프레임 동영상(V1)과 30 프레임 동영상(V2)의 듀얼 디코딩 과정을 보여주는데, (b),(c)에서의 디코딩-디스플레이 타이밍은 display_sync가 1인 구간에서 V1를 디코딩하고 0인 구간에서 V2을 디코딩하며 (d),(e)에서의 디코딩-디스플레이 타이밍은 반대의 display_sync 구간에서 각 비디오 ID를 디코딩한다.
그리고, 비디오 프레임 디코딩 중에 VBV 버퍼 메모리(404)에 언더플로우가 발생하면 화면 깨짐 현상이 발생하므로 이를 방지하기 위해 상기 디코딩 제어부(420)는 VBV 버퍼 메모리(404)의 상태를 점검하면서 진행한다(단계 S3). 즉, 단계 S3에서 디코딩 제어부(420)는 VBV 버퍼 메모리(404)를 점검하여 디코딩에 충분한 비디오 ES가 준비되어 있지 않으면 단계 S1로 되돌아가 다음 display_sync 구간까지 기다렸다가 다시 디코딩을 진행한다. 그리고 상기 VBV 버퍼 메모리(404)에 디코딩에 충분한 비디오 ES가 준비되어 있으면 다음 단계 S4로 진행한다.
상기 단계 S4에서는 비디오 프레임 레이트를 점검하고 또한, 지연된 디코딩(suspended decoding)인지를 점검한다. 상기 프레임 레이트의 점검은 30Hz 디스플레이 동기 신호에 맞게 결정된 디스플레이 필드 개수(display_number)에 의해 이루어진다. 상기 display_number은 {0,1,2,3}의 값을 가지는데, 싱글 비디오 디코딩 모드일 경우 display_number < 2인 조건, 듀얼 디코딩 모드일 경우 display_number < 3인 조건을 만족하면 다음 단계 S5의 픽처 헤더 정보 디코딩과 그 다음 단계 S6의 헤더 인터럽트 발생의 단계를 거치게 된다. 만약 display_number가 상기된 조건을 만족하지 않으면 단계 S1로 되돌아가 다음 display_sync 구간까지 기다렸다가 다시 디코딩을 진행한다.
그리고, 상기 단계 S4에서 이전 디코딩이 지연된 상태임을 나타내는 SUSPENDED 신호가 '1'이면 DTS를 체크하는 단계 S7로 진행하고, 그렇지 않을 경우 단계 S5의 픽처 헤더 정보 디코딩과 단계 S6의 헤더 인터럽트 발생 단계를 거쳐 DTS를 체크하는 단계 S7로 진행한다.
상기 display_number에 대한 자세한 내용은 후반부에 다시 설명할 것이다.
상기 단계 S5에서는 VBV 버퍼 메모리(404)로부터 비트스트림을 읽어 내어 헤더 정보를 디코딩하도록 VLD부(406)를 동작시킨다. 상기 VLD부(406)는 비트스트림으로부터 동영상의 프레임 레이트, 픽처 코딩 타입(Picture coding type), 픽처 구조(Picture structure), 디스플레이 특성 등의 헤더 정보를 디코딩한다.
상기 픽처 헤더 디코딩이 끝난 후, 단계 S6에서 마이크로 프로세서에 인터럽트를 발생시킨다. 마이크로 프로세서는 인터럽트 처리에서 동영상의 특징에 맞게 디코딩 모드를 설정하거나 메모리 영역을 재설정해서 디코딩에 필요한 제반 사항을 제어하는 역할을 한다.
상기 단계 S7에서는 비트스트림상에 삽입되어진 해당 비디오 프레임의 DTS(Decoding Time Stamp)를 수신기 전체의 기준 클록에 의해 계산된 STC(System Time Clock)과 비교하여 그 값이 일정한 범위 안에 있는지를 판단한다. 만일 일정 한 범위 안에 들면 단계 S8을 거쳐 단계 S9로 진행하여 디코딩을 수행한다. 즉, DTS 검사에 의해 DTS가 STC에 비해 상당히 커진 SKIP 조건이거나 정상 디코딩 범위임을 알리는 DEC 조건이면 디코딩을 계속 진행한다. 만약 DTS 검사에서 DTS가 STC에 비해 상당히 작은 WAIT 조건이면 단계 S12에서 지연된 디코딩임을 알리는 SUSPENDED 신호를 '1'로 설정하고 다음 display_sync까지 디코딩을 지연한다.
단계 S8에서는 디스플레이 필드의 동일성을 일치시키기 위해 display_sync 구간을 검사한다. 이를 위해 상기 디코딩 제어부(420)는 각 비디오 비트스트림에 대해 현재 디스플레이해야 할 필드 패리티와 display_sync의 필드 패리티가 일치하는지를 검사한다. 이때, 일치하지 않는 경우에는 지연된 디코딩임을 알리는 SUSPENDED 신호를 '1'로 설정하고 다음 display_sync까지 디코딩을 지연한다. 이 경우 display_number를 줄이지 않는다.
즉, 디코딩 제어에 의해 복원된 영상을 디스플레이 하는 시점에서는 화질 열화를 방지하기 위해 디스플레이 필드(display field)의 동일성(parity)을 일치시켜 복원된 영상을 화면에 출력하여야 한다. 특히 비월주사 방식의 동영상일 경우, 디스플레이 필드의 동일성(parity)이 일치하지 않으면, 예를 들어 홀수 주사해야 할 구간(즉, 디스플레이 동기 신호가 0인 구간)에서 짝수 주사를 하게 되면 화질 열화가 발생한다. 이러한 화질 열화를 방지하기 위해 비월주사 방식일 경우에 MPEG 규격의 파라미터(parameter)인 progressive_sequence, picture_coding_type, top_filed_first, repeat_first_filed 등의 정보에 의해 필드 동일성을 일치시킨다.
그리고 상기된 조건을 만족하기 위해 디코딩에서부터 디스플레이까지의 필드 지연(field delay)은 싱글 디코딩 모드일 경우에 1 필드 지연이며, 듀얼 디코딩 모드일 경우에는 각 비디오의 프레임 레이트와 디코딩 동기 신호 구간에 따라 1 필드 또는 2 필드 지연을 가진다.
예를 들어, 도 6의 (a)와 같이 싱글 디코딩 모드에서 비월 주사 방식이고 top_field_first=1이면 디스플레이 동기 신호(display_sync)가 0인 구간에서 홀수 주사를 하기 위해 디스플레이 동기 신호가 1인 구간에서 미리 비디오 프레임에 대해 디코딩을 하며 이 경우의 필드 지연은 1 필드가 된다. 그리고, 듀얼 디코딩 모드에서는 필드 동일성을 미리 검사하지 않으며 디코딩 구간에 따라 디코딩을 진행한다. 이에 따라 듀얼 디코딩에서는 디스플레이 필드 지연이 가변적이다. 단계 S8에서 필드 동일성을 일치시키지 못하면 단계 S12를 거쳐 SUSPENDED 신호를 '1'로 설정하고 다음 디스플레이 동기 신호까지 디코딩을 지연한다.
위에 열거한 각 단계를 거쳐 다양한 디코딩 조건을 검사하여 모든 조건이 만족되면 단계 S9에서 픽처 데이터에 대한 비디오 디코딩을 진행한다. 픽처 데이터의 디코딩은 SKIP 또는 DEC 조건을 가진다. 디코딩 모드가 SKIP일 경우 현재 픽처 데 이터에 대해 실제 디코딩은 하지 않고 VBV 버퍼 메모리(404)로부터 비트스트림을 읽어 와 버리는 동작을 하게 된다. 이렇게 하면 이어지는 픽처에 대해 DTS 검사 범위를 만족시킬 수 있다. 그리고 픽처 데이터 디코딩을 SKIP하게 되면 화면 상에는 비디오 프레임이 건너 뛰어 표시되게 된다. 픽처 데이터에 대한 디코딩이 끝나면 단계 S10에서 인터럽트를 통해 마이크로 프로세서에게 디코딩이 완료되었음을 알린다.
그리고 단계 S11에서는 프레임 레이트에 따라 현재의 디스플레이 동기 신호 구간에서 비디오 프레임을 더 디코딩 할 것인지를 결정한다. 즉, 듀얼 디코딩에서 프레임 레이트가 59.94, 60frames/sec를 가지면 비디오 프레임을 하나 더 디코딩한다.
도 8, 도 9에서와 같이 프레임 레이트가 60인 경우를 보면 디코딩된 데이터를 화면에 디스플레이시 화면 손실이 없도록 하기 위해 하나의 디스플레이 동기 신호 구간에서 두 개의 비디오 프레임을 디코딩 하는 것을 알 수 있다.
이하, 상기 디코딩 제어부(420)에서 도 5의 흐름도와 같이 각 디코딩 블록과 동작을 제어하는 바람직한 예를 도 6 내지 도 9를 참조하여 싱글 디코딩 모드와 듀얼 디코딩 모드에 대해 자세히 설명하도록 한다.
도 6의 (a) 내지 (c)는 싱글 비디오 디코딩 모드의 바람직한 실시예이다. display_sync는 디스플레이 동기신호로서, 일 예로 0인 구간에서 홀수 주사가 이루어지며 1인 구간에서 짝수 주사가 이루어진다고 가정한다. 또한 display_sync 신호는 여러 가지 프레임 레이트에 모두 적용하기 위해 30Hz의 주기를 갖는 것을 실시 예로 한다.
그리고, 상기 비디오 디코딩(decoding)과 디스플레이(display)를 제어하는 수단으로써 제공된 display_number는 프레임 레이트와 헤더 정보에 따라 다른 값을 가짐으로써 필드 동일성을 일치시키고 프레임 레이트를 제어하게 된다. 이때, 새로운 디스플레이 프레임에 대한 display_number의 초기 값의 일 예는 하기의 표 1과 같다.
progressive sequence repeat first field top_field_first display_number
1 0 0 1
1 0 2
1 1 3
0 0 0 2
1 0 3
1 1 3
상기된 표 1에서 progressive sequence는 그 값이 1이면 순차 주사, 0이면 비월주사를 의미하는 파라미터이고, repeat first field는 첫 번째 오는 필드를 반복함을 의미하는 파라미터이다. 그리고, top_field_first는 프레임 픽쳐에서 어느 필드를 먼저 디스플레이할 것인가를 결정하는 파라미터로서, 1이면 톱 필드를 먼저 디스플레이하고, 0이면 바텀 필드를 먼저 디스플레이한다. 그리고, display_number는 반복할 프레임 수를 의미하는 파라미터로서, 해당 프레임이 디스플레이될 때마다 1씩 감소한다.
즉, 상기된 표 1은 프레임 레이트가 30 또는 60이고 순차 주사이거나 비월 주사이면서 픽처 구조(picture_structure)가 프레임 픽처일 경우에 적용 가능하다. 또 다른 예는 프레임 레이트가 24인 경우인데 이때 display_number는 2 또는 3의 값을 번갈아가며 가진다.
그리고, 디스플레이 프레임 특성에 맞게 지정된 display_number는 매 display_sync 구간마다 1씩 감소하며 0이 되면 새로운 디스플레이 프레임으로 변경되어야 화면정지 없이 자연스럽게 디스플레이 된다. 또한, 비디오 디코딩 시스템이 동작 개시 상태가 되면 display_number의 값은 0으로 초기화가 되어 디코딩 준비 상태가 되며 새로운 비디오 프레임에 대한 디코딩이 완료되면 새로운 display_number가 지정된다. 그리고 이러한 새로운 디스플레이 정보는 후처리 부에 전달된다. 이때, 비디오 디코딩 중간에 display_number가 0이 되고 1 필드 이상 지속되면 VBV 버퍼 메모리에 언더플로우가 발생했음을 나타내며 이 경우는 이전 비디오 프레임에 대한 디스플레이가 유지되어 화면상에는 정지화면으로 나타난다.
도 6의 (a)는 비월 주사 방식(progressive_sequence=0) 동영상이고 프레임 레이트가 30이며 홀수 주사 우선(top_field_first=1)인 싱글 비디오 디코딩의 예를 보이고 있다. 우선, 첫번째 픽처 헤더를 디코딩하여 필요한 MPEG 파라미터들을 추출해 내고 이 정보에 따라 이후의 디코딩이 제어된다. 초기 상태에서 display_number=0이므로 초기 상태인 display_sync=0인 구간에서 헤더를 디코딩하고(V1(H)), top_field_first가 1이므로 필드 동일성을 일치시키기 위해 display_sync=1인 구간까지 기다렸다가 픽처 데이터에 대한 디코딩을 진행한다(V1(D)). 이를 다음 display_sync 구간에서 디스플레이 하게 되면 tip_field_first=1인 특성에 맞게 필드 동일성을 일치시키는 효과가 있다.
그리고, 프레임 레이트가 30인 경우에 디스플레이 필드 개수는 2가 되어야 하므로 display_number는 새로운 비디오 프레임의 첫 번째 필드에서는 2인 값을 가지며 두 번째 필드에서는 1인 값을 가진다. 상기 display_number에 의해 새로운 비디오 프레임에 대한 디코딩 개시와 이전에 디코딩된 비디오 프레임에 대한 디스플레이 개시가 제어된다. 상기 display_number가 0 또는 1인 경우에 디코딩을 시작하고 디스플레이 정보에 대한 전달은 display_number가 0인 경우에 이루어진다. 이러한 디코딩 조건은 모든 싱글 디코딩에 적용된다.
도 6의 (b)는 순차주사(progressive_sequence=1) 방식의 24 프레임 레이트를 가지는 싱글 동영상에 대한 디코딩과 디스플레이 제어를 보여준다. 24 프레임 레이트를 가지는 동영상을 30Hz의 display_sync 신호에 의해 디코딩하는 방법은 3:2 풀다운(pull-down)과 유사한 방식을 이용한다. 즉, display_number의 개수를 3과 2인 값을 반복적으로 가지게 함으로써 30Hz의 display_sync에 24 프레임을 디코딩하는 것이다.
이때에도 (a)의 경우와 마찬가지로 초기상태에서 display_number는 0이므로 초기 상태인 display_sync=0인 구간에서 첫 번째 픽처 헤더에 대해 디코딩하여 필요한 파라미터 정보들을 추출한다. 그리고, 도 6의 (b)는 순차 주사 방식이므로 필드 동일성을 일치시킬 필요는 없다. 따라서, 데이터에 대한 디코딩을 바로 진행하고 프레임 레이트를 조절하기 위해 이후로 display_number가 3과 2의 값을 번갈아 가짐을 확인할 수 있다.
도 6의 (c)는 순차 주사 방식(progressive_sequence=1)의 60 프레임 레이트를 가지는 동영상에 대한 디코딩과 디스플레이 제어를 보여준다. 30Hz의 디스플레 이 동기 신호에서 60 프레임을 디코딩하고 디스플레이 하기 위해서는 display_sync의 매 구간에서 디코딩이 이루어져야 한다.
초기 상태인 display_number=0, display_sync=0인 구간에서 첫 번째 픽처 헤더에 대해 디코딩하여 필요한 파라미터 정보들을 추출한다. 이때에도 순차주사 방식이므로 display_sync 구간에 관계없이 디코딩을 진행하고 디스플레이 한다. 새로운 비디오 프레임의 디스플레이에 대해 display_number가 1인 값을 가지므로 매 구간마다 디코딩과 디스플레이가 이루어지는 효과가 있다.
도 7 내지 도 9는 듀얼 비디오 디코딩의 바람직한 실시예들로서, 상기된 싱글 비디오 디코딩에서와 같이 display_sync는 30Hz의 디스플레이 필드 구간을 나타내며 display_number는 각 비디오의 프레임 레이트를 제어하는데 이용된다. 상기 display_number는 프레임 레이트에 따라 새로운 비디오 프레임에 대해 디스플레이가 이루어질 때 특정 값으로 주어진다. 또한 디코딩 중인 비디오 프레임과 디스플레이 하는 비디오 프레임의 중복에 의한 화면 깨짐을 방지하기 위해 각 동영상을 디코딩 하는데 이용하는 비디오 프레임 개수는 4개 이상으로 한다.
도 7은 순차주사 방식의 24 프레임 동영상(V1)과 비월주사 방식의 30 프레임 동영상(V2)에 대한 듀얼 비디오 디코딩을 보여 준다. 듀얼 비디오 디코딩 모드에서는 각 비디오 ID에 대해 디코딩하는 display_sync 구간이 특정 값으로 정해진다. 이에 따라 (b),(c)에서는 display_sync가 0인 구간에서 V1를 디코딩하고, 1인 구간에서 V2를 디코딩한다. (c),(d)에서는 반대로 display_sync가 1인 V1을 디코딩하고, 0인 구간에서 V2를 디코딩한다. 이것은 두개의 동영상을 분리해 디코딩 하는 것을 보여 준다. 이때, 24 프레임 동영상은 싱글 디코딩과 마찬가지로 display_number를 3과 2를 반복함으로써 3:2 풀다운과 유사한 방식으로 디코딩 한다.
그리고, 디코딩할 display_sync 구간이 정해지면 해당 비디오 ID의 display_number에 의해 프레임 레이트를 제어하며 디코딩 여부를 결정하는데 display_number < 3 인 조건을 만족하면 디코딩을 진행한다. 듀얼 디코딩 모드에서는 주사 방식, 프레임 레이트 등의 정보와 display_sync 구간이 어떻게 정해졌느냐에 따라 디코딩에서부터 디스플레이 필드 지연이 가변적이 된다. 예를 들어, 도 7의 (b),(c)에서 V1에 대한 디코딩부터 디스플레이까지의 필드 지연이 첫 번째 비디오 프레임은 1필드이고 두 번째 비디오 프레임은 2필드이며 이어지는 비디오 프레임에서 가변적이다. 반면, V2은 짝수 주사 우선(top_field_first=0)인 비월 주사의 30 프레임 동영상인데 필드 동일성을 일치시켜 디코딩을 진행하며 디스플레이 필드 지연은 2필드이다.
도 8은 순차 주사 방식의 60 프레임 동영상(V1)과 비월 주사 방식의 30 프레임 동영상(V2)의 듀얼 디코딩 예를 보여 준다. 60 프레임을 가지는 동영상은 매 display_sync 구간에서 디스플레이가 이루어져야 하는데 이는 display_number의 값을 1로 결정하면 60 프레임 레이트의 효과를 얻게 된다. 그런데, 30Hz 동기 신호를 이용하므로 다른 하나의 동영상을 디코딩 하기 위한 시간을 확보하기 위해 그림과 같이 하나의 display_sync 구간에 두개의 비디오 프레임을 디코딩한다.
즉, 도 8의 (b),(c)에서는 display_sync가 0인 구간에서 60 프레임의 V1를 디코딩하며, 1인 구간에서 30 프레임의 V2을 디코딩한다. 도 8의 (d),(e)는 상기된 (b),(c)와 반대의 display_sync 구간에서 두 개의 동영상을 분리해 디코딩을 수행한다. 상기 V1은 60 프레임의 순차 주사이므로 필드 동일성에 관계없이 두개의 비디오 프레임에 대해 디코딩한다. 이때, 디코딩된 두개의 프레임 중에 첫 번째 프레임은 필드 지연이 1이고 두 번째 프레임은 필드 지연이 2가 되어 디스플레이된다. V2는 홀수 주사 우선(top_field_first=1)인 비월 주사이므로 필드 동일성을 일치시켜 디스플레이하며 지연은 1 필드이다. 도 7의 경우와 마찬가지로 두개의 동영상의 디코딩 조건은 해당 display_sync 구간이 되고 display_number < 3 인 조건을 만족하면 해당 비디오 프레임을 디코딩 한다.
도 9는 순차 주사 방식의 60 프레임 동영상(V1)과 순차 주사 방식의 24 프레임 동영상(V2)에 대한 듀얼 디코딩 예를 보여 준다. 도 9의 (b),(c)에서는 display_sync가 0인 구간에서 V1를 디코딩하며 1인 구간에서 V2을 디코딩 한다. 반면, 도 9의 (d),(e)는 상기된 (b),(c)와 반대의 display_sync 구간에서 두 개의 동영상을 분리해 디코딩을 수행한다.
이때, 상기 V1는 프레임 레이트가 60이므로 매 display_sync 구간에서 디스플레이 하기 위해 하나의 display_sync 구간에서 두 개의 비디오 프레임에 대해 디코딩한다. 그리고, 상기 V2은 프레임 레이트가 24 이므로 display_number의 값을 3과 2를 반복하며 디코딩한다. 도 9에서도 마찬가지로 각 동영상에 대해 정해진 display_sync 구간이고 display_number < 3 인 조건을 만족할 때 현재 비디오 프레임에 대해 디코딩을 진행한다.
이상에서와 같이 display_sync과 display_number라는 수단을 이용하여 싱글 디코딩 모드와 듀얼 디코딩 모드에서 디스플레이 필드 동일성을 일치시키면서 디코딩을 수행한다. 싱글 디코딩 모드에서는 디스플레이 지연이 1 필드로 일정한 값을 가지며 디스플레이 필드가 맞고 display_number < 2 인 조건을 만족할 때 디코딩을 수행한다. 듀얼 디코딩 모드에서는 디스플레이 필드 지연이 가변적이며 display_sync의 정해진 구간이 되고 display_number < 3 인 조건을 만족할 때 디코딩을 수행한다.
이때, 상기 듀얼 디코딩 모드에서 두개의 동영상 디코딩이 서로 간섭받지 않도록 하기 위해 정해진 display_sync 구간에서만 해당 비디오 ID를 디코딩하도록 한다. 이렇게 하면 하나의 비디오 ID의 VBV 버퍼 메모리에 언더플로우가 발생하게 되면 버퍼 메모리가 채워지기를 기다리지 않고 다음 비디오 ID에 대한 디코딩을 안정적으로 진행할 수가 있다.
이상에서와 같이 본 발명에 따른 고화질 듀얼 비디오 디코더 및 디코딩 방법에 의하면, 저렴하게 구현할 수 있는 하나의 비디오 디코더를 이용하여 2개의 HD급 압축 동영상을 화면 손실없이 동시에 디코딩함으로써 구현 회로의 복잡도를 줄이고 비용을 절감하는 효과가 있다.
또한, 안정적인 싱글 비디오 디코딩은 물론 디스플레이 동기 신호에 의해 독립적으로 두개의 동영상을 분리하여 디코딩함으로써 안정적인 두 채널 운용을 확보하고 사용자로 하여금 다양한 복원 화면에 대한 선택을 가능케 하는 효과가 있다.
특히 하나의 비디오 디코더에서 듀얼 비디오 디코딩 모드일 경우에 핵심 연산 회로와 제어 회로를 공유함으로써, 다른 채널 또는 경로를 통해 입력된 두개의 압축 동영상을 최대한 독립성을 보장하며 복원하는 효과가 있다.
그리고, 디스플레이 동기 신호인 display_sync 신호를 이용하여 듀얼 디코딩을 분리함으로써, 각 비디오의 비트스트림 에러, 전송상의 오류에 의한 언더플로우 또는 오버플로우, 디코딩 과정상의 오류 등이 서로 다른 비디오 비트스트림의 디코딩에 영향을 미치지 않게 하는 효과가 있다.
또한, 디코딩 과정 중에 프레임 레이트(frame rate)를 제어하는 수단으로 복원된 화면을 디스플레이 해야 하는 동기 신호의 개수인 display_number를 이용함으로써, 복원된 동영상을 화면 끊김이나 화면 지연 없이 디스플레이하는 효과가 있다.
또한, 디코딩 제어에 의해 복원된 영상을 디스플레이 하는 시점에서는 디스플레이 필드(display field)의 동일성(parity)을 일치시켜 화면에 출력함으로써, 화질 열화를 방지하는 효과가 있다.
그리고, 각 비디오의 디코딩에 이용하는 프레임 메모리(frame memory) 개수를 4개 이상으로 함으로써, 화면 깨짐 없이 듀얼 비디오 디코딩을 수행하는 효과가 있다.
또한, 듀얼 비디오 디코딩에서 프레임 레이트가 59.94, 60 frames/sec 인 압축 동영상에 대해서는 하나의 display_sync 구간에서 두개의 프레임에 대해 디코딩을 수행함으로써, 각 비디오 간에 오류 확산을 방지하고 정상적인 디스플레이 프레 임 레이트를 유지하는 효과가 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (18)

  1. 제1 튜너를 통해 튜닝되어 복조된 제1 채널의 TS 비트 스트림으로부터 제1 비디오 ES만을 디코딩하여 출력하는 제1 디코더와, 제2 튜너를 통해 튜닝되어 복조된 제2 채널의 TS 비트 스트림으로부터 제2 비디오 ES만을 디코딩하여 출력하는 제2 디코더를 포함한 디지털 방송 수신기의 비디오 디코딩 장치에 있어서,
    상기 제1, 제2 디코더에서 출력되는 제 1 비디오 ES와 제 2 비디오 ES 영역으로 구분되어 있으며, 상기 제 1, 제 2 디코더에서 출력되는 비디오 ES를 해당 영역에 일시 저장하는 VBV 버퍼 메모리;
    싱글 비디오 ES의 디코딩인지, 듀얼 비디오 ES의 디코딩인지를 지시하는 디코딩 모드와 화면 상의 디스플레이 형태를 지시하는 디스플레이 모드가 설정되면 제1, 제2 비디오 ES 중에서 현재 디코딩해야 할 비디오 ES를 결정한 후 디스플레이 동기 신호를 이용하여 하나의 비디오 디코더에서 제 1, 제 2 비디오 ES의 디코딩이 간섭없이 서로 독립적으로 이루어지도록 제어하며, 또한 복원된 화면을 디스플레이 해야 하는 동기 신호의 개수인 디스플레이 번호 display_number를 이용하여 디코딩 중인 해당 비디오 프레임의 프레임 레이트를 제어하는 디코딩 제어부; 그리고
    상기 디코딩 제어부의 제어에 의해 기 설정된 디코딩 단위로 상기 VBV 버퍼 메모리의 해당 영역에서 디코딩할 비디오 ES를 읽어 와 디스플레이 동기 신호에 동기된 가변 길이 디코딩(VLD), 역양자화(IQ) 과정, 역 이산 코사인 변환(IDCT) 과정, 및 움직임 보상(MC) 과정을 거쳐 원래 화면의 영상 신호로 복원하는 하나의 비디오 디코더를 포함하는 것을 특징으로 하는 비디오 디코딩 장치.
  2. 제 1 항에 있어서,
    상기 하나의 비디오 디코더에서 디코딩 단위로 듀얼 비디오 디코딩되어 출력되는 제 1, 제 2 영상 신호를 디스플레이 모드에 맞게 조합한 후 디스플레이를 위해 출력하는 화면 조합부를 더 포함하는 것을 특징으로 하는 비디오 디코딩 장치.
  3. 제 1 항에 있어서,
    상기 디코딩 제어부로 입력되는 신호에는 동영상의 디코딩 모드 정보, 디스플레이 모드 정보, 프레임 레이트, 주사 방식 정보를 적어도 포함하고,
    상기 디코딩 제어부에서 상기 비디오 디코더로 출력되는 제어 신호에는 하나의 비디오 ES를 디코딩하기 위한 싱글 디코딩 모드인지 복수의 비디오 ES를 동시에 디코딩하기 위한 듀얼 디코딩 모드인지를 지시하는 디코딩 모드 정보, 디코딩할 비디오 ES에 부여된 식별 정보(ID)를 적어도 포함하며,
    상기 디코딩 제어부에서 디스플레이 장치로 출력되는 디스플레이 정보에는 적어도 디스플레이 할 화면 크기, 디스플레이 모드, 비디오 프레임의 메모리 위치 정보를 포함하는 것을 특징으로 하는 비디오 디코딩 장치.
  4. 제 1 항에 있어서,
    상기 복수개의 튜너에서 튜닝되는 각 채널의 영상 신호의 프레임 레이트는 디스플레이 동기 신호의 프레임 레이트와 다른 프레임 레이트를 갖거나 아니면 같은 프레임 레이트를 갖는 것을 특징으로 하는 비디오 디코딩 장치.
  5. 제 1 항에 있어서,
    상기 듀얼 디코딩 모드에서 각 비디오 ES의 디코딩 단위는 비디오 프레임 단위인 것을 특징으로 하는 비디오 디코딩 장치.
  6. 삭제
  7. 제 1 항에 있어서, 상기 디코딩 제어부는
    각 비디오 비트스트림의 매 디스플레이 프레임마다 프레임 레이트에 따라 0, 1, 2, 3의 값 중 하나를 디스플레이 번호 display_number로 할당하며, 디코딩된 해당 비디오 프레임이 출력될 때마다 해당 display_number를 감소시키는 것을 특징으로 하는 비디오 디코딩 장치.
  8. 제 1 항에 있어서, 상기 디코딩 제어부는
    싱글 디코딩 모드에서는 display_number < 2 인 조건을 만족하고, 듀얼 디코딩 모드에서는 display_number < 3 인 조건을 만족하면, 상기 비디오 디코더를 제어하여 디스플레이 동기 신호에 동기시켜 해당 비디오 프레임에 대한 디코딩을 수행하는 것을 특징으로 하는 비디오 디코딩 장치.
  9. 제 1 항에 있어서, 상기 디코딩 제어부는
    상기 비디오 디코더에서 디코딩된 영상의 디스플레이 필드의 동일성을 일치시킨 후 디코딩된 영상을 출력하는 것을 특징으로 하는 비디오 디코딩 장치.
  10. 제 9 항에 있어서,
    디스플레이 필드의 동일성을 일치시키기 위해 하나의 비디오 ES를 디코딩하기 위한 싱글 디코딩 모드일 경우는 디코딩에서부터 디스플레이까지 1 필드 지연을 갖고, 복수의 비디오 ES를 동시에 디코딩하기 위한 듀얼 디코딩 모드일 경우는 각 비디오의 프레임 레이트와 디코딩 동기 신호 구간에 따라 디코딩에서부터 디스플레이까지 1 필드 또는 2 필드 지연을 갖는 것을 특징으로 하는 비디오 디코딩 장치.
  11. 제 1 항에 있어서, 상기 디코딩 제어부는
    디스플레이 동기 신호로 30Hz를 이용하며, 이 경우 듀얼 비디오 디코딩 모드에서 프레임 레이트가 59.94, 60 frames/sec인 압축 동영상에 대해서는 하나의 디스플레이 동기 신호 구간에서 두개의 비디오 프레임에 대해 디코딩을 수행하는 것을 특징으로 하는 비디오 디코딩 장치.
  12. 제1 튜너를 통해 튜닝되어 복조된 제1 채널의 TS 비트 스트림으로부터 추출된 제1 비디오 ES와, 제2 튜너를 통해 튜닝되어 복조된 제2 채널의 TS 비트 스트림으로부터 추출된 제2 비디오 ES를 하나의 비디오 디코더를 통해 동시에 디코딩하기 위한 디지털 방송 수신기의 비디오 디코딩 방법에 있어서,
    (a) 싱글 비디오 ES의 디코딩인지, 듀얼 비디오 ES의 디코딩인지를 지시하는 디코딩 모드와 화면 상의 디스플레이 형태를 지시하는 디스플레이 모드가 설정되면 제1, 제2 비디오 ES 중에서 현재 디코딩해야 할 비디오 ES를 결정한 후 기 설정된 디스플레이 동기 신호의 천이 구간을 기다리는 단계;
    (b) 상기 디스플레이 동기 신호의 천이 구간에서 디스플레이 동기 신호에 맞게 결정된 디스플레이 번호(display_number, 복원된 화면을 디스플레이 해야 하는 동기 신호의 개수임)를 이용하여 상기 (a) 단계에서 결정된 디코딩할 비디오 ES의 프레임 레이트를 점검한 후 다음 디코딩 단계로 진행하거나 아니면 다음 디스플레이 동기 신호 구간까지 디코딩을 하지 않고 기다리는 단계;
    (c) 지연된 디코딩임을 알리는 지시 신호를 이용하여 현재 디코딩이 지연된 디코딩인지를 판단하는 단계;
    (d) 상기 (c) 단계에서 이전 디코딩이 지연된 상태가 아니라고 판별되면 해당 비디오 프레임의 픽쳐 헤더 정보를 디코딩하고, 이전 디코딩이 지연된 상태라고 판별되면 상기 픽쳐 정보 디코딩 과정을 바이패스하는 단계;
    (e) 상기 (d) 단계가 수행되고 나면 비트스트림상에 삽입되어진 해당 비디오 프레임의 DTS(Decoding Time Stamp)를 수신기 전체의 기준 클록에 의해 계산된 STC(System Time Clock)과 비교하여 대기(waiting), 스킵(skip), 디코딩(decoding) 중 어느 하나에 해당되는지를 판단하는 단계;
    (f) 상기 (e) 단계에서 '대기'로 판별되면 지연된 디코딩임을 알리는 지시 신호를 '1'로 설정하고 다음 디스플레이 동기 신호 구간까지 디코딩을 하지 않고 기다리는 단계; 그리고
    (g) 상기 (e) 단계에서 '스킵'으로 판별되면 상기 (a) 단계에서 결정된 비디오 ES의 디코딩을 기 설정된 디코딩 단위만큼 스킵하고, '디코딩'으로 판별되면 상기 (a) 단계에서 결정된 비디오 ES의 디코딩을 기 결정된 디코딩 단위로 수행하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비디오 디코딩 방법.
  13. 제 12 항에 있어서, 상기 (b) 단계는
    하나의 비디오 ES를 디코딩하기 위한 싱글 디코딩 모드에서는 display_number < 2 인 조건을 만족하고, 복수의 비디오 ES를 동시에 디코딩하기 위한 듀얼 디코딩 모드에서는 display_number < 3 인 조건을 만족하면, 디스플레이 동기 신호에 동기시켜 해당 비디오 프레임에 대한 디코딩을 수행하기 위해 다음 디코딩 단계로 진행하고, 상기된 조건을 만족하지 않으면 다음 디스플레이 동기 신호 구간까지 디코딩을 수행하지 않고 기다리는 것을 특징으로 하는 비디오 디코딩 방법.
  14. 제 12 항에 있어서, 상기 (g) 단계는
    상기 (e) 단계에서 입력되는 소스가 비월주사 방식의 동영상이면서 '디코딩'으로 판별되면 각 비디오 비트스트림에 대해 현재 디스플레이해야 할 필드 패리티와 디스플레이 동기 신호의 필드 패리티가 일치하는지를 검사하는 단계를 더 포함하며,
    상기 단계에서 두 필드 패리티가 일치한다고 판별된 경우에만 해당 비디오 프레임의 디코딩을 수행하고, 일치하지 않는다고 판별되면 지연된 디코딩임을 알리는 지시 신호를 '1'로 설정하고 다음 디스플레이 동기 신호까지 디코딩을 지연하는 것을 특징으로 하는 비디오 디코딩 방법.
  15. 제 12 항에 있어서,
    상기 디스플레이 동기 신호로 30Hz를 이용하며, 이 경우 듀얼 비디오 디코딩 모드에서 프레임 레이트가 59.94, 60 frames/sec인 압축 동영상에 대해서는 하나의 디스플레이 동기 신호 구간에서 두개의 비디오 프레임에 대해 디코딩을 수행하는 것을 특징으로 하는 비디오 디코딩 방법.
  16. 삭제
  17. 삭제
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