KR100666880B1 - 듀얼 비디오 디코딩 시스템 및 방법 - Google Patents

듀얼 비디오 디코딩 시스템 및 방법 Download PDF

Info

Publication number
KR100666880B1
KR100666880B1 KR20050003816A KR20050003816A KR100666880B1 KR 100666880 B1 KR100666880 B1 KR 100666880B1 KR 20050003816 A KR20050003816 A KR 20050003816A KR 20050003816 A KR20050003816 A KR 20050003816A KR 100666880 B1 KR100666880 B1 KR 100666880B1
Authority
KR
South Korea
Prior art keywords
video
video stream
request
channel
decoded
Prior art date
Application number
KR20050003816A
Other languages
English (en)
Other versions
KR20060083033A (ko
Inventor
장우영
조순제
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR20050003816A priority Critical patent/KR100666880B1/ko
Priority to US11/326,152 priority patent/US7864866B2/en
Priority to JP2006001795A priority patent/JP2006197587A/ja
Priority to GB0600689A priority patent/GB2422262B/en
Priority to CN2006100061195A priority patent/CN1805517B/zh
Publication of KR20060083033A publication Critical patent/KR20060083033A/ko
Application granted granted Critical
Publication of KR100666880B1 publication Critical patent/KR100666880B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/30—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using hierarchical techniques, e.g. scalability
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/44—Decoders specially adapted therefor, e.g. video decoders which are asymmetric with respect to the encoder
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
    • H04N19/91—Entropy coding, e.g. variable length coding [VLC] or arithmetic coding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/41—Structure of client; Structure of client peripherals
    • H04N21/426—Internal components of the client ; Characteristics thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/434—Disassembling of a multiplex stream, e.g. demultiplexing audio and video streams, extraction of additional data from a video stream; Remultiplexing of multiplex streams; Extraction or processing of SI; Disassembling of packetised elementary stream
    • H04N21/4347—Demultiplexing of several video streams
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/12—Systems in which the television signal is transmitted via one channel or a plurality of parallel channels, the bandwidth of each channel being less than the bandwidth of the television signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/431—Generation of visual interfaces for content selection or interaction; Content or additional data rendering
    • H04N21/4312—Generation of visual interfaces for content selection or interaction; Content or additional data rendering involving specific graphical features, e.g. screen layout, special fonts or colors, blinking icons, highlights or animations
    • H04N21/4316—Generation of visual interfaces for content selection or interaction; Content or additional data rendering involving specific graphical features, e.g. screen layout, special fonts or colors, blinking icons, highlights or animations for displaying supplemental content in a region of the screen, e.g. an advertisement in a separate window
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
    • H04N5/45—Picture in picture, e.g. displaying simultaneously another television channel in a region of the screen

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

서로 다른 채널로부터 유입되는 2 개의 압축된 HD급 MPEG 비디오 신호를 디코딩하는 듀얼 비디오 디코딩 시스템 및 방법이 개시된다. 비디오 디코딩 시스템은 제 1 채널 비디오 디코더부, 제 2 채널 비디오 디코더부, 비디오 신호 프로세서, 및 아비터를 구비한다. 제 1 채널 비디오 디코더부는 제 1 채널로부터 제 1 비디오 스트림을 수신하여 복호화하고 복호화된 제 1 비디오 스트림, 및 제 1 리퀘스트 신호를 발생시킨다. 제 2 채널 비디오 디코더부는 제 2 채널로부터 제 2 비디오 스트림을 수신하여 복호화하고 복호화된 제 2 비디오 스트림 및 제 2 리퀘스트 신호를 발생시킨다. 비디오 신호 프로세서는 복호화된 제 1 비디오 스트림 또는 복호화된 제 2 비디오 스트림에 대해 역양자화, 역이산여현변환, 및 움직임 보상을 수행한다. 아비터는 제 1 리퀘스트 신호 또는 제 2 리퀘스트 신호에 응답하여 비디오 신호 프로세서가 대기 상태일 때 제 1 채널 비디오 디코더부 또는 제 2 채널 비디오 디코더부에 비디오 신호 프로세서의 제어권을 부여한다. 따라서, 듀얼 비디오 디코딩 시스템은 반도체 집적회로로 구현했을 때 칩 사이즈를 줄일 수 있고 전력소모가 적다.

Description

듀얼 비디오 디코딩 시스템 및 방법{SYSTEM AND METHOD FOR DECODING DUAL VIDEO SIGNALS}
도 1은 2 개의 HD급 비디오 신호를 디코딩하여 디스플레이하기 위한 종래의 비디오 디코딩 시스템의 일례를 나타내는 블록도이다.
도 2는 2 개의 HD급 비디오 신호를 디코딩하여 디스플레이하기 위한 종래의 비디오 디코딩 시스템의 다른 일례를 나타내는 블록도이다.
도 3은 2 개의 HD급 비디오 신호를 디코딩하여 디스플레이하기 위한 본 발명의 일실시예에 따른 듀얼 비디오 디코딩 시스템을 나타내는 블록도이다.
도 4는 도 3의 듀얼 비디오 디코딩 시스템 내에 있는 제 1 채널 비디오 디코더부의 일례를 나타내는 도면이다.
도 5는 도 4의 제 1 채널 비디오 디코더부 내에 있는 리퀘스트 제어기의 일례를 나타내는 도면이다.
도 6은 도 4의 제 1 채널 비디오 디코더부 내에 있는 리퀘스트 제어기의 다른 일례를 나타내는 도면이다.
도 7은 도 3의 듀얼 비디오 디코더 내에 있는 제 2 채널 비디오 디코더부의 일례를 나타내는 도면이다.
도 8은 프레임 픽쳐와 필드 픽쳐가 혼합되어 있는 방식으로 디코딩하는 경우 도 3에 도시된 본 발명의 비디오 디코딩 시스템에 대한 타이밍 다이어그램이다.
도 9는 3:2 풀다운 디코딩을 사용하여 디코딩할 경우 도 3에 도시된 본 발명의 비디오 디코딩 시스템에 대한 타이밍 다이어그램이다.
도 10a 및 도 10b는 움직임 보상회로의 속도를 향상시키는 방법의 일례를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
1100 : 제 1 채널 비디오 디코더부 1110, 1210 : 비디오 스트림 버퍼
1120, 1220 : 가변장 디코더 1130, 1230 : 신택스 파서
1140, 1240 : 버퍼 1150, 1250 : 리퀘스트 제어기
1151 : 리퀘스트 시작 검출기 1152 : 리퀘스트 종료 검출기
1153 : 스트림 에러 검출기 1154 : 제어권 관리기
1155 : 동기 제어기 1156 : 시스템 체크 회로
1200 : 제 2 채널 비디오 디코더부 1300 : 아비터
1400 : 비디오 신호 프로세서
IQ : 역양자화기 IDCT : 역이산여현변환기
MC : 움직임 보상회로
본 발명은 비디오 신호 디코딩 시스템 및 비디오 신호 디코딩 방법에 관한 것으로, 특히 서로 다른 채널로부터 유입되는 2 개의 압축된 HD(High Definition)급 MPEG(Moving Picture Experts Group) 비디오 신호를 디코딩하는 비디오 디코딩 시스템 및 방법에 관한 것이다.
최근에, HD급 디지털 방송이 본격적으로 시행되면서 다양한 기능을 구비한 디지털 TV가 개발되고 있다. 이들 디지털 TV 중에는 서로 다른 채널로부터 유입되는 MPEG 비디오 스트림들을 디코딩하여 PIP(Picture-in-Picture), double window display 등과 같은 다양한 기능을 갖는 것들이 있다.
서로 다른 채널로부터 유입되는 MPEG 비디오 스트림을 복호화하기 위해 종래에는 2 개의 MPEG 디코더 칩을 사용하거나, 2 개의 비디오 디코더를 구비한 고가의 MPEG 디코더 칩을 사용하여 구현하였다.
도 1과 도 2는 2 개의 HD급 비디오 신호를 디코딩하여 디스플레이하기 위한 종래의 비디오 디코딩 시스템으로서, 미국공개특허 제 2004/0028142호에 개시되어 있다.
도 1은 2 개의 HD급 비디오 신호를 디코딩하여 디스플레이하기 위한 종래의 비디오 디코딩 시스템으로서, 비디오 디코더부를 2 개 구비하고 있다. 도 1을 참조하면, 비디오 디코딩 시스템을 구성하는 비디오 디코더부는 각각 버퍼, 가변장 디코더(VLD), 역양자화기(IQ), 역이산여현변환기(IDCT), 움직임 보상회로(MC) 등을 구비한다.
도 1에 도시된 바와 같이, 비디오 디코딩 시스템의 구성 블록들을 각 비디오 디코더부별로 따로 구비하면 비디오 디코딩 시스템은 간단해지나, 반도체 칩으로 구현했을 때 칩 사이즈가 커지는 단점이 있다.
도 2는 2 개의 HD급 비디오 신호를 디코딩하여 디스플레이하기 위한 종래의 비디오 디코딩 시스템으로서, 서로 다른 채널로부터 유입되는 2 개의 압축된 HD급 MPEG 비디오 신호에 대해, 비디오 디코더(300) 내에 있는 버퍼들(301, 305), 가변장 디코더(302), 움직임 보상회로(MC)를 공통으로 사용함으로써 회로의 사이즈를 줄일 수 있는 구조이다. 그런데, 도 2에서는 역양자화기(IQ), 및 역이산여현변환기(IDCT)는 2 개의 HD급 MPEG 비디오 신호에 대해 각각 따로 구비하고 있다.
또한, 종래의 비디오 디코딩 시스템은 픽쳐 단위로 비디오 스트림을 처리하기 때문에 시간 분할 효율이 높지 않다. 프레임 픽쳐와 필드 픽쳐가 혼합되어 있는 방식으로 디코딩할 경우 또는 3:2 풀다운 디코딩을 사용하여 디코딩할 경우 디코딩 싱크 신호의 주기가 불규칙하게 될 수 있으며 따라서 디스플레이가 불규칙하게 될 수 있다.
따라서, 듀얼 HD급 MPEG 비디오 신호들을 복호화할 수 있는 보다 간단하고 시간 분할 효율이 높은 비디오 디코더가 필요하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 서로 다른 채널로부터 유입되는 2 개의 압축된 HD급 MPEG 비디오 신호들을 복호화할 수 있는 듀얼 비디오 디코딩 시스템을 제공하는 것이다.
본 발명의 다른 목적은 반도체 집적회로로 구현했을 때 칩 사이즈를 줄일 수 있고 전력소모가 적은 듀얼 비디오 디코딩 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 서로 다른 채널로부터 유입되는 2 개의 압축된 HD급 MPEG 비디오 신호들을 복호화할 수 있는 듀얼 비디오 디코딩 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 비디오 디코딩 시스템은 제 1 채널 비디오 디코더부, 제 2 채널 비디오 디코더부, 비디오 신호 프로세서, 및 아비터를 구비한다.
제 1 채널 비디오 디코더부는 제 1 채널로부터 제 1 비디오 스트림을 수신하여 복호화하고 복호화된 제 1 비디오 스트림, 및 제 1 리퀘스트 신호를 발생시킨다. 제 2 채널 비디오 디코더부는 제 2 채널로부터 제 2 비디오 스트림을 수신하여 복호화하고 복호화된 제 2 비디오 스트림, 및 제 2 리퀘스트 신호를 발생시킨다. 비디오 신호 프로세서는 상기 복호화된 제 1 비디오 스트림 또는 상기 복호화된 제 2 비디오 스트림에 대해 역양자화, 역이산여현변환, 및 움직임 보상을 수행한다. 아비터는 상기 제 1 리퀘스트 신호 또는 상기 제 2 리퀘스트 신호에 응답하여 상기 비디오 신호 프로세서가 대기 상태일 때 상기 제 1 채널 비디오 디코더부 또는 상기 제 2 채널 비디오 디코더부에 상기 비디오 신호 프로세서의 제어권을 부여한다.
상기 비디오 프로세서는 복호화된 제 1 비디오 스트림 또는 상기 복호화된 제 2 비디오 스트림에 대해 슬라이스별로 역양자화, 역이산여현변환, 및 움직임 보상을 수행할 수 있다.
본 발명의 하나의 실시형태에 따른 비디오 디코딩 방법은 제 1 채널 비디오 디코더부를 사용하여 제 1 채널로부터 제 1 비디오 스트림을 수신하여 복호화하고 복호화된 제 1 비디오 스트림, 및 제 1 리퀘스트 신호를 발생시키는 단계; 제 2 채널 비디오 디코더부를 사용하여 제 2 채널로부터 제 2 비디오 스트림을 수신하여 복호화하고 복호화된 제 2 비디오 스트림, 및 제 2 리퀘스트 신호를 발생시키는 단계; 비디오 신호 프로세서를 사용하여 상기 복호화된 제 1 비디오 스트림 또는 상기 복호화된 제 2 비디오 스트림에 대해 역양자화, 역이산여현변환, 및 움직임 보상을 수행하는 단계; 및 상기 제 1 리퀘스트 신호 또는 상기 제 2 리퀘스트 신호에 응답하여 상기 비디오 신호 프로세서가 대기 상태일 때 상기 제 1 채널 비디오 디코더부 또는 상기 제 2 채널 비디오 디코더부에 상기 비디오 신호 프로세서의 제어권을 부여하는 단계를 구비한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 3은 2 개의 HD급 비디오 신호를 디코딩하여 디스플레이하기 위한 본 발명의 일실시예에 따른 듀얼 비디오 디코딩 시스템을 나타낸다. 도 3을 참조하면, 듀얼 비디오 디코딩 시스템은 제 1 채널 비디오 디코더부(1100), 제 2 채널 비디오 디코더부(1200), 비디오 신호 프로세서(1400), 및 아비터(1300)를 구비한다.
제 1 채널 비디오 디코더부(1100)는 제 1 버스(BUS1)로부터 제 1 비디오 스트림(CBS1)을 수신하여 복호화하고 복호화된 제 1 비디오 스트림(DBS1) 및 제 1 리퀘스트 신호(RQ1)를 발생시킨다. 제 2 채널 비디오 디코더부(1200)는 제 2 버스(BUS2)로부터 제 2 비디오 스트림(CBS2)을 수신하여 복호화하고 복호화된 제 2 비디오 스트림(DBS2) 및 제 2 리퀘스트 신호(RQ2)를 발생시킨다.
비디오 신호 프로세서(1400)는 복호화된 제 1 비디오 스트림(DBS1) 또는 복호화된 제 2 비디오 스트림(DBS2)에 대해 역양자화, 역이산여현변환, 및 움직임 보상을 수행한다.
아비터(1300)는 제 1 리퀘스트 신호(RQ1) 또는 제 2 리퀘스트 신호(RQ2)에 응답하여 비디오 신호 프로세서(1400)가 대기 상태(idle state)일 때 제 1 채널 비디오 디코더부(1100) 또는 제 2 채널 비디오 디코더부(1200)에 비디오 신호 프로세서(1400)의 제어권을 부여한다.
비디오 신호 프로세서(1400)는 역양자화기(IQ), 역이산여현변환기(IDCT), 및 움직임 보상회로(MC)를 구비한다. 역양자화기(IQ)는 이산여현변환 계수를 양자화 값에 따라 역양자화한다. 역이산여현변환기(IDCT)는 역양자화기로부터 역양자화된 이산여현변환 계수에 대해 역이산여현변환을 수행한다. 움직임 보상회로(MC)는 움직임 벡터와 메모리에 저장된 이전 프레임을 이용하여 현재의 프레임의 픽셀 값에 대해 움직임 보상을 수행한다.
도 3에서, 제 1 복호화된 비디오 스트림(DBS1), 및 제 2 복호화된 비디오 스트림(DBS2)은 각각 움직임 벡터, 양자화 값, 및 이산여현변환 계수를 포함한다.
이하, 도 3을 참조하여 본 발명의 일실시예에 따른 듀얼 비디오 디코딩 시스템의 동작을 설명한다.
제 1 채널 비디오 디코더부(1100)와 제 2 채널 비디오 디코더부(1200)는 아비터(1300)를 통해서 비디오 신호 프로세서(1400)에 접근한다. 제 1 채널 비디오 디코더부(1100)에서 제 1 리퀘스트 신호(RQ1)가 액티브 상태이면 아비터(1300)는 비디오 신호 프로세서(1400)가 대기상태(idle state)인지를 확인하고, 비디오 신호 프로세서(1400)가 대기상태이면 제 1 채널 비디오 디코더부(1100)에 비디오 신호 프로세서(1400)의 제어권을 부여한다. 비디오 신호 프로세서(1400)에서의 신호처리는 슬라이스(slice) 단위로 이루어지며, 제 1 복호화된 비디오 스트림(DBS1)에 대한 신호처리가 끝나면 아비터(1300)는 제 1 채널 비디오 디코더부(1100)로부터 비디오 신호 프로세서(1400)의 제어권을 회수한다. 마찬가지로, 제 2 채널 비디오 디코더부(1100)에서 제 2 리퀘스트 신호(RQ1)가 액티브 상태이면 아비터(1300)는 비디오 신호 프로세서(1400)가 대기상태인지를 확인하고, 비디오 신호 프로세서(1400)가 대기상태이면 제 2 채널 비디오 디코더부(1100)에 비디오 신호 프로세서(1400)의 제어권을 부여한다. 제 2 채널 비디오 디코더부(1100)의 출력신호인 제 2 복호화된 비디오 스트림(DBS2)에 대한 신호처리가 끝나면 아비터(1300)는 제 2 채널 비디오 디코더부(1100)로부터 비디오 신호 프로세서(1400)의 제어권을 회수한다.
도 3에 도시된 본 발명에 따른 듀얼 비디오 디코딩 시스템은 종래기술과는 달리 비디오 스트림의 슬라이스별로 역이산여현변환 및 움직임 보상을 수행하므로 시간 분할 효과가 높고 규칙적으로 비디오 디코딩 신호를 디스플레이할 수 있다.
도 4는 도 3의 듀얼 비디오 디코딩 시스템 내에 있는 제 1 채널 비디오 디코더부의 일례를 나타낸다. 도 4를 참조하면, 제 1 채널 비디오 디코더부(1100)는 비디오 스트림 버퍼(1110), 가변장 디코더(1120), 신택스 파서(syntax parser)(1130), 버퍼(1140), 및 리퀘스트 제어기(1150)를 구비한다.
비디오 스트림 버퍼(1110)는 제 1 비디오 스트림(CBS1)을 일시 저장한다. 가변장 디코더(1120)는 비디오 스트림 버퍼(1110)를 통해 제 1 비디오 스트림(CBS1)을 수신하여 가변장 디코딩하고 움직임 벡터, 양자화 값, 및 이산여현변환 계수를 발생시킨다.
신택스 파서(1130)는 비디오 스트림 버퍼(1110)를 통해 제 1 비디오 스트림(CBS1)을 수신하고 제 1 비디오 스트림(CBS1)의 해더정보를 디코딩한다. 또한, 신택스 파서(1130)는 움직임 벡터, 양자화 값, 및 이산여현변환 계수에 대해 신호처리를 수행하고 제 1 리퀘스트 신호(RQ1)를 발생시킨다.
버퍼(1140)는 신택스 파서(1130)에 의해 디코딩된 제 1 비디오 스트림의 헤더정보와 신호처리된 움직임 벡터, 양자화 값, 및 이산여현변환 계수, 그리고 제 1 리퀘스트 신호를 일시 저장한다. 리퀘스트 제어기(1150)는 제 1 리퀘스트 신호(RQ1)에 응답하여 아비터(1300)에 비디오 프로세서(1400)의 제어권을 요청한다. 또한, 리퀘스트 제어기(1150)는 이 사실을 신택스 파서(1130)와 버퍼(1140)에 통지한다.
이하, 도 4에 도시된 제 1 채널 비디오 디코더부의 동작을 설명한다.
비디오 스트림 버퍼(1110)에서 출력되는 제 1 비디오 스트림(CBS1)의 헤더정보는 신택스 파서(1130)에서 디코딩된다. 또한, 비디오 스트림 버퍼(1110)에서 출력되는 제 1 비디오 스트림(CBS1)은 가변장 디코더(1120)에 의해 가변장 디코딩되고 움직임 벡터, 양자화 값, 및 이산여현변환 계수가 발생된다. 제 1 비디오 스트림의 헤더정보와 신호처리된 움직임 벡터, 양자화 값, 및 이산여현변환 계수, 그리 고 제 1 리퀘스트 신호는 버퍼(1140)에 일시 저장된다. 리퀘스트 제어기(1150)는 제 1 리퀘스트 신호(RQ1)가 액티브 상태인지를 확인하고, 제 1 리퀘스트 신호(RQ1)가 액티브 상태이면 아비터(1300)에 비디오 프로세서(1400)의 제어권을 요청한다.
도 5는 도 4의 제 1 채널 비디오 디코더부 내에 있는 리퀘스트 제어기의 일례를 나타낸다. 도 5를 참조하면, 리퀘스트 제어기(1150)는 리퀘스트 시작 검출기(1151), 리퀘스트 종료 검출기(1152), 스트림 에러 검출기(1153), 및 제어권 관리기(1154)를 구비한다.
리퀘스트 시작 검출기(1151)는 비디오 프로세서(1400)의 사용 요청의 시작을 검출하고 제 1 검출신호(DET1)를 발생시킨다. 리퀘스트 종료 검출기(1152)는 비디오 프로세서(1400)의 사용 요청의 끝을 검출하고 제 2 검출신호(DET2)를 발생시킨다. 스트림 에러 검출기(1153)는 비디오 스트림에 에러가 포함되어 있는지를 검출하고 제 3 검출신호(DET3)를 발생시킨다. 제어권 관리기(1154)는 상기 제 1 내지 제 3 검출신호(DET1 ~ DET3)에 응답하여 아비터(1300)에 비디오 프로세서(1400)의 제어권을 요청한다.
도 6은 도 4의 제 1 채널 비디오 디코더부 내에 있는 리퀘스트 제어기(1150)의 다른 일례를 나타낸다. 도 6을 참조하면, 리퀘스트 제어기(1150)는 리퀘스트 시작 검출기(1151), 리퀘스트 종료 검출기(1152), 스트림 에러 검출기(1153), 동기 제어기(1155), 시스템 체크 회로(1156), 및 제어권 관리기(1154)를 구비한다. 리퀘스트 시작 검출기(1151), 리퀘스트 종료 검출기(1152), 및 스트림 에러 검출기(1153)는 도 5의 리퀘스트 제어기(1150)에서의 기능과 동일하다.
동기 제어기(1155)는 제 1 채널 비디오 디코더부와 상기 비디오 신호 프로세서간의 디코딩 동기를 조절하기 위한 동기 조절신호(DET4)를 발생시키고, 시스템 체크 회로(1156)는 비디오 스트림 버퍼(1110)의 오버플로우 또는 언더플로우와 같은 비디오 디코더 시스템의 상태를 체크하고 시스템 상태 신호(DET5)를 발생시킨다. 제어권 관리기(1154)는 상기 제 1 내지 제 3 검출신호(DET1 ~ DET3), 동기 조절신호(DET4), 및 시스템 상태 신호(DET5)에 응답하여 아비터(1300)에 비디오 프로세서(1400)의 제어권을 요청한다.
도 7은 도 3의 듀얼 비디오 디코더 내에 있는 제 2 채널 비디오 디코더부(1200)의 일례를 나타내는 도면으로서, 도 4의 제 1 채널 비디오 디코더부(1100)와 회로 구성은 동일하고 입력신호와 출력신호만이 다르다. 도 7을 참조하면, 제 2 채널 비디오 디코더부(1200)는 비디오 스트림 버퍼(1210), 가변장 디코더(1220), 신택스 파서(syntax parser)(1230), 버퍼(1240), 및 리퀘스트 제어기(1250)를 구비한다.
비디오 스트림 버퍼(1210)는 제 2 비디오 스트림(CBS2)을 일시 저장한다. 가변장 디코더(1220)는 비디오 스트림 버퍼(1210)를 통해 제 2 비디오 스트림(CBS2)을 수신하여 가변장 디코딩하고 움직임 벡터, 양자화 값, 및 이산여현변환 계수를 발생시킨다.
신택스 파서(1230)는 비디오 스트림 버퍼(1210)를 통해 제 2 비디오 스트림(CBS2)을 수신하고 제 2 비디오 스트림(CBS2)의 해더정보를 디코딩한다. 또한, 신택스 파서(1230)는 움직임 벡터, 양자화 값, 및 이산여현변환 계수에 대해 신호처 리를 수행하고 제 2 리퀘스트 신호(RQ2)를 발생시킨다.
버퍼(1240)는 신택스 파서(1230)로부터 디코딩된 제 2 비디오 스트림의 헤더정보와 신호처리된 움직임 벡터, 양자화 값, 및 이산여현변환 계수, 그리고 제 2 리퀘스트 신호를 일시 저장한다. 리퀘스트 제어기(1250)는 제 2 리퀘스트 신호(RQ2)에 응답하여 아비터(1300)에 비디오 프로세서(1400)의 제어권을 요청한다. 또한 리퀘스트 제어기(1250)는 이 사실을 신택스 파서(1230)와 버퍼(1240)에 통지한다.
도 7에 도시된 제 2 채널 비디오 디코더부(1200)의 동작은 도 4에 도시된 제 2 채널 비디오 디코더부(1200)의 동작과 거의 동일하므로 여기서 그 설명을 생략한다.
도 8은 프레임 픽쳐와 필드 픽쳐가 혼합되어 있는 방식으로 디코딩하는 경우 도 3에 도시된 본 발명의 비디오 디코딩 시스템에 대한 타이밍 다이어그램이다. 도 8에서, VSYNC는 수직싱크 신호를, DEC_SYNC_A는 제 1 채널 비디오 신호에 대한 디코딩싱크신호를, DEC_SYNC_B는 제 2 채널 비디오 신호에 대한 디코딩싱크신호를 각각 나타낸다. 도 8에서 알 수 있듯이, 본 발명의 비디오 디코딩 시스템에서는 제 1 채널 비디오 디코더부(1100)와 제 2 채널 비디오 디코더부(1200)가 슬라이스별로 비디오 프로세서(1400)를 액세스하고 신호처리를 수행하기 때문에, 프레임 픽쳐와 필드 픽쳐가 혼합되어 있는 방식으로 디코딩하는 경우에도 디코딩싱크신호들(DEC_SYNC_A, DEC_SYNC_B)이 규칙적으로 발생하고 있다.
도 9는 3:2 풀다운 디코딩을 사용하여 디코딩할 경우 도 3에 도시된 본 발명 의 비디오 디코딩 시스템에 대한 타이밍 다이어그램이다. 도 9를 참조하면, A가 3:2일 때, 즉 제 1 채널 비디오 신호를 3:2로 풀다운 디코딩할 경우에 A가 리피트(repeat)되고 있으며, 이 때는 제 1 채널 비디오 신호에 대한 디코딩싱크신호(DEC_SYNC_A)는 발생되지 않는다. 마찬가지로, B가 3:2일 때, 즉 제 2 채널 비디오 신호를 3:2로 풀다운 디코딩할 경우에 B가 리피트되고 있으며, 이 때는 제 2 채널 비디오 신호에 대한 디코딩싱크신호(DEC_SYNC_B)는 발생되지 않는다. 도 9에서 알 수 있듯이, 본 발명의 비디오 디코딩 시스템에서는 제 1 채널 비디오 디코더부(1100)와 제 2 채널 비디오 디코더부(1200)가 슬라이스별로 비디오 프로세서(1400)를 액세스하고 신호처리를 수행하기 때문에, 3:2 풀다운 디코딩을 사용하여 디코딩할 경우에도 디코딩싱크신호들(DEC_SYNC_A, DEC_SYNC_B)이 규칙적으로 발생하고 있다.
도 10a 및 도 10b는 움직임 보상회로의 속도를 향상시키는 방법의 일례를 나타내는 도면이다. 도 10a는 기존의 움직임 보상 방법을 나타내는 도면으로서, 움직임 보상을 위한 요청신호들(MC1 ~ MC4)을 하나씩 읽고 거기에 대한 서비스를 받는 방식이다. 도 10b는 본 발명에 따른 움직임 보상 방법을 나타내는 도면으로서, 움직임 보상을 위한 요청신호들(MC1 ~ MC4)을 한꺼번에 읽고 거기에 대한 서비스도 한꺼번에 받는 방식이다. 이렇게, 요청신호들(MC1 ~ MC4)을 한꺼번에 읽고 서비스도 한꺼번에 받으면 움직임 보상을 수행하는 시간을 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영 역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 비디오 디코딩 시스템 및 비디오 디코딩 방법은 서로 다른 채널로부터 유입되는 2 개의 압축된 HD급 MPEG 비디오 신호들을 복호화할 수 있다. 또한, 본 발명에 따른 비디오 디코딩 시스템은 반도체 집적회로로 구현했을 때 칩 사이즈를 줄일 수 있고 전력소모가 적다.

Claims (16)

  1. 제 1 채널로부터 제 1 비디오 스트림을 수신하여 상기 수신된 제1 비디오 스트림을 복호화하고 상기 복호화된 제 1 비디오 스트림 및 제 1 리퀘스트 신호를 발생시키는 제 1 채널 비디오 디코더부;
    제 2 채널로부터 제 2 비디오 스트림을 수신하여 상기 수신된 제2 비디오 스트림을 복호화하고 상기 복호화된 제 2 비디오 스트림 및 제 2 리퀘스트 신호를 발생시키는 제 2 채널 비디오 디코더부;
    상기 복호화된 제 1 비디오 스트림 또는 상기 복호화된 제 2 비디오 스트림에 대해 역양자화, 역이산여현변환, 및 움직임 보상을 수행하는 비디오 신호 프로세서; 및
    상기 제 1 리퀘스트 신호 또는 상기 제 2 리퀘스트 신호에 응답하여 상기 비디오 신호 프로세서가 대기 상태일 때 상기 제 1 채널 비디오 디코더부 또는 상기 제 2 채널 비디오 디코더부에 상기 비디오 신호 프로세서의 제어권을 부여하는 아비터를 포함하는 비디오 디코딩 시스템.
  2. 제 1 항에 있어서,
    상기 비디오 프로세서는 복호화된 제 1 비디오 스트림 또는 상기 복호화된 제 2 비디오 스트림에 대해 슬라이스별로 역양자화, 역이산여현변환, 및 움직임 보상을 수행하는 것을 특징으로 하는 비디오 디코딩 시스템.
  3. 제 2 항에 있어서,
    상기 제 1 복호화된 비디오 스트림은 제 1 움직임 벡터, 제 1 양자화 값, 및 제 1 이산여현변환 계수를 포함하고, 상기 제 2 복호화된 비디오 스트림은 제 2 움직임 벡터, 제 2 양자화 값, 및 제 2 이산여현변환 계수를 포함하는 것을 특징으로 하는 비디오 디코딩 시스템.
  4. 제 3 항에 있어서, 상기 제 1 채널 비디오 디코더부는
    상기 제 1 비디오 스트림을 일시 저장하는 비디오 스트림 버퍼;
    상기 비디오 스트림 버퍼로부터 상기 제 1 비디오 스트림을 수신하여 가변장 디코딩하고 상기 제 1 움직임 벡터, 제 1 양자화 값, 및 제 1 이산여현변환 계수를 발생시키는 가변장 디코더;
    상기 비디오 스트림 버퍼로부터 상기 제 1 비디오 스트림을 수신하고 상기 제 1 비디오 스트림의 해더정보를 디코딩하고, 상기 제 1 움직임 벡터, 상기 제 1 양자화 값, 및 상기 제 1 이산여현변환 계수에 대해 잠시 저장했다가 출력하고 상기 제 1 리퀘스트 신호를 발생시키는 신택스 파서;
    상기 디코딩된 제 1 비디오 스트림의 헤더정보, 상기 제 1 움직임 벡터, 상기 제 1 양자화 값, 상기 제 1 이산여현변환 계수, 및 상기 제 1 리퀘스트 신호를 일시 저장하는 버퍼; 및
    상기 제 1 리퀘스트 신호에 응답하여 상기 아비터에 상기 비디오 프로세서의 제어권을 요청하는 리퀘스트 제어기를 구비하는 것을 특징으로 하는 비디오 디코딩 시스템.
  5. 제 4 항에 있어서, 상기 리퀘스트 제어기는
    상기 아비터에 상기 비디오 프로세서의 제어권을 요청할 때, 상기 신택스 파서와 상기 버퍼에 상기 비디오 프로세서의 제어권을 요청한 사실을 알리는 것을 특징으로 하는 비디오 디코딩 시스템.
  6. 제 4 항에 있어서, 상기 리퀘스트 제어기는
    상기 비디오 프로세서의 사용 요청의 시작을 검출하고 제 1 검출신호를 발생시키는 리퀘스트 시작 검출기;
    상기 비디오 프로세서의 사용 요청의 끝을 검출하고 제 2 검출신호를 발생시키는 리퀘스트 종료 검출기;
    비디오 스트림에 에러가 포함되어 있는지를 검출하고 제 3 검출신호를 발생시키는 스트림 에러 검출기; 및
    상기 제 1 내지 제 3 검출신호에 응답하여 상기 아비터에 상기 비디오 프로세서의 제어권을 요청하는 제어권 관리기를 구비하는 것을 특징으로 하는 비디오 디코딩 시스템.
  7. 제 6 항에 있어서, 상기 리퀘스트 제어기는
    상기 제 1 채널 비디오 디코더부와 상기 비디오 신호 프로세서간의 디코딩 동기를 조절하기 위한 동기 조절신호를 발생시키는 동기 제어기; 및
    비디오 디코더 시스템의 상태를 체크하고 시스템 상태 신호를 발생시키는 시스템 체크 회로를 더 구비하는 것을 특징으로 하는 비디오 디코딩 시스템.
  8. 제 4 항에 있어서, 상기 신택스 파서는
    상기 제 1 움직임 벡터, 상기 제 1 양자화 값, 및 상기 제 1 이산여현변환 계수에 대해 신호처리를 수행하고 출력하는 것을 특징으로 하는 비디오 디코딩 시스템.
  9. 제 3 항에 있어서, 상기 제 2 채널 비디오 디코더부는
    상기 제 2 복호화된 비디오 스트림을 일시 저장하는 비디오 스트림 버퍼;
    상기 비디오 스트림 버퍼로부터 상기 제 2 비디오 스트림을 수신하여 가변장 디코딩하고 상기 제 2 움직임 벡터, 제 2 양자화 값, 및 제 2 이산여현변환 계수를 발생시키는 가변장 디코더;
    상기 비디오 스트림 버퍼로부터 상기 제 2 비디오 스트림을 수신하고 상기 제 2 비디오 스트림의 해더정보를 디코딩하고, 상기 제 2 움직임 벡터, 상기 제 2 양자화 값, 및 상기 제 2 이산여현변환 계수에 대해 신호처리를 수행하고 상기 제 2 리퀘스트 신호를 발생시키는 신택스 파서;
    상기 디코딩된 제 2 비디오 스트림의 헤더정보, 상기 제 2 움직임 벡터, 상기 제 2 양자화 값, 상기 제 2 이산여현변환 계수, 및 상기 제 2 리퀘스트 신호를 일시 저장하는 버퍼; 및
    상기 제 2 리퀘스트 신호에 응답하여 상기 아비터에 상기 비디오 신호 프로세서의 제어권을 요청하는 리퀘스트 제어기를 구비하는 것을 특징으로 하는 비디오 디코딩 시스템.
  10. 제 9 항에 있어서, 상기 리퀘스트 제어기는
    상기 아비터에 상기 비디오 프로세서의 제어권을 요청할 때, 상기 신택스 파서와 상기 버퍼에 상기 비디오 프로세서의 제어권을 요청한 사실을 알리는 것을 특징으로 하는 비디오 디코딩 시스템.
  11. 제 10 항에 있어서, 상기 리퀘스트 제어기는
    상기 비디오 프로세서의 사용 요청의 시작을 검출하고 제 1 검출신호를 발생시키는 리퀘스트 시작 검출기;
    상기 비디오 프로세서의 사용 요청의 끝을 검출하고 제 2 검출신호를 발생시키는 리퀘스트 종료 검출기;
    비디오 스트림에 에러가 포함되어 있는지를 검출하고 제 3 검출신호를 발생시키는 스트림 에러 검출기; 및
    상기 제 1 내지 제 3 검출신호에 응답하여 상기 아비터에 상기 비디오 신호 프로세서의 제어권을 요청하는 제어권 관리기를 구비하는 것을 특징으로 하는 비디오 디코딩 시스템.
  12. 제 11 항에 있어서, 상기 리퀘스트 제어기는
    상기 제 2 채널 비디오 디코더부와 상기 비디오 신호 프로세서간의 디코딩 동기를 조절하기 위한 동기 조절신호를 발생시키는 동기 제어기; 및
    비디오 디코더 시스템의 상태를 체크하고 시스템 상태 신호를 발생시키는 시스템 체크 회로를 더 구비하는 것을 특징으로 하는 비디오 디코딩 시스템.
  13. 제 3 항에 있어서, 상기 비디오 신호 프로세서는
    상기 제 1 이산여현변환 계수를 상기 제 1 양자화 값에 따라 역양자화하고, 상기 제 2 이산여현변환 계수를 상기 제 2 양자화 값에 따라 역양자화하는 역양자화기;
    상기 역양자화기로부터 역양자화된 제 1 이산여현변환 계수 또는 상기 역양자화기로부터 역양자화된 제 2 이산여현변환 계수에 대해 역이산여현변환을 수행하는 역이산여현변환기; 및
    상기 제 1 움직임 벡터 또는 상기 제 2 움직임 벡터와 메모리에 저장된 이전 프레임을 이용하여 현재의 프레임의 픽셀 값에 대해 움직임 보상을 수행하는 움직임 보상회로를 구비하는 것을 특징으로 하는 비디오 디코딩 시스템.
  14. 제 13 항에 있어서, 상기 움직임 보상회로는
    움직임 보상에 대한 요청이 복수 개 존재할 때, 상기 복수의 요청을 한꺼번에 수행하는 것을 특징으로 하는 비디오 디코딩 시스템.
  15. 제 1 채널 비디오 디코더부를 사용하여 제 1 채널로부터 제 1 비디오 스트림을 수신하여 상기 수신된 제1 비디오 스트림을 복호화하고 상기 복호화된 제 1 비디오 스트림 및 제 1 리퀘스트 신호를 발생시키는 단계;
    제 2 채널 비디오 디코더부를 사용하여 제 2 채널로부터 제 2 비디오 스트림을 수신하여 상기 수신된 제2 비디오 스트림을 복호화하고 상기 복호화된 제 2 비디오 스트림 및 제 2 리퀘스트 신호를 발생시키는 단계;
    비디오 신호 프로세서를 사용하여 상기 복호화된 제 1 비디오 스트림 또는 상기 복호화된 제 2 비디오 스트림에 대해 역양자화, 역이산여현변환, 및 움직임 보상을 수행하는 단계; 및
    상기 제 1 리퀘스트 신호 또는 상기 제 2 리퀘스트 신호에 응답하여 상기 비디오 신호 프로세서가 대기 상태일 때 상기 제 1 채널 비디오 디코더부 또는 상기 제 2 채널 비디오 디코더부에 상기 비디오 신호 프로세서의 제어권을 부여하는 단계를 포함하는 비디오 디코딩 방법.
  16. 제 15 항에 있어서,
    상기 제 1 복호화된 비디오 스트림은 제 1 움직임 벡터, 제 1 양자화 값, 및 제 1 이산여현변환 계수를 포함하고, 상기 제 2 복호화된 비디오 스트림은 제 2 움직임 벡터, 제 2 양자화 값, 및 제 2 이산여현변환 계수를 포함하는 것을 특징으로 하는 비디오 디코딩 방법.
KR20050003816A 2005-01-14 2005-01-14 듀얼 비디오 디코딩 시스템 및 방법 KR100666880B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR20050003816A KR100666880B1 (ko) 2005-01-14 2005-01-14 듀얼 비디오 디코딩 시스템 및 방법
US11/326,152 US7864866B2 (en) 2005-01-14 2006-01-05 System and method of decoding dual video signals
JP2006001795A JP2006197587A (ja) 2005-01-14 2006-01-06 デュアルビデオデコーディングシステム及び方法
GB0600689A GB2422262B (en) 2005-01-14 2006-01-13 System and method of decoding dual video signals
CN2006100061195A CN1805517B (zh) 2005-01-14 2006-01-16 解码双视频信号的系统和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20050003816A KR100666880B1 (ko) 2005-01-14 2005-01-14 듀얼 비디오 디코딩 시스템 및 방법

Publications (2)

Publication Number Publication Date
KR20060083033A KR20060083033A (ko) 2006-07-20
KR100666880B1 true KR100666880B1 (ko) 2007-01-10

Family

ID=35998003

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20050003816A KR100666880B1 (ko) 2005-01-14 2005-01-14 듀얼 비디오 디코딩 시스템 및 방법

Country Status (5)

Country Link
US (1) US7864866B2 (ko)
JP (1) JP2006197587A (ko)
KR (1) KR100666880B1 (ko)
CN (1) CN1805517B (ko)
GB (1) GB2422262B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8264610B2 (en) * 2006-04-18 2012-09-11 Marvell World Trade Ltd. Shared memory multi video channel display apparatus and methods
US8284322B2 (en) 2006-04-18 2012-10-09 Marvell World Trade Ltd. Shared memory multi video channel display apparatus and methods
US8218091B2 (en) 2006-04-18 2012-07-10 Marvell World Trade Ltd. Shared memory multi video channel display apparatus and methods
JP2008011085A (ja) * 2006-06-28 2008-01-17 Toshiba Corp デジタルｔｖキャプチャユニット、情報処理装置、および信号伝送方法
US8199829B2 (en) * 2008-08-25 2012-06-12 Qualcomm Incorporated Decoding system and method
WO2012006786A1 (en) * 2010-07-15 2012-01-19 Mediatek Singapore Pte. Ltd. Video processing apparatus and method for simultaneously displaying a plurality of video signals on display device
US9071798B2 (en) 2013-06-17 2015-06-30 Spotify Ab System and method for switching between media streams for non-adjacent channels while providing a seamless user experience
US10110649B2 (en) 2013-08-01 2018-10-23 Spotify Ab System and method for transitioning from decompressing one compressed media stream to decompressing another media stream
US9529888B2 (en) 2013-09-23 2016-12-27 Spotify Ab System and method for efficiently providing media and associated metadata
US9716733B2 (en) 2013-09-23 2017-07-25 Spotify Ab System and method for reusing file portions between different file formats
US9063640B2 (en) 2013-10-17 2015-06-23 Spotify Ab System and method for switching between media items in a plurality of sequences of media items
JP6354360B2 (ja) * 2014-06-11 2018-07-11 ブラザー工業株式会社 変換装置
CN112422986B (zh) * 2020-10-26 2023-12-22 眸芯科技（上海）有限公司 硬件解码器流水线优化方法及应用
CN112600565A (zh) * 2020-12-18 2021-04-02 上海集成电路研发中心有限公司 一种游程解码数字电路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5829007A (en) * 1993-06-24 1998-10-27 Discovision Associates Technique for implementing a swing buffer in a memory array
US5828421A (en) * 1994-10-11 1998-10-27 Hitachi America, Ltd. Implementation efficient digital picture-in-picture decoding methods and apparatus
US5892535A (en) * 1996-05-08 1999-04-06 Digital Video Systems, Inc. Flexible, configurable, hierarchical system for distributing programming
US6111611A (en) * 1997-07-10 2000-08-29 Thomson Consumer Electronics System for forming and processing program specific information suitable for terrestrial, cable or satellite broadcast
JPH11177992A (ja) * 1997-12-10 1999-07-02 Hitachi Ltd 画像復号装置
US6252906B1 (en) * 1998-07-31 2001-06-26 Thomson Licensing S.A. Decimation of a high definition video signal
KR100281577B1 (ko) 1998-10-01 2001-02-15 이계철 피아피 비디오 디코딩 장치
KR100323716B1 (ko) 1999-10-28 2002-02-07 박종섭 방송 수신 장치 및 비디오 디코딩 장치
KR100320476B1 (ko) 2000-01-12 2002-01-15 구자홍 비디오 디코더 및 디코딩 방법
US6714259B2 (en) * 2000-02-26 2004-03-30 Samsung Electronics Co., Ltd. Method and apparatus for receiving digital television signals from a plurality of independent channels
JP2001309371A (ja) * 2000-04-27 2001-11-02 Fujitsu Ltd Ｍｐｅｇデコーダ
US6714264B1 (en) * 2000-08-31 2004-03-30 Matsushita Electric Industrial Co., Ltd. Digital television channel surfing system
JP3862143B2 (ja) * 2001-01-19 2006-12-27 株式会社リコー 復号化装置及びその制御方法、プログラム
US7174561B2 (en) * 2001-04-13 2007-02-06 Emc Corporation MPEG dual-channel decoder data and control protocols for real-time video streaming
JP2003153257A (ja) 2001-11-12 2003-05-23 Sony Corp 画像処理装置および方法、記録媒体、並びにプログラム
JP2004046499A (ja) * 2002-07-11 2004-02-12 Matsushita Electric Ind Co Ltd データ処理システム
US6922739B2 (en) * 2003-02-24 2005-07-26 Broadcom Corporation System and method for dual IDE channel servicing using single multiplexed interface having first and second channel transfer over a common bus
KR100710290B1 (ko) * 2003-11-29 2007-04-23 엘지전자 주식회사 비디오 디코딩 장치 및 방법

Also Published As

Publication number Publication date
CN1805517B (zh) 2010-05-26
US7864866B2 (en) 2011-01-04
GB2422262A (en) 2006-07-19
CN1805517A (zh) 2006-07-19
GB0600689D0 (en) 2006-02-22
GB2422262B (en) 2007-05-16
US20060159184A1 (en) 2006-07-20
JP2006197587A (ja) 2006-07-27
KR20060083033A (ko) 2006-07-20

Similar Documents

Publication Publication Date Title
KR100666880B1 (ko) 듀얼 비디오 디코딩 시스템 및 방법
US5828421A (en) Implementation efficient digital picture-in-picture decoding methods and apparatus
KR100504471B1 (ko) 비디오 디코딩 시스템
US6917652B2 (en) Device and method for decoding video signal
US6385248B1 (en) Methods and apparatus for processing luminance and chrominance image data
US6549577B2 (en) Computational resource allocation in an information stream decoder
EP0964583A2 (en) Reduced resolution video decompression
US20070098069A1 (en) Inverse scan, coefficient, inverse quantization and inverse transform system and method
US6122321A (en) Methods and apparatus for reducing the complexity of inverse quantization operations
EP1202575A2 (en) Video decoding with multiwindow display
US20090168899A1 (en) System, method and device to encode and decode video data having multiple video data formats
US6148032A (en) Methods and apparatus for reducing the cost of video decoders
US20060192698A1 (en) Encoding dynamic graphic content views
US20070014367A1 (en) Extensible architecture for multi-standard variable length decoding
US20020106025A1 (en) Video decoder and method for using the same
JP4470613B2 (ja) 画像復号装置及び画像符号化装置
KR100556357B1 (ko) 디지털 비디오 포맷을 지원하는 엠펙 비디오 디코딩 시스템
JP2008141276A (ja) Ｔｖ信号処理回路
US6829303B1 (en) Methods and apparatus for decoding images using dedicated hardware circuitry and a programmable processor
KR20050037787A (ko) 화면 정지 기능을 갖는 비디오 디코딩 장치 및 방법
Nakamura et al. Low delay 4K 120fps HEVC decoder with parallel processing architecture
JP2000023063A (ja) 映像再生装置及び再生方法
Lee et al. Implementation of digital hdtv video decoder by multiple multimedia video processors
Duardo et al. An HDTV video coder IC for ATV receivers
WO2009085788A1 (en) System, method and device for processing macroblock video data

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 14