CN100459692C - 双视频解码视频缓冲器控制设备 - Google Patents

Abstract

本发明涉及双视频解码数字电视接收机的MPEG2视频解码器中的双视频解码相关的缓冲器控制设备。特别地，本发明对于两个以上频道进行视频解码时，用一个读取模块控制两个以上的视频缓冲器的读取，因此可以有效地控制上述视频缓冲器，同时可以减小视频缓冲器控制设备的硬件大小。此外，通过本发明还能实现如下技术操作：通过数字广播以及其他途径，输入的数据形态的视频剪辑或者MPEG静止图像与上述数字广播可以同时实现解码。

Description

双视频解码视频缓冲器控制设备

技术领域

本发明涉及双视频解码(dual video decoding)数字电视接收机的MPEG2视频解码器，特别涉及与双视频解码视频缓冲器控制设备。

背景技术

目前世界各国中有的国家已经开始实行数字广播，有的国家正在准备实行，几乎所有国家都将MPEG(Moving Picture Experts Group)2作为数字广播规格中的视频标准。在MPEG2系统中，大部分高画质电视中采用1920(像素)*1080(行数)格行扫描视频模式或者1280(像素)*720(行数)逐行扫描模式规格，是MPEG-2Video的主型高级(MP@HL：main profile at high level)规格。

在此种情况下，压缩之后，比特率(bit rate)每秒可以接近20兆。此时的压缩流包括音频数据、视频数据以及进行广播信息或者数据广播的普通数据。这中间视频数据一般来说所占的数量最多。

目前数字电视接收器中，4DPEG2视频解码器硬件为ASIC芯片。值得关注的是，近年来对于数字电视接收器的数据处理系统，即芯片系统(SoC：System-on-Chip)做了许多研究。芯片系统可以通过一块芯片控制MPEG2视频解码器、音频解码器，视频显示处理器(VDP：VideoDisplay Processor)、屏幕显示控制器(OSD：On-Screen Display)、图像加速器(Graphic accelerator)、中央处理设备。此外，过去使用数据缓冲器用存储器作为数据处理系统用芯片，使用计算用存储器作为外部CPU。近来的SOC式数据处理系统芯片为一体化存储器(Unified Memory)。所谓一体化存储器就是将计算存储器和数据缓存器用存储器作为一个存储器使用。

如果这种芯片系统得到应用，就会最大限度地降低ASIC芯片价格。此外，为了将众多硬件集成到一块芯片上，各个模块具有与此前相同的功能，有必要考虑使其面积达到最小。

此时，发送方的MPEG译码器中，对高画质视频数据进行可变长度编码(Variable Length Coding，VLC)、离散余弦转换(Discrete CosineTransform，DCT)、量子化(Quantization)等压缩编码处理。

经过上述符号化处理的视频数据，与包含有普通信息的附加数据等一起多重化之后，通过电波、电缆和卫星进行传输。

数字电视接收器的信号解码器通过逆多路技术，从经多路技术处理的传输流(Transport stream)中分别分离出视频、音频和附加数据流，并将分理出的视频流输出到视频解码器、将音频流输出到音频解码器中。此外，将分离出的附加数据流存储到存储器后，在中央处理器中通过软件进行处理。

此时，由于上述视频流为实时数据，在系统解码器中进行分离时，为了能够在对部分数据包进行分离时不产生时间上的延迟，在只通过内部缓冲器之后，直接向视频解码器输出。

但是上述视频流在视频解码器中，在经过视频解码显示前，发送方的MPEG编码器中就会发生缓冲器延迟，有必要进行存储器存储。因此上述视频流暂时存储到视频缓冲器中后输出到视频解码器。

此时，上述视频缓冲器可以与外部存储器独立设置，也可以位于上述外部存储器。也就是说如果上述存储器共享存储器，在上述存储器内划出视频缓冲器；上述视频流存储于存储器内的视频缓冲器内。上述视频解码器在适当的时间读取存储于视频缓冲器内的视频流，进行视频解码。也就是说，上述视频解码器在适当的时刻向上述视频缓冲器发出读取请求，在上述发送方的MPEG编码器就会与设想的时间相吻合，由此实现视频/音频间的同步。

另一方面，世界各国都开始正式推动数字广播，通过一个显示画面，可以同时观看两个频道；或者在欣赏一个频道的节目的同时，录制另一个频道的节目。

为了实现上述技术操作，多数数字电视接收机利用两个解码器，进行双视频解码。

发明内容

因此，系统解码器输出的视频流存储于视频缓冲器，视频缓冲器读取视频流，输出到视频解码器中，视频缓冲器控制部的作用就是为了实现上述操作，其数目必须与视频解码器数目相同。举例来说，如果是使用两个视频解码器的双视频解码设备，就需要两个视频缓冲器控制部。

因此，本发明有如下两个目的。

第一个目的是在有双视频解码器的数字电视接收机中，本发明可以简化视频缓冲器控制部的结构。

第二个目的是在外部存储器中，在拥有视频缓冲器的数字电视接收机中，本发明可以用最少的硬件有效控制上述视频缓冲器，支持双视频解码。

为了实现上述技术目的，本发明中的双视频解码视频缓冲器控制设备由多个系统解码器、视频解码器、外部存储器构成。其中，所述外部存储器具有暂时存储从上述多个系统解码器中分离出来的第1、第2视频流的第1、第2视频缓冲器，其分配领域在外部存储器中。本发明包括两个写入部和1个读取部：在视频缓冲器控制装置中，第1写入部，输入上述第1视频流，暂时存储之后，存储于上述外部存储器的第1视频缓冲器；第2写入部，输入上述第2视频流，暂时存储之后，存储于上述外部存储器的第2视频缓冲器；读取部，上述第1、第2视频解码器为了实现视频解码操作，请求特定频道的视频流，读取部从存储请求频道的视频流的视频缓冲器开始，读取视频流，暂时存储之后，向相关视频解码器输出。

如果从输入的视频流中检测出顺序信号，上述各个写入部就会填充相关视频缓冲器。此为本发明的第二个特征。

如果视频流输入中断一段时间以上，上述各个写入部就会填充相关视频缓冲器。此为本发明的第三个特征。

参照附图，通过对本发明中的典型操作进行说明，我们就会了解本发明的其他目的、特征以及优点。

如上所述，利用本发明中的能够实现双视频解码操作的视频缓冲器控制装置，对两个以上频道进行解码时，用一个读取模块控制两个以上视频缓冲器的读取操作，可以有效利用上述视频缓冲器，同时可以简化视频缓冲器控制设备的硬件结构。

此外，在本发明中，与上述数字广播同步，可以对通过数字广播和其他途径输入的数据形态的视频块或者MPEG静止图像，进行解码操作。值得一提的是，在高端数字电视系统中，本发明为用户提供了诸多便利和附加功能，可以最低的代价进行架构SoC。

附图说明

图1是应用了本发明的双视频解码视频缓冲器控制设备的结构示意图；

图2是图1的读取部的详细结构图；

图3是图1的读取部和视频解码器的读取过程的实时操作图；

图4是图1的写入部的填充操作的流程图。

附图主要部分符号说明

111，112：系统解码器              120：视频缓冲器控制部

121，122：写入部

121-1，122-1：写入指示器控制部

121-2，122-2：写入FIFO控制部

121-3，122-3：写入FIFO           123：读取部

123-1：读取控制部                123-2：读取FIFO控制部

123-3：读取FIFO                  124：判优器接口部

具体实施方式

下面参照附图，对本发明的典型操作及其作用进行说明。为了对附图所示的本发明的结构和构成进行说明，至少需要一个典型操作，但是本发明的技术思想和核心构成以及作用不受此限制。

图1为本发明中的能够进行双视频解码的视频缓冲器控制装置的结构示意图。视频缓冲器控制部120主要由两个写入部121、122，1个读取部123以及判优器接口部(Arbiter Interface)124构成。为了便于说明，在本发明中将画面符号121称为第1写入部、画面符号122称为第2写入部。

此外，系统解码器可以从经过多路技术处理的传输流中分离出音频、视频、附加数据流，可以有两个系统解码器，也可以只有一个。举例来说，如果有两个调谐器，系统解码器也要有两个。如果在一个频道内有多个程序，此时，每个系统解码器111、112，从上述频道中分离出用户选择的程序，之后从分离的程序中重新对视频、音频、附加数据流进行分离。

另外，如果是双视频解码，就需要两个视频解码器，此时上述两个视频解码器141、142中部分可以共享。

除此之外，为了进行视频解码，视频缓冲器暂时存储上述系统解码器中分离出的视频流，其数量应该与频道数目相同，可以分配到外部存储器130中去，也可以与外部存储器130分开。在本发明的典型操作中，分别在外部存储器130内划分了两个视频缓冲器。

本发明中的数字电视接收器在典型操作中投入的部分包括：两个系统解码器111、112；视频缓冲器控制部120、内部划分有视频缓冲器域的存储器130以及两个视频解码器141、142。在本发明中，为了便于说明，将画面符号111称为第1系统解码器、画面符号112称为第2系统解码器，将141称为第1视频解码器，将142称为第2视频解码器。

也就是说，在进行视频解码操作的数字电视接收器中，每个系统解码器111、112，从每个频道的传输数据流分离出视频流后，通过视频缓冲器控制部120的第1、第2写入部121、122，存储于上述存储器的相关视频缓冲器。

此时，在本发明中，上述第1系统解码器111中分离出的视频流，通过第1写入部121，存储到位于存储器130中的第1视频缓冲器。第2系统解码器112中分离出的视频流，通过第2写入部122，存储到位于存储器130中的第2视频缓冲器。此仅仅为操作的一种。也就是说，上述第1系统解码器111中分离出的视频流可以输出到第2写入部122，第2系统解码器112中分离出的视频流可以输出到第1写入部121。此外，第1写入部121也可以将输入的视频流存储到存储器130上的第2视频缓冲器，第2写入部122也可以将输入的视频流存储到存储器130上的第1视频缓冲器。

上述第1写入部121由三部分构成：写入指示器控制部121-1、写入FIFO控制部(Write FIFO Controller)121-2以及写入FIFO121-3。同理，第2写入部122也由三部分构成：写入指示器控制部122-1、写入FIFO控制部(Write FIFO Controller)122-2以及写入FIFO123-3。

如上所述，第1写入部和第2写入部121、122的构成是相同的，有关其详细动作流程的说明，仅仅以第1写入部121为例。

上述第1写入部121的写入指示器控制部121-1，将输入的视频ES，以数据包为单位，存储于写入FIFO121-3中。如果一个以上数据包存储于上述写入FIFO121-3中，写入FIFO控制部121-2就向判优器接口部124发出存储器写入请求。此外，如果在判优器接口部124得到存储器使用权，上述写入FIFO控制部121-2就会将上述写入FIFO121-3的数据，存储到存储器130的第1视频缓冲器内。同样的道理，第2写入部122的写入FIFO122-3中存储的数据，存储于存储器130的第2视频缓冲器。

上述判优器接口部124，以判优器(图示无)规定的命令语形式进行包括存储器开始地址在内的写入或者读取请求，以判优形式输出，并为连续的数据存取指定地址。此时，如果为存储器写入存取器，为了读取将要写入存储器130中的数据，写入FIFO121-3将制定地址；如果为读取存取器，为了将读取数据写入读取FIFO中，存储器130产生接口信号。

上述判优器发挥的是存储器130和各个内存访问单元(MAU：MemoryAccess Unit)间的存取器中继作用；上述存储器130使用SDRAM或者DDR SDRAM。

此外，根据显示同步信号和解码单位，通过上述视频缓冲器控制部120的一个读取部123，上述第1、第2视频解码器141、142，读取存储于存储器130的相关视频缓冲器内的视频流，进行视频解码。也就是说，第1、第2视频解码器141、142，通过视频缓冲器控制部120从存储器130中读取视频解码用视频流。

此时，上述系统解码器中经过逆多路化处理的视频流，为打包的基本码流(Packetized Elementary Stream：PES)，上述系统解码器从视频PES中只将基本码流ES(elementary stream)提取出来，输出到视频缓冲器控制部120中。

换句话说就是，从上述视频PES去掉打包的基本码流PES头，抽出视频基本码流。此时，CPU(图示无)能够读取PES头内信息。此外，在PES头中，决定解码时间所必需的信息-解码时间标签(DecodingTime Stamp：DTS)，与视频解码器141、142约定的开始符号一起插入ES。视频缓冲器控制部120的读取部123读取相关标签之后，等待对以后的图片进行解码处理时间，上述信息作为等待过程的基准值。

上述读取部123由读取控制部123-1、读取FIFO控制部123-2以及读取FIFO123-3构成。也就是说，上述第1、第2音频解码器141、142共享一个读取部123，从存储器130的第1、第2视频缓冲器读取必需的视频流。

图2作为上述读取部123的详细模块图，读取控制部123-1和读取FIFO控制部123-2由视频缓冲器的状态模块图以及为了通过与视频解码器的共同动作，控制存储于视频缓冲器中的数据的读取操作模块图构成。

也就是说，上述读取控制部123-1由以下几部分构成：读取控制状态机(read control state machine)211、初始化控制器(resetcontroller)212、溢位/下溢控制器213以及寄存器214。

上述读取控制状态机211控制存储器读取的全部操作的连接状态，存储器读取是为了进行视频解码。也就是说，读取FIFO123-3的初始化、第1、第2视频解码器141、142中的读取请求、根据视频缓冲器状态，存储器130决定对写入上述写入FIFO123-3中的数据进行读取操作；根据上述读取FITO123-3中剩余数据量的不同，转而进行下一个读取请求决定阶段的操作。

第1、第2视频解码器141、142全部初始化时，为实现读取FIFO123-3和写入FIFO121-3、122-3的初始化，上述初始化控制器212向读取FIFO控制部123-2和写入FIFO控制部121-2、122-2发出FIFO初始化命令。此外，上述第1、第2视频解码器141、142进行双视频解码操作时所进行的频道转换期间，向读取FIFO控制部123-2和写入FIFO控制部121-2、122-2发送FIFO初始化命令。

为了对两个以上频道进行视频缓冲控制，上述寄存器214管理每个频道的基础地址，该基础地址与支持的频道数目相同。具体来说，对于双视频解码，上述寄存器存储第1视频缓冲器的开始地址和第2视频缓冲器的开始地址。

因此在根据上述视频解码器的请求进行频道转换时，将重新开始的频道的基础地址，以其所存储的寄存器之值向存储器130发出读取请求，上述基础地址所指向的区域，即上述存储器130的相关视频缓冲器的数据，存储于读取FIFO123-3中。此时，上述视频解码器读取存储于FIFO123-3中的数据，进行视频解码。

上述溢位/下溢控制器213监视上述第1、第2视频缓冲器的溢位或者下溢。也就是说，上述溢位/下溢控制器213从上述写入FIFO控制部121-2、121-2，接收视频缓冲器内进行数据写入区的信息。通过上述信息与系统设定所需要的存储器130内的视频缓冲器位置、大小信息以及进行目前的读取操作的视频缓冲器信息，判断上述视频缓冲器的溢位和下溢，将判断结果通知视频解码器。此外，必要时生成中断(interrupt)，用于通过软件进行的系统控制。

另一方面，上述读取FIFO控制部123-2由FIFO地址控制器221和FIFO地址寄存器222。上述读取FIFO控制部123-2的FIFO地址控制器231向第1或者第2视频解码器141或142发出请求，请求视频解码操作所需的视频流；读取控制状态机211如果决定存储器读取，就向判优器接口部124发出存储器读取请求。上述判优器接口部124从存储器130的相关视频缓冲器中，读取视频流之后，与有效(valid)信号一起输出到FIFO地址控制器221。之后，上述读取FIFO地址控制器221将读取的数据，存储到读取FIFO123-3内的相关地址。上述FIFO地址控制器221对读取FIFO123-3的数据写入位置信息进行管理。

上述读取FIFO123-3向存储器发送读取请求、上述第1、第2视频解码器141或142进行数据读取，为了使得上述操作能够连续进行，上述读取FIFO123-3大小为包含读取要求单位两倍大小的数据量。

因此，上述FIFO地址控制器221根据存储器读取要求，存储到读取FIFO123-3中的从上述存储器130内的视频缓冲器读取的数据，如果超过一定数量，此时就会产生ready信号。此外，根据上述第1或者第2视频解码器发出的数据读取请求，调整读取FIFO123-3的读取地址，对读取FIFO123-3内的数据进行读取操作。上述读取FIFO123-3读取的数据输出到要求上述数据的视频解码器。

为了对多个频道进行视频解码操作，上述FIFO地址寄存器222，将FIFO读取地址按照各个频道进行存储。也就是说，根据视频解码器的请求，从上述读取FIFO123-3中读取数据时，以读取FIFO解码器的大小为单位进行读取。如果读取FIFO123-3中数据达到一定数量，新开始的频道的此前的读取FIFO位置信息，由FIFO地址寄存器222读取。除此之外，从进行上述读取FIFO123-3的此前操作的位置开始读取数据，并输出到请求上述数据的视频解码器。

图3是上述视频解码器和视频缓冲器控制部120的读取部的存储器读取操作操作实时流程图。

就是说，视频解码器将第1或者第2写入部121、122中的帧以上的视频流，存储于相关频道的视频缓冲器中。如果确认超过一定大小的视频流存储于上述有关频道的视频缓冲器中，向读取部123发出对相关频道的读取请求。此时，上述视频解码器输出的读取请求信号，是图3(a)中的VID REQ信号和(b)的相关频道ID(VID)。

那么，上述读取部123中的读取控制部123-1向判优器接口部发出存储器读取请求，与此同时，读取FIFO控制部123-2将对此前频道进行的读取操作情况内容，存储于有关寄存器中，准备新的FIFO读取。

此外，如果通过上述判优器接口部124获得存储器使用权，上述读取FIFO控制部123-2，从存储上述频道ID(VID)相关视频流的视频缓冲器中读取视频流，存储于读取FIFO123-3中。

如果存储于上述FIFO123-3中的视频流超过一定数量，上述读取FIFO控制部123-2向有关视频解码器输出图3(c)中所示的VES READY信号，接着图3(e)所示，存储于读取FIFO123-3中的数据(VES DATA)输出到上述视频解码器中。如图3(d)所示，上述视频解码器启动VESREN信号，同时图3(e)所示，对输入的数据(VES DATA)进行视频解码。此时，根据存储器读取请求，从存储器130的相关视频缓冲器中读取的数据，存储于FIFO123-3中，上述图3(e)中的区间A为上述存储操作的准备区间。根据存储器内的其他视频缓冲器的动作状况，此区间也可以变化。

另一方面，不使用的频道的视频缓冲器或者上述视频缓冲器之外的存储器区域，由CPU将小量的MPEG1或者MPEG2视频数据存储于上述位置。上述读取控制部123-1作用就是设定存储区域，以便于对上述MPEG1或者MPEG2视频数据进行解码操作。为此，将特定频道的视频缓冲器指示器设定为CPU数据处理的位置和相关模式。如图3所示，上述视频解码器向视频缓冲器控制部120的读取控制部发出CPU数据的读取请求，那么上述读取部123的读取控制部123-1从存储器的有关区域读取上述CPU数据之后，存储到读取FIFO123-3中，然后输出到请求CPU数据的视频解码器中。上述视频解码器对接收到的CPU数据进行解码操作。

上述功能可以应用于语音专门频道、换台时背景画面的显示器或者数据广播。使用现有的硬件，在很短的时间内可以进行上述数据处理。

另一方面，本发明中的数字电视接收器可以对存储于DVD的图像或者录制到硬盘中的数据流进行解码操作。如果上述视频缓冲器中存储的数据超过一定数量，读取控制部123-1内的溢位/下溢控制器213就会通知系统解码器，控制视频流上载到视频缓冲器。为提高上载操作的安全性，进行上载操作时和停止上载操作时，控制输入准备信号以其他基准值动作。改变基准值可以改变上载可能情况突然变得不安定。

防止上载可能情况发生突变的另一个方法如下：输入准备信号启动之后，延迟一定时间之后，检查输入准备信号的关闭，以此来保证输入准备信号的启动/关闭间有一定时间间隔。

另一方面，上述第1、第2写入部121、122遇到顺序根码(Se-quenced end code)时；或者数据流以很低的比特率输入，视频流的输入中断一定时间以上时，进行清空视频缓冲器内留下的所有数据的填充(Stuffing)操作。

图4是上述第1、第2写入部121、122的填充操作流程图。包括以下几部分：视频流开始输入401；接着如果某个视频流数据包完成输入402；最后对表示包括上述视频流在内的帧的末端的顺序根码(Sequenced end code)是否已经被输入进去进行确认403。

在上述操作步骤403中，输入顺序根码之后，此时如果将有关视频缓冲器设置成完全清空模式，输入视频流所输入的写入部进行如下填充操作：将不影响视频解码的NULL数据存储到相关视频缓冲器中406。此时NULL数据量与读取部123的读取FIFO123-3大小相同。

在上述操作步骤403中，如果判断出顺序根码(Sequenced endcode)没有被输入，就对视频流输入是否中断进行确认404；上述操作步骤404中，如果判断出视频流输入中断，就对中断期间是否超过已经设定的标准进程间隔时间进行确认405。在上述操作步骤405中，如果中断时间超过已经设定的标准进程间隔时间，就进行与上述操作相同的填充操作，如果中断时间未超过已经设定的标准同步(sync)时间，就返回到上述操作步骤401，反复进行上述阶段的操作。在此，在一定期间内没有视频流输入时，标准进程间隔就称为决定是否进行填充操作的信号，根据使用系统不同，可以将标准进程间隔设置成适当的值。

另一方面，在本发明中，通过典型操作实例对本发明进行说明，考虑到本发明的技术难度时，那些了解本领域相关知识与技能的人员，很容易利用本发明进行其他操作，并做出一定修改。因此上述说明中，引用发明思想的典型操作和变更都应该包括在本发明所申请的专利范围内。

通过上述说明，专业人士可以在不脱离本发明技术思想的前提下，对本发明进行多种变更和修订。

因此，本发明的技术范围不仅仅局限于操作说明中的内容，应根据权利要求范围划定。

Claims (7)

1、一种双视频解码视频缓冲器控制设备，包括系统解码器、第1视频解码器、第2视频解码器、外部存储器，其特征在于，还包括：

第1写入部：接收第1视频流，暂时存储后，存储到上述外部存储器的第1视频缓冲器；

第2写入部：接收第2视频流，暂时存储后，存储到上述外部存储器的第2视频缓冲器；

读取部：请求特定频道的视频流进行视频解码，上述第1、第2视频解码器就从存储请求的频道的视频流的视频缓冲器读取视频流，暂时存储后，输出到相应的第1、第2视频解码器中；

上述读取部由以下几部分构成：

读取FIFO，存储于上述外部存储器的第1、第2视频缓冲器内的视频流暂时存储于读取FIFO中；

读取控制部，根据上述第1、第2视频缓冲器的状态和上述第1、第2视频解码器中的读取请求，控制上述第1、第2视频缓冲器的读取动作；

读取FIFO控制部，通过上述读取控制部，将第1、第2视频解码器所请求的频道的视频流从上述第1、第2视频缓冲器读取，存储于上述读取FIFO，如果上述读取FIFO中存储的视频流数据超过一定数量，读取FIFO控制部就对上述视频流进行读取，并输出到相应的第1、第2视频解码器中。

2、如权利要求1所述的双视频解码视频缓冲器控制设备，其特征在于，上述第1写入部由以下部分构成：

写入FIFO，输入的第1视频流暂时存储于其中；

写入指示器控制部，控制上述第1视频流以数据包为单位存储于上述FIFO中；

写入FIFO控制部，至少有一个以上视频流包存储到上述写入FIFO中时，就读取存储于上述FIFO中的视频流，并存储到上述第1视频缓冲器中。

3、如权利要求1所述的双视频解码视频缓冲器控制设备，其特征在于，上述第2写入部由以下几部分构成：

写入FIFO，暂时存储输入进来的第2视频流；

写入指示器控制部，控制上述第2视频流以数据包为单位存储到上述写入FIFO中；

写入FIFO控制部，如果存储于上述写入FIFO中的数据包至少有一个以上，写入FIFO控制部就读取存储于上述写入FIFO中的视频流，并存储到上述第2视频缓冲器中。

4、如权利要求1所述的双视频解码视频缓冲器控制设备，其特征在于，上述读取控制部由以下几部分构成：

读取控制状态机，根据读取FIFO的初始化、第1、第2视频解码器的读取请求以及第1、第2视频缓冲器的状态，读取控制状态机对将要写入上述读取FIFO中的数据存储器读取进行控制；

初始化控制器，在上述第1、第2视频解码器的整体初始化和频道转换时，初始化控制器输出控制信号，使得上述读取FIFO和写入FIFO进行初始化操作；

寄存器，存储第1视频缓冲器和第2视频缓冲器的基础地址；

溢位/下溢控制器，上述第1、第2视频缓冲器的溢位或者下溢如果被确认，溢位/下溢控制器就将此通知给第1、第2视频解码器；

5、如权利要求4所述的双视频解码视频缓冲器控制设备，其特征在于，读取控制状态机根据上述视频解码器发出的请求，进行频道转换时，上述转换的频道的基础地址存储于寄存器中；读取控制状态机对从相当于寄存器之值的存储器视频缓冲器读取视频流进行控制。

6、如权利要求4所述的双视频解码视频缓冲器控制设备，其特征在于，上述溢位/下溢控制器，其中：

写入FIFO控制部利用写入视频流的存储器内部视频缓冲器之位置信息、系统设定时的视频缓冲器位置大小信息、目前进行读取动作的视频缓冲器位置信息，判断第1和第2视频缓冲器的溢位或者下溢。

7、如权利要求1所述的双视频解码视频缓冲器控制设备，其特征在于，上述读取FIFO控制部由以下几部分构成：

FIFO读取寄存器，为了进行双视频解码控制，按照不同频道存储FIFO读取地址；

FIFO地址控制器，对上述读取FIFO的数据写入信息进行管理，在上述读取控制部的控制下，第1、第2视频解码器从上述第1、第2视频缓冲器读取请求频道的视频流，存储到上述读取FIFO中；如果存储到上述读取FIFO中的视频流超过一定数量，参照上述FIFO读取寄存器值，从上述读取FIFO读取视频流，输出到相应的第1、第2视频解码器中。

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