JPH08223572A - 画像デコーダ - Google Patents
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- JPH08223572A JPH08223572A JP4492895A JP4492895A JPH08223572A JP H08223572 A JPH08223572 A JP H08223572A JP 4492895 A JP4492895 A JP 4492895A JP 4492895 A JP4492895 A JP 4492895A JP H08223572 A JPH08223572 A JP H08223572A
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- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
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- H04N21/44—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream, rendering scenes according to MPEG-4 scene graphs
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- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
- H04N19/91—Entropy coding, e.g. variable length coding [VLC] or arithmetic coding
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- Multimedia (AREA)
- Signal Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 チャンネル切替時でも表示画面が乱れること
がない画像デコーダを提供する。 【構成】 ＭＰＥＧ等の画像デコーダにおいて、通常設
けられる入力バッファ２１の後段にさらに少なくとも１
フレーム分の情報を蓄積できる遅延バッファ２２を配置
すると共に、ビットストリームで決定されるタイミング
とは別個に表示タイミングを決定するフレーム同期パル
スを与える。各ビットストリームＢＳａ，ＢＳｂ，ＢＳ
ｃでフレーム毎に設定された遅延期間ＶＤが経過したの
ち、最初に発生するフレーム同期パルスに同期させてそ
のフレームを表示させる。遅延時間ＶＤ経過からフレー
ム同期パルスの発生までの期間に到来する入力ビットス
トリームについては、遅延バッファ２２で吸収する。
がない画像デコーダを提供する。 【構成】 ＭＰＥＧ等の画像デコーダにおいて、通常設
けられる入力バッファ２１の後段にさらに少なくとも１
フレーム分の情報を蓄積できる遅延バッファ２２を配置
すると共に、ビットストリームで決定されるタイミング
とは別個に表示タイミングを決定するフレーム同期パル
スを与える。各ビットストリームＢＳａ，ＢＳｂ，ＢＳ
ｃでフレーム毎に設定された遅延期間ＶＤが経過したの
ち、最初に発生するフレーム同期パルスに同期させてそ
のフレームを表示させる。遅延時間ＶＤ経過からフレー
ム同期パルスの発生までの期間に到来する入力ビットス
トリームについては、遅延バッファ２２で吸収する。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＰＥＧ（Moving P
icture Coding Experts Groupe）等の圧縮された可変長
コードからなる画像情報を復号する画像デコーダに関す
る。
icture Coding Experts Groupe）等の圧縮された可変長
コードからなる画像情報を復号する画像デコーダに関す
る。
【０００２】
【従来の技術】ディジタル通信ネットワークや情報記憶
媒体の進歩に伴って、Ｈ．２６１，ＭＰＥＧ１，ＭＰＥ
Ｇ２等の種々のディジタル画像圧縮方式が提案され、標
準化されている。これらの方式における符号化されたビ
ットストリームは、ＭＰＥＧ１を例にとると、シーケン
ス層、ＧＯＰ（Groupe of Pictures）層、ピクチャ層、
スライス層、マクロブロック層、ブロック層の６つの階
層から構成される。図４は、このうち、シーケンス層、
ＧＯＰ層の２階層を示したものである。なお、ＭＰＥＧ
２の場合もほぼ同様の階層構造を採るが、ＧＯＰ層はオ
プションとなり、その中のピクチャ層の並びも特に規定
されないものとなる。ＭＰＥＧの特定ピクチャでは、前
後の画面データに基づいて１枚の画面データが符号化さ
れるので、１画面だけで完結した情報とはならない。こ
のため、何枚かの画面データを一まとまりにしたＧＯＰ
を単位としてランダムアクセスを可能にしている。
媒体の進歩に伴って、Ｈ．２６１，ＭＰＥＧ１，ＭＰＥ
Ｇ２等の種々のディジタル画像圧縮方式が提案され、標
準化されている。これらの方式における符号化されたビ
ットストリームは、ＭＰＥＧ１を例にとると、シーケン
ス層、ＧＯＰ（Groupe of Pictures）層、ピクチャ層、
スライス層、マクロブロック層、ブロック層の６つの階
層から構成される。図４は、このうち、シーケンス層、
ＧＯＰ層の２階層を示したものである。なお、ＭＰＥＧ
２の場合もほぼ同様の階層構造を採るが、ＧＯＰ層はオ
プションとなり、その中のピクチャ層の並びも特に規定
されないものとなる。ＭＰＥＧの特定ピクチャでは、前
後の画面データに基づいて１枚の画面データが符号化さ
れるので、１画面だけで完結した情報とはならない。こ
のため、何枚かの画面データを一まとまりにしたＧＯＰ
を単位としてランダムアクセスを可能にしている。
【０００３】ＧＯＰは、Ｉ，Ｐ，Ｂの３種類のピクチャ
の組み合わせにより構成される。各ピクチャは、１フレ
ーム分の画像データに相当し、Ｉ（Intra ）ピクチャは
フレーム内符号化画像、Ｐ（Predictive）ピクチャはフ
レーム間順方向予測符号化画像、Ｂ（Bidirectionally
predictive）ピクチャはフレーム間両方向予測符号化画
像である。各ピクチャは、ピクチャ・スタート・コード
（ＰＳＣ）、テンポラル・リファレンス（ＴＲ）、ピク
チャ・コーディング・タイプ（ＰＣＴ）、ＶＢＶディレ
イ（ＶＤ）等のヘッダ部分と、フレームデータとを含ん
でいる。なお、ＭＰＥＧ２では、上述した１フレーム単
位に代え１フィールド単位の画像データを扱うこともあ
る得る。
の組み合わせにより構成される。各ピクチャは、１フレ
ーム分の画像データに相当し、Ｉ（Intra ）ピクチャは
フレーム内符号化画像、Ｐ（Predictive）ピクチャはフ
レーム間順方向予測符号化画像、Ｂ（Bidirectionally
predictive）ピクチャはフレーム間両方向予測符号化画
像である。各ピクチャは、ピクチャ・スタート・コード
（ＰＳＣ）、テンポラル・リファレンス（ＴＲ）、ピク
チャ・コーディング・タイプ（ＰＣＴ）、ＶＢＶディレ
イ（ＶＤ）等のヘッダ部分と、フレームデータとを含ん
でいる。なお、ＭＰＥＧ２では、上述した１フレーム単
位に代え１フィールド単位の画像データを扱うこともあ
る得る。
【０００４】ＭＰＥＧのビットストリームは可変長符号
化されているため、復号化における各フレームの情報量
は一定でない。例えば、フレーム内符号化により生成さ
れるＩピクチャは、動きベクトル補償を用いてフレーム
間符号化されたＰ，Ｂピクチャに比べて、そのフレーム
当たりの符号量が圧倒的に多い。また、同じタイプのピ
クチャでも、画像の動きの激しさや画面の単調さ等によ
ってフレーム当たりの符号量は変動する。
化されているため、復号化における各フレームの情報量
は一定でない。例えば、フレーム内符号化により生成さ
れるＩピクチャは、動きベクトル補償を用いてフレーム
間符号化されたＰ，Ｂピクチャに比べて、そのフレーム
当たりの符号量が圧倒的に多い。また、同じタイプのピ
クチャでも、画像の動きの激しさや画面の単調さ等によ
ってフレーム当たりの符号量は変動する。
【０００５】そこで、通信回線等の一定レートの伝送路
でＭＰＥＧビットストリームを伝送する場合、図５に示
すように、デコーダ本体２の前段に、レート調整用の入
力バッファ１が設けられる。入力バッファ１には、一定
レートで入力ビットストリームＢＳが書き込まれ、フレ
ーム周期に相当する一定間隔で１フレーム分のピクチャ
データがデコーダ本体２に読み出される。図６は、その
様子を説明するための図である。入力バッファ１がクリ
アされている初期状態では、まず、入力ビットストリー
ムＢＳは、入力バッファ１をスルー状態で通過してデコ
ード本体２の図示しないＶＬＣ（Variable length cod
e）デコーダによりデコードされる。最初の１フレーム
分のピクチャがデコードされたら、続くフレームのピ
クチャが入力バッファ１に溜まり始める。別途指定さ
れる最初のピクチャ（ここではとする）の表示タイミ
ングで次のフレームのピクチャのデコードが開始され
る。即ち、入力ビットフレームＢＳは一定レートで連続
的に入力されるから、次のピクチャの表示タイミングが
到来するまでは、入力ビットストリームが入力バッファ
１上に蓄積されるのである。なお、フレーム間符号化処
理を行う関係上、実際のフレーム表示タイミングは、デ
コードタイミングよりも数フレーム先となることもあり
得るがが、ここでは、説明を簡単にするために、デコー
ドタイミングと表示タイミングとが１フレームだけずれ
ているものとして説明している。
でＭＰＥＧビットストリームを伝送する場合、図５に示
すように、デコーダ本体２の前段に、レート調整用の入
力バッファ１が設けられる。入力バッファ１には、一定
レートで入力ビットストリームＢＳが書き込まれ、フレ
ーム周期に相当する一定間隔で１フレーム分のピクチャ
データがデコーダ本体２に読み出される。図６は、その
様子を説明するための図である。入力バッファ１がクリ
アされている初期状態では、まず、入力ビットストリー
ムＢＳは、入力バッファ１をスルー状態で通過してデコ
ード本体２の図示しないＶＬＣ（Variable length cod
e）デコーダによりデコードされる。最初の１フレーム
分のピクチャがデコードされたら、続くフレームのピ
クチャが入力バッファ１に溜まり始める。別途指定さ
れる最初のピクチャ（ここではとする）の表示タイミ
ングで次のフレームのピクチャのデコードが開始され
る。即ち、入力ビットフレームＢＳは一定レートで連続
的に入力されるから、次のピクチャの表示タイミングが
到来するまでは、入力ビットストリームが入力バッファ
１上に蓄積されるのである。なお、フレーム間符号化処
理を行う関係上、実際のフレーム表示タイミングは、デ
コードタイミングよりも数フレーム先となることもあり
得るがが、ここでは、説明を簡単にするために、デコー
ドタイミングと表示タイミングとが１フレームだけずれ
ているものとして説明している。
【０００６】各ピクチャの表示タイミングは、各ピクチ
ャのヘッダに記述されたＶＢＶディレイによって決定さ
れる。即ち、この値が、ＰＳＣ検出からピクチャ表示タ
イミングまでの遅延時間に相当する。
ャのヘッダに記述されたＶＢＶディレイによって決定さ
れる。即ち、この値が、ＰＳＣ検出からピクチャ表示タ
イミングまでの遅延時間に相当する。
【０００７】
【発明が解決しようとする課題】上述した従来の画像デ
コーダでは、ビットストリームＢＳに含まれている表示
タイミングを規定する情報（ＶＢＶディレイＶＤ）に基
づいて各画像フレームの表示タイミングを決定してい
る。このため、例えば、図７に示すように、ＩＳＤＮ回
線等を介して伝送された複数チャンネルのビットストリ
ームＢＳａ，ＢＳｂ，ＢＳｃをスイッチ３によってリア
ルタイムで切替えて表示する場合、各ビットストリーム
ＢＳａ，ＢＳｂ，ＢＳｃの表示タイミングは必ずしも一
致しない。例えば、図８のピクチャが表示されている
フレームでビットストリームＢＳａからＢＳｂへの切替
が発生すると、既にデコードされているピクチャまで
はビデオ出力Ｖo として表示されることになるが、次の
フレームの開始タイミングから切替後のピクチャ′の
表示開始タイミングまでの時間Ｔが、ビットストリーム
ＢＳｂのＶＤによって決定されるため、フレーム期間の
Ｎ倍とならず、同期ズレが発生する。このため、例えば
テレビ会議等で表示画面を頻繁に切替えるような場合
に、その都度、表示画面が乱れるという問題が発生す
る。
コーダでは、ビットストリームＢＳに含まれている表示
タイミングを規定する情報（ＶＢＶディレイＶＤ）に基
づいて各画像フレームの表示タイミングを決定してい
る。このため、例えば、図７に示すように、ＩＳＤＮ回
線等を介して伝送された複数チャンネルのビットストリ
ームＢＳａ，ＢＳｂ，ＢＳｃをスイッチ３によってリア
ルタイムで切替えて表示する場合、各ビットストリーム
ＢＳａ，ＢＳｂ，ＢＳｃの表示タイミングは必ずしも一
致しない。例えば、図８のピクチャが表示されている
フレームでビットストリームＢＳａからＢＳｂへの切替
が発生すると、既にデコードされているピクチャまで
はビデオ出力Ｖo として表示されることになるが、次の
フレームの開始タイミングから切替後のピクチャ′の
表示開始タイミングまでの時間Ｔが、ビットストリーム
ＢＳｂのＶＤによって決定されるため、フレーム期間の
Ｎ倍とならず、同期ズレが発生する。このため、例えば
テレビ会議等で表示画面を頻繁に切替えるような場合
に、その都度、表示画面が乱れるという問題が発生す
る。
【０００８】この発明は、このような問題点に鑑みされ
たもので、チャンネル切替時でも表示画面が乱れること
がない画像デコーダを提供することを目的とする。
たもので、チャンネル切替時でも表示画面が乱れること
がない画像デコーダを提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明は、画像情報を
含む可変長フレームの入力ビットストリームをデコード
するデコード手段と、このデコード手段の入力段に設け
られ前記デコード手段へ前記入力ビットストリームを供
給するタイミングを調整するための入力バッファとを備
えた画像デコーダにおいて、前記入力バッファと前記デ
コード手段との間に少なくとも１フレーム分の時間の入
力ビットストリームを蓄える遅延バッファを挿入し、前
記デコード手段は、前記入力ビットストリームにフレー
ム毎に設定されている遅延時間経過後、所定のフレーム
同期パルスによってデコード後の画像情報の表示タイミ
ングを決定するものであることを特徴とする。
含む可変長フレームの入力ビットストリームをデコード
するデコード手段と、このデコード手段の入力段に設け
られ前記デコード手段へ前記入力ビットストリームを供
給するタイミングを調整するための入力バッファとを備
えた画像デコーダにおいて、前記入力バッファと前記デ
コード手段との間に少なくとも１フレーム分の時間の入
力ビットストリームを蓄える遅延バッファを挿入し、前
記デコード手段は、前記入力ビットストリームにフレー
ム毎に設定されている遅延時間経過後、所定のフレーム
同期パルスによってデコード後の画像情報の表示タイミ
ングを決定するものであることを特徴とする。
【００１０】
【作用】この発明によれば、入力バッファの後段に少な
くとも１フレーム分の情報を蓄積できる遅延バッファを
配置すると共に、ビットストリームで決定されるタイミ
ングとは別個に表示タイミングを決定するフレーム同期
パルスを与え、各ビットストリームで設定された遅延期
間が経過したのち、最初に発生する前記フレーム同期パ
ルスに同期させてそのフレームを表示させると共に、前
記遅延時間経過から前記フレーム同期パルスの発生まで
の期間に到来する入力ビットストリームについては、前
記遅延バッファで吸収するようにしている。このため、
表示タイミングがまちまちの複数チャンネルのビットス
トリームを切替えても、各フレームの表示タイミング
は、全て前記フレーム同期パルスに同期することにな
り、従来のような同期ずれが発生することがない。
くとも１フレーム分の情報を蓄積できる遅延バッファを
配置すると共に、ビットストリームで決定されるタイミ
ングとは別個に表示タイミングを決定するフレーム同期
パルスを与え、各ビットストリームで設定された遅延期
間が経過したのち、最初に発生する前記フレーム同期パ
ルスに同期させてそのフレームを表示させると共に、前
記遅延時間経過から前記フレーム同期パルスの発生まで
の期間に到来する入力ビットストリームについては、前
記遅延バッファで吸収するようにしている。このため、
表示タイミングがまちまちの複数チャンネルのビットス
トリームを切替えても、各フレームの表示タイミング
は、全て前記フレーム同期パルスに同期することにな
り、従来のような同期ずれが発生することがない。
【００１１】
【実施例】以下、図面を参照して、この発明の実施例に
ついて説明する。図１は、この発明の一実施例に係るＭ
ＰＥＧ１，２用の画像デコーダを示すブロック図であ
る。この画像デコーダは、デコーダ本体１１、ＤＲＡＭ
１２及びＣＰＵ１３から構成されている。デコーダ本体
１１は、入力されたビットストリームに対し、１フレー
ム毎に、ＶＬＣデコード、逆量子化、逆ＤＣＴ（Discre
te cosine transform ）、ハーフペル動き補償等の各処
理を施し、画像フレームを復号する。このデコーダ本体
１１には、復号された画像フレームの表示タイミングを
決定するためのフレーム同期パルスが外部から与えられ
ている。ＤＲＡＭ１２は、ビットストリームを受信して
デコーダ本体１１に供給するまでの間、ビットストリー
ムを蓄積する１フレーム分の入力バッファ２１と、その
後段に配置されたタイミング調整用の１フレーム分の遅
延バッファ２２と、動き補償のために前後のフレームの
画像情報を記憶するフレームメモリ２３と、ＣＰＵ１３
の動作のためのメインメモリ２４とを構成するための各
記憶領域を提供する。
ついて説明する。図１は、この発明の一実施例に係るＭ
ＰＥＧ１，２用の画像デコーダを示すブロック図であ
る。この画像デコーダは、デコーダ本体１１、ＤＲＡＭ
１２及びＣＰＵ１３から構成されている。デコーダ本体
１１は、入力されたビットストリームに対し、１フレー
ム毎に、ＶＬＣデコード、逆量子化、逆ＤＣＴ（Discre
te cosine transform ）、ハーフペル動き補償等の各処
理を施し、画像フレームを復号する。このデコーダ本体
１１には、復号された画像フレームの表示タイミングを
決定するためのフレーム同期パルスが外部から与えられ
ている。ＤＲＡＭ１２は、ビットストリームを受信して
デコーダ本体１１に供給するまでの間、ビットストリー
ムを蓄積する１フレーム分の入力バッファ２１と、その
後段に配置されたタイミング調整用の１フレーム分の遅
延バッファ２２と、動き補償のために前後のフレームの
画像情報を記憶するフレームメモリ２３と、ＣＰＵ１３
の動作のためのメインメモリ２４とを構成するための各
記憶領域を提供する。
【００１２】ＩＳＤＮ等の回線を介して受信されるビッ
トストリームＢＳａ，ＢＳｂ，ＢＳｃは、ＣＰＵ１３の
制御のもと、スイッチ１４等によって切替えられて入力
バッファ２１、更に遅延バッファ２２に蓄積される。
トストリームＢＳａ，ＢＳｂ，ＢＳｃは、ＣＰＵ１３の
制御のもと、スイッチ１４等によって切替えられて入力
バッファ２１、更に遅延バッファ２２に蓄積される。
【００１３】図２は、ビットストリームＢＳａ，ＢＳｂ
の入力タイミング及び表示タイミングと、入力バッファ
２１及び遅延バッファ２２のデータ蓄積量を示す図であ
る。このシステムでは、入力バッファ２１に時間にして
１フレーム分のビットストリームが、また遅延バッファ
２２に時間にして最大１フレーム分のビットストリーム
がそれぞれ蓄積される。いま、ピクチャに着目する
と、ピクチャのデコードタイミングに先行するタイミ
ングでこのピクチャが入力バッファ２１及び遅延バッ
ファ２２に蓄積されていく。ピクチャは、蓄積終了後
の次のフレーム同期パルスの入力タイミングでデコード
される。そして、ピクチャのＶＢＶディレイＶＤが経
過した後の最初のフレーム同期パルスの入力タイミング
に同期してピクチャが表示される。即ち、ピクチャ
は、ピクチャスタートコードＰＳＣの検出後、ＶＤ＋α
経過した時点で表示される。表示タイミングが＋αだけ
遅れた分、入力ビットストリームＢＳａを余分に蓄積し
なければならないが、この分は、遅延バッファ２２に蓄
積されることになる。＋α分は、１フレームを超えるこ
とはないので、遅延バッファ２２の容量は、少なくとも
１フレーム分であればよい。
の入力タイミング及び表示タイミングと、入力バッファ
２１及び遅延バッファ２２のデータ蓄積量を示す図であ
る。このシステムでは、入力バッファ２１に時間にして
１フレーム分のビットストリームが、また遅延バッファ
２２に時間にして最大１フレーム分のビットストリーム
がそれぞれ蓄積される。いま、ピクチャに着目する
と、ピクチャのデコードタイミングに先行するタイミ
ングでこのピクチャが入力バッファ２１及び遅延バッ
ファ２２に蓄積されていく。ピクチャは、蓄積終了後
の次のフレーム同期パルスの入力タイミングでデコード
される。そして、ピクチャのＶＢＶディレイＶＤが経
過した後の最初のフレーム同期パルスの入力タイミング
に同期してピクチャが表示される。即ち、ピクチャ
は、ピクチャスタートコードＰＳＣの検出後、ＶＤ＋α
経過した時点で表示される。表示タイミングが＋αだけ
遅れた分、入力ビットストリームＢＳａを余分に蓄積し
なければならないが、この分は、遅延バッファ２２に蓄
積されることになる。＋α分は、１フレームを超えるこ
とはないので、遅延バッファ２２の容量は、少なくとも
１フレーム分であればよい。
【００１４】ピクチャの入力途中で、入力ビットスト
リームＢＳａからＢＳｂへの切替が発生した場合、入力
バッファ２１及び遅延バッファ２２はクリアされる。こ
の時点で、ピクチャまでのデコードが終了しているの
で、ピクチャまでの表示は行われる。バッファ２１，
２２のクリア後、ピクチャ′のピクチャスタートコー
ドＰＳＣが検出されたら、バッファ２１，２２を最初は
スルー状態にして、直ちにピクチャ′のデコードを開
始する。ピクチャ′は、ＶＤ経過後の最初のフレーム
同期パルスの入力タイミングで表示される。即ち、ピク
チャ′は、ＰＳＣ検出後、ＶＤ＋β経過した時点で表
示される。その間、バッファ２１，２２には、ピクチャ
′とピクチャ′の一部とが蓄積される。βも１フレ
ームを超えることはない。
リームＢＳａからＢＳｂへの切替が発生した場合、入力
バッファ２１及び遅延バッファ２２はクリアされる。こ
の時点で、ピクチャまでのデコードが終了しているの
で、ピクチャまでの表示は行われる。バッファ２１，
２２のクリア後、ピクチャ′のピクチャスタートコー
ドＰＳＣが検出されたら、バッファ２１，２２を最初は
スルー状態にして、直ちにピクチャ′のデコードを開
始する。ピクチャ′は、ＶＤ経過後の最初のフレーム
同期パルスの入力タイミングで表示される。即ち、ピク
チャ′は、ＰＳＣ検出後、ＶＤ＋β経過した時点で表
示される。その間、バッファ２１，２２には、ピクチャ
′とピクチャ′の一部とが蓄積される。βも１フレ
ームを超えることはない。
【００１５】このように、ＶＤ経過後のフレーム同期パ
ルスに同期して画像フレームを表示させることにより、
別々のビットストリームを同期させることができるの
で、チャンネル切替時に画面が乱れることはない。
ルスに同期して画像フレームを表示させることにより、
別々のビットストリームを同期させることができるの
で、チャンネル切替時に画面が乱れることはない。
【００１６】図３は、以上の処理を実現するためのデコ
ーダ本体１１の図示しないＶＬＤデコーダの処理を示す
フローチャートである。まず、入力バッファ２１及び遅
延バッファ２２をクリアし（Ｓ１）、ＰＳＣを検出した
ら（Ｓ２）、第１フレームから順にＶＬＣデコードし
（Ｓ３，Ｓ４，Ｓ５）、デコード終了後、そのフレーム
のＶＤが経過するまで待つ（Ｓ６）。ＶＤが経過した
ら、フレーム同期パルスが検出されるのを待つ（Ｓ
７）。フレーム同期パルスが検出されたら、バッファ２
１，２２に格納されている次のフレームをＶＬＣデコー
ドする（Ｓ４，Ｓ５）。ＶＬＣデコードの途中で、チャ
ンネル切替等に起因してエラーが発生した場合には、ス
テップＳ１に戻ってバッファ２１，２２をクリアする
（Ｓ１）。以上の処理を繰り返すことにより、同期乱れ
の無いチャンネル切替が実現できる。
ーダ本体１１の図示しないＶＬＤデコーダの処理を示す
フローチャートである。まず、入力バッファ２１及び遅
延バッファ２２をクリアし（Ｓ１）、ＰＳＣを検出した
ら（Ｓ２）、第１フレームから順にＶＬＣデコードし
（Ｓ３，Ｓ４，Ｓ５）、デコード終了後、そのフレーム
のＶＤが経過するまで待つ（Ｓ６）。ＶＤが経過した
ら、フレーム同期パルスが検出されるのを待つ（Ｓ
７）。フレーム同期パルスが検出されたら、バッファ２
１，２２に格納されている次のフレームをＶＬＣデコー
ドする（Ｓ４，Ｓ５）。ＶＬＣデコードの途中で、チャ
ンネル切替等に起因してエラーが発生した場合には、ス
テップＳ１に戻ってバッファ２１，２２をクリアする
（Ｓ１）。以上の処理を繰り返すことにより、同期乱れ
の無いチャンネル切替が実現できる。
【００１７】なお、以上の実施例では、フレーム同期パ
ルスをビットストリームＢＳａ，ＢＳｂ，ＢＳｃとは無
関係に外部から供給するようにしているが、ビットスト
リームＢＳａ，ＢＳｂ，ＢＳｃのいずれか一つに合わせ
るようにしてもよい。この場合には、最初に入力された
ビットストリームのＶＤに基づく表示タイミングをＣＰ
Ｕ１３が把握しておき、切替後のビットストリームのＶ
Ｄを切替前のビットストリームの表示タイミングに基づ
いてαだけ加算すればよい。また、以上の説明では、便
宜上、各ピクチャの表示タイミングがデコードタイミン
グの１フレーム後となっているが、実際の動作では、状
況に応じ、表示タイミングがデコードタイミングの数フ
レーム後となることもあり得る。また、ＭＰＥＧの場
合、Ｐ，Ｂピクチャでは、単独で画面を構成することが
できないので、チャネル切替後、最初にＩピクチャが検
出された時点からデコードを開始することが望ましい。
更に、バッファ２１，２２のクリアタイミングについて
も、ＶＬＣデコードエラーを検出する他に、ＣＰＵ１３
が切替タイミングを把握している場合には、ＣＰＵ１３
からデコーダ本体１１にバッファクリアタイミングを与
えるようにしてもよい。
ルスをビットストリームＢＳａ，ＢＳｂ，ＢＳｃとは無
関係に外部から供給するようにしているが、ビットスト
リームＢＳａ，ＢＳｂ，ＢＳｃのいずれか一つに合わせ
るようにしてもよい。この場合には、最初に入力された
ビットストリームのＶＤに基づく表示タイミングをＣＰ
Ｕ１３が把握しておき、切替後のビットストリームのＶ
Ｄを切替前のビットストリームの表示タイミングに基づ
いてαだけ加算すればよい。また、以上の説明では、便
宜上、各ピクチャの表示タイミングがデコードタイミン
グの１フレーム後となっているが、実際の動作では、状
況に応じ、表示タイミングがデコードタイミングの数フ
レーム後となることもあり得る。また、ＭＰＥＧの場
合、Ｐ，Ｂピクチャでは、単独で画面を構成することが
できないので、チャネル切替後、最初にＩピクチャが検
出された時点からデコードを開始することが望ましい。
更に、バッファ２１，２２のクリアタイミングについて
も、ＶＬＣデコードエラーを検出する他に、ＣＰＵ１３
が切替タイミングを把握している場合には、ＣＰＵ１３
からデコーダ本体１１にバッファクリアタイミングを与
えるようにしてもよい。
【００１８】
【発明の効果】以上述べたように、この発明によれば、
ビットストリームのフレーム毎に設定された遅延期間が
経過したのち、最初に発生する前記フレーム同期パルス
に同期させてそのフレームを表示させると共に、前記遅
延時間経過から前記フレーム同期パルスの発生までの期
間に到来する入力ビットストリームについては、遅延バ
ッファで吸収するようにしているので、表示タイミング
がまちまちの複数チャンネルのビットストリームを切替
えても、各フレームの表示タイミングは、全て前記フレ
ーム同期パルスに同期することになり、従来のような同
期ずれが発生することがない。
ビットストリームのフレーム毎に設定された遅延期間が
経過したのち、最初に発生する前記フレーム同期パルス
に同期させてそのフレームを表示させると共に、前記遅
延時間経過から前記フレーム同期パルスの発生までの期
間に到来する入力ビットストリームについては、遅延バ
ッファで吸収するようにしているので、表示タイミング
がまちまちの複数チャンネルのビットストリームを切替
えても、各フレームの表示タイミングは、全て前記フレ
ーム同期パルスに同期することになり、従来のような同
期ずれが発生することがない。
【図１】 この発明の一実施例に係る画像デコーダのブ
ロック図である。
ロック図である。
【図２】 同画像デコーダのビットストリーム入力タイ
ミング及び表示タイミングとバッファのデータ量との関
係を示す図である。
ミング及び表示タイミングとバッファのデータ量との関
係を示す図である。
【図３】 同画像デコーダのＶＬＣデコード部での処理
を示すフローチャートである。
を示すフローチャートである。
【図４】 ＭＰＥＧのデータ構造を説明するための図で
ある。
ある。
【図５】 従来の画像デコーダの構成を示す図である。
【図６】 従来の画像デコーダのビットストリーム入力
タイミング及び表示タイミングとバッファのデータ量と
の関係を示す図である。
タイミング及び表示タイミングとバッファのデータ量と
の関係を示す図である。
【図７】 複数チャンネルのビットストリームを切替え
て入力する従来の画像デコーダのブロック図である。
て入力する従来の画像デコーダのブロック図である。
【図８】 複数チャンネルのビットストリームを切替え
たときの従来の問題点を説明するための図である。
たときの従来の問題点を説明するための図である。
１，２１…入力バッファ、２，１１…デコーダ本体、
３，１４…スイッチ、１２…ＤＲＡＭ、１３…ＣＰＵ、
２２…遅延バッファ、２３…フレームメモリ、２４…メ
インメモリ。
３，１４…スイッチ、１２…ＤＲＡＭ、１３…ＣＰＵ、
２２…遅延バッファ、２３…フレームメモリ、２４…メ
インメモリ。
Claims (1)
- 【請求項１】 画像情報を含む可変長フレームの入力ビ
ットストリームをデコードするデコード手段と、 このデコード手段の入力段に設けられ前記デコード手段
へ前記入力ビットストリームを供給するタイミングを調
整するための入力バッファとを備えた画像デコーダにお
いて、 前記入力バッファと前記デコード手段との間に少なくと
も１フレーム分の時間の入力ビットストリームを蓄える
遅延バッファを挿入し、 前記デコード手段は、前記入力ビットストリームにフレ
ーム毎に設定されている遅延時間経過後、所定のフレー
ム同期パルスによってデコード後の画像情報の表示タイ
ミングを決定するものであることを特徴とする画像デコ
ーダ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4492895A JP3744017B2 (ja) | 1995-02-09 | 1995-02-09 | 画像デコーダ |
| US08/596,503 US5798804A (en) | 1995-02-09 | 1996-02-05 | Image decoder for decoding variable-length image data using frame synchronizing signal and method of decoding the image data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4492895A JP3744017B2 (ja) | 1995-02-09 | 1995-02-09 | 画像デコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08223572A true JPH08223572A (ja) | 1996-08-30 |
| JP3744017B2 JP3744017B2 (ja) | 2006-02-08 |
Family
ID=12705144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4492895A Expired - Fee Related JP3744017B2 (ja) | 1995-02-09 | 1995-02-09 | 画像デコーダ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5798804A (ja) |
| JP (1) | JP3744017B2 (ja) |
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|---|---|---|---|---|
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| US6295094B1 (en) * | 1997-09-11 | 2001-09-25 | U.S. Philips Corporation | Instant replay of digital video optimized using non MPEG frame tags |
| JP3407287B2 (ja) * | 1997-12-22 | 2003-05-19 | 日本電気株式会社 | 符号化復号システム |
| FR2780186B1 (fr) * | 1998-06-23 | 2000-08-11 | St Microelectronics Sa | Procede et dispositif de decodage d'une image, comprimee notamment selon les normes mpeg, en particulier une image bidirectionnelle |
| KR100363174B1 (ko) * | 2001-02-15 | 2002-12-05 | 삼성전자 주식회사 | 비 정상 동기 신호를 처리하는 영상 표시 제어 장치 및 그방법 |
| US7120646B2 (en) * | 2001-04-09 | 2006-10-10 | Health Language, Inc. | Method and system for interfacing with a multi-level data structure |
| JP4306519B2 (ja) * | 2003-09-29 | 2009-08-05 | アイシン・エィ・ダブリュ株式会社 | 圧力制御弁 |
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|---|---|---|---|---|
| US4856030A (en) * | 1988-07-20 | 1989-08-08 | Itt Defense Communications | Apparatus and methods of locking a receiving modem to a transmitting modem employing a burst signal |
| US5490258A (en) * | 1991-07-29 | 1996-02-06 | Fenner; Peter R. | Associative memory for very large key spaces |
| US5233629A (en) * | 1991-07-26 | 1993-08-03 | General Instrument Corporation | Method and apparatus for communicating digital data using trellis coded qam |
| US5289276A (en) * | 1992-06-19 | 1994-02-22 | General Electric Company | Method and apparatus for conveying compressed video data over a noisy communication channel |
| US5486864A (en) * | 1993-05-13 | 1996-01-23 | Rca Thomson Licensing Corporation | Differential time code method and apparatus as for a compressed video signal |
| US5452006A (en) * | 1993-10-25 | 1995-09-19 | Lsi Logic Corporation | Two-part synchronization scheme for digital video decoders |
| US5453799A (en) * | 1993-11-05 | 1995-09-26 | Comsat Corporation | Unified motion estimation architecture |
| US5473385A (en) * | 1994-06-07 | 1995-12-05 | Tv/Com Technologies, Inc. | Clock correction in a video data decoder using video synchronization signals |
| US5533021A (en) * | 1995-02-03 | 1996-07-02 | International Business Machines Corporation | Apparatus and method for segmentation and time synchronization of the transmission of multimedia data |
-
1995
- 1995-02-09 JP JP4492895A patent/JP3744017B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-05 US US08/596,503 patent/US5798804A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3744017B2 (ja) | 2006-02-08 |
| US5798804A (en) | 1998-08-25 |
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