JP3731515B2 - 半導体装置および半導体装置を用いた電子装置の設計支援方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置または半導体装置を実装基板に実装した電子装置の設計支援方法に関する。
【0002】
【従来の技術】
現在、半導体装置、例えばマイコンおよびASIC等のLSIの性能を表示するデータシートもしくは販売カタログでは、LSIの電気特性として、▲1▼絶対定格(図14)、▲2▼DC特性(図15)、▲3▼AC特性(図16)などが記載されている。また、AC特性については、各信号端子のクロック、制御、バス信号などのタイミング精度および遅延時間等の特性(図17)が記載されている。
【0003】
しかし、LSIを実装した基板、その基板を搭載した装置の不要輻射(EMI:Electro Magnetic Interference)や、その基板、装置の動作精度に大きく関与する、全LSI電源端子およびGND端子ごとの電源雑音強度もしくは、雑音対策に関する端子ごとの対策方法および対策の優先順位について記載されていなかった。
【0004】
また、特開平07−007063では、図18に示すようにLSIの電源/GNDパッドおよび信号パッドにおいて、論理回路データおよびセル属性からノイズを嫌う信号パッドを特定し、その信号パッドと電源/GNDパッドとの相互雑音係数を求め、雑音を嫌う信号パッド近傍に雑音を発生する電源/GNDパッドがあるかどうかを高精度に検証する方法を開示しており、特開2000−174087では、図19に示すようにLSIチップの電源系ネットリストを抽出し、電源系ノイズ電流のシミュレーションを行い、電源系ネットリストとシミュレーション結果を表示することで、電源雑音対策を効率良く行うことができるノイズ解析装置について開示している。
【0005】
しかし、LSIを基板に実装するユーザーは、上記した検証方法もしくは解析装置を用いても、LSIにおけるすべての電源端子およびGND端子の電源雑音強度情報および対策優先度情報を得ることは困難であった。
【0006】
そのため、ユーザーは、基板もしくは装置の不要輻射の低減や、基板および装置の動作を安定させるため、LSIの全ての電源端子およびGND端子にバイパスコデンサもしくはEMIフィルタ等の対策部品を実装していた。または、ユーザー自身が、購入した半導体装置の電源端子およびGND端子ごとの雑音強度を測定し、電源雑音強度が大きいLSI電源端子およびGND端子をユーザー自ら特定し対策部品等を実装していた。
【0007】
【発明が解決しようとする課題】
しかし、電源端子およびGND端子の中には電源雑音強度が小さいため雑音対策する必要がない端子が存在するにもかかわらず、全ての電源端子およびGND端子にバイパスコデンサもしくはEMIフィルタなどの部品を実装するため、それらの実装部品数および実装面積が増え、コスト増大および半導体装置の小型化の障害を引き起こしていた。
【0008】
一方、電源雑音強度が大きいLSI電源端子およびGND端子をユーザー自ら特定し対策部品等を実装する場合は、近年の高密度実装技術の発展により、BGA(Ball Grid Array)やCSP(Chip Size Package)などの表面実装タイプのLSIが頻繁に使われるようになり、LSI端子近傍の磁界分布もしくは端子電位の測定によって、LSI端子ごとの電源雑音強度を把握することが困難になってきている。
【0009】
本発明の目的は、LSIやマイコンなどの半導体装置において、これら半導体装置を使った基板を設計するユーザーが、適切な場所に適切なバイパスコンデンサやEMIフィルタなどの部品を搭載することを可能とする半導体装置を提供することである。
【0010】
【課題を解決するための手段】
上記目的を達成するために、本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
複数の入出力端子、電源端子およびGND端子を持つ半導体装置であって、所定の電源端子およびGND端子、または所定の電源またはGND端子グループについて、不要電磁雑音の原因となる電源雑音強度に関する情報を開示したものである。
【0011】
また、複数の入出力端子、電源端子およびGND端子を持つ半導体装置において、所定の電源端子およびGND端子、または所定の電源またはGND端子グループについて、不要電磁雑音を低減するために雑音対策を行うべき優先順位である対策優先度に関する情報を開示したものである。
【0012】
また、前記半導体装置であって、前記電源雑音強度に関する情報として、雑音電流または雑音電圧または雑音電力値、または該雑音電流、該雑音電圧、該雑音電力に相当する物理量を複数の周波数帯において開示したものである。
【0013】
また、前記半導体装置であって、前記電源雑音強度に関する情報として、雑音電流または雑音電圧または雑音電力値、または該雑音電流、該雑音電圧、該雑音電力に相当する物理量を時間波形もしくはウェーブレット列を用いて開示したものである。
【0014】
また、前記半導体装置であって、前記電源雑音強度に関する情報として、雑音電流または雑音電圧または雑音電力値、または該雑音電流、該雑音電圧、該雑音電力に相当する物理量を該半導体装置の該入出力端子使用数に対して開示した記述したものである。
【0015】
また、前記半導体装置であって、前記対策優先度に関する情報を複数の周波数帯において開示したものである。
【0016】
また、前記半導体装置であって、前記対策優先度に関する情報を時間波形もしくはウェーブレット列を用いて開示したものである。
【0017】
また、前記半導体装置であって、前記対策優先度に関する情報を該半導体装置の該入出力端子使用数に対して開示したものである。
【0018】
また、前記半導体装置であって、さらに該半導体装置のパッケージに固有に発生する該パッケージの共振による雑音強度および周波数に関する情報の少なくともどちらかを複数の周波数帯について開示したものである。
【0019】
また、前記半導体装置であって、前記電源雑音強度に関する情報または前記対策優先度に関する情報を該半導体装置のカタログシート、データシート、仕様書、またはインターネットを用いて開示したものである。
【0020】
電子装置の設計支援方法であって、半導体装置の所定の電源端子およびGND端子、または所定の電源またはGND端子グループの不要電磁雑音の原因となる電源雑音強度に関する情報および不要電磁雑音を低減するために雑音対策を行うべき優先順位である対策優先度に関する情報の少なくともどちらか一方を提供する工程と、該半導体装置が実装される実装基板の配線に関する情報および該半導体装置に接続される電子部品に関する情報に基づいて、該半導体装置が実装基板に実装された電子装置から生じる不要電磁雑音に関する情報を提供する工程を有するものである。
【0021】
電子装置の設計支援システムであって、半導体装置の所定の電源端子およびGND端子、または所定の電源またはGND端子グループの不要電磁雑音の原因となる電源雑音強度に関する情報および不要電磁雑音を低減するために雑音対策を行うべき優先順位である対策優先度に関する情報の少なくともどちらか一方のデータベースと、該半導体装置を実装基板に実装した電子装置から生じる不要電磁雑音を計算するシミュレーションサーバを有するものである。
【0022】
【発明の実施の形態】
以下、本発明について、図を参照しながら実施の形態とともにその効果について詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
(実施の形態1)
図1は、半導体装置の所定の電源端子毎に電気特性に関する情報が開示されたデータシートまたはカタログ、仕様書等を示す図である。
【0023】
図1において、101は半導体装置、例えばマイコンの端子毎の電気特性を表示したデータシートであり、102はデータシート101に記載された特性を有するマイコンであり、103はマイコン102の端子であり、104は端子103それぞれの端子番号であり、105は端子番号104を有する端子103の端子名であり、106は端子番号104を有する端子103の機能である。また、107は機能106を有する端子103における、動作周波数に対する電源雑音強度を示している。
【0024】
図2(a)は、図14から図16までに示した従来のデータシートを用いて、マイコン102およびメモリ205などの部品を基板に実装した場合を示している。
【0025】
図2において、201はマイコン102などの部品が実装された基板(電子装置)であり、202はマイコン102の電源/GND端子であり、203は電源/GND端子202の電位を安定させるために実装されるバイパスコンデンサであり、204は電源/GND端子202から高周波電流が基板201に漏れ出さないために実装されるEMIフィルタであり、205は基板201に実装されたメモリである。
【0026】
従来のデータシートでは、基板201上に実装するマイコン102において、すべての電源/GND端子202の電源雑音強度や対策優先度が不明であるため、安全策として、すべての電源/GND端子202にバイパスコデンサ203およびEMIフィルタ204を実装していた。このため、マイコンなどの半導体装置単体のサイズを縮小しても基板201の実装密度が上がらないだけでなく、搭載部品数を減らすことも困難となり、コスト低減を妨げる要因となる。
【0027】
図2(b)は、所定の電源/GND端子毎の電気特性に関する情報が開示された半導体装置(図1)を用いて、マイコン102およびメモリ205などの部品を基板201に実装した実施の形態である。
【0028】
この場合、図1に開示されたデータシート101において、端子番号104がE4、F3である端子103は端子名105がVSSQやVDDQであることから、電源/GND端子202であることが判定される。前記電源/GND端子202の電源雑音強度107が、前記データシート101上において非常に小さく(a、d ≪ b、c)記述されている場合、前記電源/GND端子202にはバイパスコンデンサ203やEMIフィルタ204を重点的に実装しなくて良い。したがって、図2(a)に比べて、バイパスコデンサ203やEMIフィルタ204を減らすことが可能になり、図2(b)の(A)で囲んだ部分のように実装密度を上げることができる。また、電源雑音強度107がそれほど大きくない電源/GND端子202には、図2(b)の(B)で囲んだ部分のようにEMIフィルタ204を減らすだけでも実装密度はあげることができる。
【0029】
このように、データシート等を用いて、半導体装置の電源/GND端子202の電源雑音強度107に関する情報を開示することにより、電源雑音強度107が大きくない端子には余計なEMI対策部品を実装することが無くなり、実装密度向上および低コスト実装指針を示すことができる。その結果、マイコン102などの半導体装置を搭載した基板201に対するEMI対策時間の短縮を実現することができる。
【0030】
また、図1において、端子番号104がG3である電源/GND端子202の電源雑音強度107が他の電源/GND端子202に比べて大きい場合、本実施例のデータシート101から予めこの情報を得ることができ、バイパスコンデンサ203やEMIフィルタ204などの対策用部品を事前に強化することができる。例えば、バイパスコデンサ203の容量を他に比べ大きいものに変更したり、バイパスコデンサ203を実装する位置を優先的にマイコン102近傍に配置するなどの対策も可能になる。これによっても、マイコン102などの半導体装置を搭載した基板201に対するEMI対策時間の短縮を実現することができる。
【0031】
なお、図1では半導体装置の電源/GND端子202の電源雑音強度107に関する情報を開示する方法として、電源雑音強度107を電圧値で表記していたが、電流値、電力値もしくは、電圧、電流、電力値に相当する磁界強度および電界強度などを表記することでも同様の効果を得られることは言うまでもない。
【0032】
また、電源雑音強度107を動作周波数の整数倍ごとに表記していたが、時間波形の表記でも、ウェーブレット列の表記でも同様の効果を得られることは言うまでもない。
【0033】
図3は、半導体装置の所定の電源端子およびGND端子について、不要電磁雑音を低減するために雑音対策を行うべき優先順位である対策優先度に関する情報を開示したデータシートを示す図である。この図において、301はマイコン102において機能106を有する端子103における、動作周波数毎に記述されたEMI対策優先度である。
【0034】
図1では、マイコン102などの半導体装置の電源/GND端子202に対する電気特性を電源雑音強度107(電圧値、電流値、電力値もしくは、電圧、電流、電力値に相当する磁界強度および電界強度)として、各周波数毎に表記していた。
【0035】
しかし、図3のように、マイコン102などの半導体装置の電源/GND端子202に対する電気特性を各動作周波数における対策優先度(優先度大:A、優先度小:C)の表記に変えたとしても、低コスト・高密度実装を実現し、EMI対策時間を短縮する実装指針をユーザーに対して開示できることは言うまでもない。
【0036】
また、図3において、電源雑音強度107を動作周波数の整数倍ごとに表記しているが、時間波形の表記でも、ウェーブレット列の表記でも同様の効果を得られることは言うまでもない。
【0037】
図4は、半導体装置の所定の電源端子およびGND端子について、I/O駆動数に対して記述した電源雑音強度107もしくは対策優先度301を記載したデータシートを示す。
【0038】
図4のように、マイコン102などの半導体装置の電源/GND端子202に対する電気特性を、マイコン102のI/O駆動本数、例えば、4I/O使用ごとの電源雑音強度107もしくは対策優先度301の表記に変えても、低コスト・高密度実装を実現し、EMI対策時間を短縮する実装指針をユーザーに対して開示できることは言うまでもない。
【0039】
また、本発明の実施形態である、図1、3、4において、半導体装置102の電源/GND端子202の電源雑音強度107や対策優先度301の情報を記載するだけでなく、半導体装置102のパッケージ形状ごとに特有の共振周波数を記載することによって、低コスト・高密度実装を実現し、EMI対策時間を短縮する実装指針をユーザーに対して開示できることは言うまでもない。
(実施の形態2)
図6は、半導体装置であるマイコン102の電源/GND端子202に対して、着色やマーキングをすることで、電源雑音強度107が大きい、もしくは対策優先度301が高い電源/GND端子202を開示する実施形態である。
【0040】
図6において、601はマイコン102内部の半導体チップであり、602は電源雑音強度107が大きい、もしくは対策優先度301が高いことを示すために着色された電源/GNDボールであり、603は電源雑音強度107が大きい、もしくは対策優先度301が高いことを示すために着色された電源/GNDボール群である。ただし、図6は半導体装置パッケージの1/4を示した図である。
【0041】
また、図7は、図6に示した半導体装置であるマイコン102の電源/GND端子202に対して、着色やマーキングをすることで、電源雑音強度107が大きい、もしくは対策優先度301が高い電源/GND端子202を開示する別の実施形態である。
【0042】
図7において、701は電源/GND端子202の対策優先度(例:優先度大A、優先度小 C)を示す、もしくは電源雑音強度107が大きい、もしくは対策優先度301が高い電源/GND端子202であることを示すマーキングである。ただし、図7は半導体装置パッケージの1/4を示した図である。
【0043】
また、例えば図10のように、樹脂封止された半導体装置パッケージに電源雑音強度を捺印してもよい。もしくは、図11のように、樹脂封止された半導体装置パッケージに対策優先度を捺印してもよい。図10、11に示した実施の形態の場合、パッケージ表面に会社名や製品名などの捺印記号と同時に電源雑音強度もしくは対策優先強度などの情報を記すことができるため、製造工程を増加させることなく、ユーザーに対して電源雑音強度もしくは対策優先度が開示された半導体装置を提供することができる。
【0044】
また、半導体装置の裏面に電源雑音強度もしくは対策優先度が捺印されている半導体装置を基板への実装レイアウトを行う時やこの半導体装置を実装した基板の電源雑音もしくは不要輻射のシミュレーションを行う時には、半導体装置に捺印された電源雑音強度もしくは対策優先度を参照することができる。
【0045】
図6、7、10、11に示した本発明の半導体装置を使わない場合、マイコン102の電源雑音強度107が大きい、もしくは、対策優先度301の高い電源/GND端子202がはっきりしないため、安全策として図2(a)のようにすべての電源/GND端子202にバイパスコンデンサ203およびEMIフィルタ204を挿入しなければならなく、実装密度が低下し、部品数も増えるためコスト増につながる。
【0046】
しかし、図6、7、10、11に示した本発明の半導体装置を使った場合、マイコン102の電源雑音強度107が大きい、もしくは対策優先度301が高い電源/GND端子202がはっきりするため、図2(b)に示すように、バイパスコンデンサ203やEMIフィルタ204を必要最小限な電源/GND端子202に搭載することで、部品数を削減し高密度実装および基板201の低コスト化を実現することが可能になり、EMI対策時間の短縮も可能になる。
【0047】
なお、図6、7のように、BGAタイプもしくはQFPタイプのパッケージ形状を有する半導体装置に関して実施形態を示したが、フリップチップBGAやPGA(Pin Grid Array)もしくはDIP(Dual Inline Package)やSOP(Small Outline Package)などのパッケージ形状においても、図6、7と同じような本発明の実施形態を行うことができ、同様の効果が得られることは言うまでもない。
【0048】
また、図10、11(a)はQFPタイプのパッケージにおける捺印の実施例であり、図10、11(b)はBGAタイプやPGAタイプなどのパッケージにおける捺印の実施例であり、図10、11(c)はエリアバンプタイプのBGAパッケージへの捺印の実施例である。
(実施の形態3)
図8は、半導体装置であるマイコン102の電源/GND端子202において電源雑音強度107もしくは対策優先度301などに関する情報を有するCAD用素子ライブラリの中にある半導体装置シンボルの実施形態である。
【0049】
図8において、801は基板レイアウト用CADに用いられる端子部品や半導体装置などの素子ライブラリ(データベース)であり、802は素子ライブラリ801よりさまざまな素子シンボルを用いて基板201のレイアウトを行うCAD入力画面であり、803は素子ライブラリ801からCAD入力画面802上で任意の半導体装置を選んだときの半導体装置シンボルであり、804は半導体装置シンボル803上において電源雑音強度107が大きい、もしくは対策優先度が高い電源/GND端子202を示すマーキングであり、805は半導体装置シンボル803上の電源/GND端子202に対する電源雑音強度107や対策優先度301などの詳細情報を示した端子情報表示窓である。
【0050】
従来、レイアウトCADを用いて、図2(a)に示すマイコン102やメモリ205などの部品を搭載した基板201のレイアウトを行う場合、マイコン102の電源/GND端子202の電源雑音強度107もしくは対策優先度301が分からないため、すべての電源/GND端子202にバイパスコンデンサ203やEMIフィルタ204などの対策部品を搭載できるようにレイアウトする。これにより、実装密度が低下し、部品数も増えるためコスト増につながる。また、決められた面積の基板201内に全ての部品の配置・配線を行わなければならないため、基板レイアウトに時間がとられる原因でもあった。
【0051】
しかし、本発明である図8のように、レイアウトCAD用半導体装置シンボル803において、電源雑音強度107が大きい、もしくは対策優先度301が高い電源/GND端子202に対してマーキングや番号を入れることにより、半導体装置シンボル803であらわさえるマイコン102を配置するレイアウトCAD画面802上において、バイパスコンデンサ203やEMIフィルタ204などの対策部品を重点的に配置すべき、もしくは、それほど重点的に配置しなくても良い電源/GND端子202を知ることができる。これにより、図2(b)に示すように部品数を削減し高密度実装および基板201の低コスト化を実現することができ、EMI対策時間の短縮も可能になる。また、基板レイアウトにおいて、半導体装置102やメモリ205やバイパスコンデンサ203やEMIフィルタ204などの部品を最適に配置・配線する時間を短縮することもできる。
【0052】
また、半導体装置シンボル803上の電源/GND端子202に関する詳細情報については、端子情報表示窓805より得ることができる。
【0053】
例えば、ある電源/GND端子202(端子番号:E4)の電源雑音強度107が小さく、また、近辺の電源/GND端子202においても電源雑音強度107が小さいことを、端子情報表示窓805により知ることできた場合、ある電源/GND端子202(端子番号:E4)の近辺の電源/GND端子202をまとめて1つに配線し、バイパスコンデンサ203と接続するなど効果的な配置・配線をCAD入力画面802上で行うことができる。
【0054】
このように、CAD入力画面802において、半導体装置シンボル803の電源/GND端子202上に対するマーキング804や、電源/GND端子202の端子情報表示窓805を利用することで、半導体素子102を搭載する基板201の高密度実装および基板201の低コスト化を実現することができ、EMI対策時間の短縮も可能になる。また、基板レイアウトにおいて、半導体装置102やメモリ205やバイパスコンデンサ203やEMIフィルタ204などの部品を最適に配置・配線する時間を短縮することもできる。
【0055】
また、本実施例を用いれば、基板レイアウトにおいて、半導体装置102のデータシートなどを見る回数を極力減らすことができ、CAD入力画面を見ながらレイアウトをすることが可能になる利点がある。
【0056】
この第3の実施の形態では、設計者(ユーザ)がCAD上で実装基板のレイアウトを行う際に、半導体装置シンボルに表記された電源雑音情報を元に基板レイアウトを行うことで基板のレイアウト設計を最適化する実施例を示した。
【0057】
この他に、例えば、CAD上の半導体装置シンボルに記述された電源雑音情報を元に、ある値上の電源雑音強度を持つ端子に、バイパスコデンサンやEMIフィルタなどの対策部品が搭載されていない場合、警告メッセージを出したり、対策優先度の低い端子に対策部品が搭載されている場合、取り外しても構わないというメッセージを出したりすることで、基板のレイアウト設計を最適化を行っても良い。
【0058】
また、半導体装置メーカーもしくは半導体特性測定メーカーから提供される、CAD上の半導体装置シンボルに記述した電源雑音情報を元に、レイアウトした基板からの不要輻射を計算し、計算した不要輻射の大きさが所望の値以下であれば、基板のレイアウトは最適化されており完成となり電子装置の製造を開始する。一方、レイアウトした基板からの不要輻射が所望の値より大きければ、半導体装置に接続するバイパスコデンサもしくはEMIフィルタなどの対策部品を強化したり、配線や部品位置などのレイアウトを変更する。この際、半導体装置シンボルに記述された電源雑音情報を元に優先的に対策する場所やレイアウト変更する場所を決め、基板からの不要輻射計算結果が所望の値以下になるまでレイアウトの最適化を行えば良い。このレイアウト基板の不要輻射計算を利用した基板の最適レイアウトについては、図13にその流れを示してある。
【0059】
以上、CAD上の半導体シンボルに記述された電源雑音強度情報を利用した基板の最適レイアウトの実施の形態について説明した。
【0060】
次に、このCAD上の半導体シンボルに記述された電源雑音強度等の情報をユーザーに提供するシステムおよびその方法について説明する。
【0061】
図12の経路i)では、ユーザーはCAD上の半導体装置シンボルの電源雑音強度情報を半導体メーカーもしくは半導体特性測定メーカーよりカタログ等により受け取るか、もしくは電子データ等の形で受け取る。続いて、ユーザーはこの電源雑音強度情報を用いて、電源雑音強度からレイアウト基板の不要輻射をCAD上で計算して基板の最適レイアウトを行う。
【0062】
また、図12の経路ii)では、ユーザーは半導体メーカーもしくは半導体特性測定メーカーが提供する半導体装置シンボルの電源雑音強度情報等に関する情報が保管されているデータベースにインターネットを利用してアクセスし、このデータベースより半導体装置シンボルの電源雑音強度情報を取得する。続いて、この電源雑音強度情報を用いて、電源雑音強度からレイアウト基板の不要輻射を計算することで、基板の最適レイアウトを行う。
【0063】
なお、半導体装置の電源雑音強度情報と実装基板の配線および半導体装置に接続される電子部品の情報を用いて自らシミュレーションしても良いし、またそれらの情報を半導体メーカーもしくは半導体特性測定メーカーまたは他社が提供するシミュレーションサーバー(シミュレーションマシン)に送信して、シミュレーション計算結果を得るようにしても良い。
【0064】
これにより短時間に低EMI実装基板の設計やEMI対策を行うことができ、また低コストで高密度実装を実現することができる。
【0065】
これまで説明してきた実施形態により、高密度実装および基板の低コスト化を実現することでき、EMI対策時間の短縮を可能とする的確な実装指針を、半導体装置を使用するユーザーに対し提供することができる。
【0066】
図5は、半導体装置の製造工程を示す図である。 図5において、ステップS1の行程において製造された製品ウエハは、ステップS2において、P検(Pellet検査)により初期の不良選別が行われる。そして、選別された良品ウエハは、ステップS3又はS5に進む。ステップS3に進かS5に進むかの選択は、製造設備等の関係から選択される。ステップS3においては、製品ウエハのダイシングを行い、良品チップのみがステップS4において、CSP(Chip Size Package)やBGA(Ball Grid Array)等に個々にパッケージされる。そして、ステップS7に進む。また、ステップS5においては、ウエハ上でさらに一括で配線パターンや保護膜の形成、さらに、半田ボール付けまでを行う。続いて、ステップS6において、配線パターン等が形成されたウエハが、ダイシングにより個々に分割される。続いて、ステップS7において、ステップS4もしくはS6で個々に分割された最終形状の半導体装置は、バーンイン試験にかけられ最終選別がなされる。そして、良品となったもののみステップS8に進む。
【0067】
ステップS8において、ステップS7で良品となった半導体装置を、所定の試験用基板に搭載し、決められた動作状態における半導体装置の電源/GND端子の電気特性を測定し、ステップS9に進む。この電気特性は、実施例1〜3において記述した電源雑音強度107であり、対策優先度301である。
【0068】
また、この半導体装置の電源/GND端子に関する電気特性試験は、1品種あたり1つの半導体装置に対して行っても、1ロット当たり1つの半導体装置に行っても、1ロット当たり複数の半導体装置に行いその平均をとってもよい。
【0069】
ステップS9において、ステップS8で測定した半導体装置の電源/GND端子の電気特性測定結果をデータシート等の記録媒体に記述したり、もしくは半導体装置のピン近傍へのマーキングや、半田ボールの色をかえることで電源/GND端子の電気特性測定結果を記述したり、もしくは、半導体装置パッケージに電気特性結果を捺印したり、もしくは、基板レイアウト時に使用されるCAD用素子ライブラリ中の半導体装置シンボルのピン毎に電源/GND端子の電気特性がCAD図面上で分かるようにマーキングされる。そして、その半導体素子を出荷しステップS10に進む。
【0070】
なお、半導体装置の電源/GND端子の電気特性測定結果がデータシート等に記載されている場合であっても、その開示されたデータの効果は同種類(同じ型番)の全ての半導体装置に及ぶことは言うまでもない。
【0071】
ステップS10において、半導体装置性能表示法を持つ半導体装置を購入したユーザーは、半導体装置の電源/GND端子202の雑音情報を元に基板201を設計する。その結果、図2(b)に示すように、部品数を削減することで、低コストおよび高密度実装を実現し、EMI対策時間を短縮する実装指針をユーザーに対して開示できる。
【0072】
次に、図5のステップS8に示した半導体装置102の電源/GND端子202の雑音強度を測定する方法について説明する。図9は、図5ステップS8で示した半導体装置102の電源/GND端子202の電源雑音強度107を測定する実施形態を表す図である。
【0073】
図9において、901は半導体装置102の電源/GND端子202の電源雑音強度107を測定するために実使用条件に近い形で設計された試験用基板であり、902は半導体装置102近傍の磁界分布を測定するための磁界アンテナであり、903は磁界アンテナ902を移動させるためのステージであり、904は半導体装置102において半導体チップ601と端子103間を接続するボンディングワイヤであり、905は磁界アンテナ902で誘起された電圧を増幅する前段増幅器であり、906は磁界アンテナ902で誘起された電圧を測定する測定器であり、907は測定器906で測定された測定データを処理し記憶するPCである。
【0074】
つぎに動作について説明する。磁界アンテナ902は、ステージ903によって半導体装置102の端子103近傍の上空を移動し、半導体装置102の端子103の近傍磁界分布により磁界アンテナ902に誘起する電圧を、前段増幅器905によって増幅し、測定器906により観測された値をPC907にとり込む。このとき、アンテナ902に誘起した電圧値とともに、アンテナ902の位置座標も同時に取得しPC907に記憶させる。また、測定器は、周波数領域で電圧強度のみ測定できるスペクトラムアナライザや、参照信号(正弦波)に対する電圧強度と位相を測定できるベクトル電圧計でも良い。PC907に取り込まれた、アンテナ902に誘起した電圧値は、所定の換算式を用いて磁界強度値に変換される。この磁界分布測定結果をもとに、電源雑音強度の大きい電源/GND端子もしくは対策優先度の高い電源/GND端子を特定することができる。
また、樹脂封止する前の半導体装置において、半導体チップと端子間を接続するボンディングワイヤやTAB配線などの近傍の磁界分布を測定することで、電源雑音強度の大きい電源/GND端子もしくは対策優先度の高い電源/GND端子を特定することもできる。
【0075】
また、電源雑音強度の大きい電源/GND端子もしくは対策優先度の高い電源/GND端子を更に精度良く特定するために、磁界分布測定結果をから、その磁界分布を発生させる電流分布を算出することにより、電源雑音強度の大きい電源/GND端子もしくは対策優先度の高い電源/GND端子を特定してもよい。
【0076】
この磁界分布測定結果より電流分布の逆算は、▲1▼3次元の磁界分布を測定しその磁界分布を発生する波源である電流の存在確立を求めて電流の位置求めたり、もしくは▲2▼2次元平面の磁界分布の測定結果を空間複素フーリエ変換を行い、これにδ関数を畳み込み積分することで狭ピッチの電流の位置を求めることでできる。例えば、▲2▼の手法では、10μmピッチでLSIのボンディングワイヤ上もしくはパッケージ端子の近傍磁界を測定することで、20μmの分解能で電流の位置を求めることは可能である。
【0077】
また、さらに磁界分布測定そのものの分解能を向上させるため、ビルドアップ基板の製造法や半導体プロセスを用いて、配線幅20μm、配線間隔20μmの微小コイルを作り、これを磁界アンテナとして、半導体装置から高さ10μm付近まで近づけることで、磁界分布の測定分解能を20〜30μmまで向上させることができる。また、上記磁界アンテナで高分解能に測定された磁界分布から電流位置を逆算することで、電流位置の逆算精度を向上させることもできる。
【0078】
また、半導体装置の電源/GND端子の電源雑音強度および対策優先度を測定する試験用基板は、IEC(Inernational Electrotechnical Commission:国際電気標準会議)で、標準化された半導体装置の電源雑音評価用ボードの仕様に準拠したものを使っても良いし、また、特定のユーザーの実装仕様に準拠した試験用基板を使っても良い。
【0079】
これらの技術を利用することで、半導体装置の電源/GND端子に関する電源雑音強度および対策優先度を求めることが可能になる。
【0080】
【発明の効果】
本発明によれば、LSIやマイコンなどの半導体装置において、これら半導体装置を使った基板を設計するユーザーが、適切な場所に適切なバイパスコンデンサやEMIフィルタなどの部品を搭載することを可能とする半導体装置を提供することができる。
【図面の簡単な説明】
【図1】半導体装置の所定の電源端子毎に電気特性に関する情報を開示したデータシート等の一例を表す図
【図2】半導体装置を実装基板に実装した状態を示す図
【図3】半導体装置の所定の電源端子毎に電気特性に関する情報を開示したデータシート等の一例を表す図
【図4】半導体装置の所定の電源端子毎に電気特性に関する情報を開示したデータシート等の一例を表す図
【図5】半導体装置の製造工程を示す図
【図6】所定の電源/GND端子にマーキングしたBGA型半導体装置を示す図
【図7】所定の電源/GND端子にマーキングしたQFP型半導体装置を示す図
【図8】電源雑音強度もしくは対策優先度情報を有するレイアウトCAD上の半導体装置シンボルを示す図
【図9】半導体装置の雑音強度を試験する様子を示す図
【図10】電源雑音強度情報をパッケージ表面に開示した半導体装置を示す図
【図11】対策優先度情報をパッケージ表面に開示した半導体装置を示す図
【図12】半導体装置の電源雑音強度もしくは対策優先度情報およびシミュレーションに関する情報の流れを示す図
【図13】半導体装置の電源雑音強度もしくは対策優先度情報を用いた基板設計工程を示す図
【図14】従来のデータシートに記載される半導体装置の絶対最大定格
【図15】従来のデータシートに記載される半導体装置のDC特性
【図16】従来のデータシートに記載される半導体装置のAC特性
【図17】従来のデータシートに記載される半導体装置のクロック・制御信号タイミング特性
【図18】ノイズ検証装置のブロック図
【図19】ノイズ解析装置の機能的な構成を示すブロック図
【符号の説明】
101データシート、102マイコン、103端子、104端子番号、105端子名、106機能、107電源雑音強度、201実装基板、202電源/GND端子、203バイパスコンデンサ、204EMIフィルタ、205メモリ、301EMI対策優先度、401I/O使用数ごとの電源雑音強度もしくは対策優先度、601半導体チップ、602着色された電源/GNDボール、603着色された電源/GNDボール群、701マーキング、801素子ライブラリ、802CAD入力画面、803半導体装置シンボル、804半導体装置シンボル上のマーキング、805端子情報表示窓、901試験用基板、902磁界アンテナ、903ステージ、904ボンディングワイヤ、905前段増幅器、906測定器、907PC
Claims (10)
- 複数の入出力端子、電源端子およびGND端子を持つ半導体装置において、
前記電源端子およびGND端子の不要電磁雑音の原因となる電源雑音強度の大きい端子が該端子の着色又はマーキングにより該電源端子およびGND端子の他の端子及び前記複数の入出力端子と識別されていることを特徴とする半導体装置。 - 複数の入出力端子、電源端子およびGND端子を持つ半導体装置において、
前記電源端子およびGND端子の不要電磁雑音を低減するために雑音対策を行うべき優先順位の高い端子が該端子の着色又はマーキングにより該電源端子およびGND端子の他の端子及び前記複数の入出力端子と識別されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、前記マーキングは前記電源雑音強度を前記半導体装置のパッケージに捺印することで表示されていることを特徴とする半導体装置。
- 請求項2記載の半導体装置であって、前記マーキングは前記電源端子およびGND端子の雑音対策を行うべき優先順位の高い端子の対策優先度に応じて表示されていることを特徴とする半導体装置。
- 複数の入出力端子、電源端子およびGND端子を備えた半導体装置を実装基板に搭載してなる電子装置の設計支援方法であって、
前記半導体装置に設けられた電源端子及びGND端子から、該半導体装置の不要電磁雑音を低減するために雑音対策を行う優先順位の高い端子を特定し、且つ該特定された端子毎に該端子に関する電源雑音強度並びに対策優先度に関する情報を提供する工程と、
前記特定された端子に関する情報に基づき、前記実装基板の配線並びに該実装基板に搭載されて前記半導体装置に接続される電子部品に関する情報から、該半導体装置並びに該電子部品を該実装基板に実装して構成された前記電子装置に生じる不要電磁雑音を計算して、該不要電磁雑音に関する情報を提供する工程とを有することを特徴とする電子装置の設計支援方法。 - 請求項5記載の電子装置の設計支援方法であって、
前記半導体装置の前記電源端子及びGND端子の前記特定された端子に関する前記電源雑音強度の情報は、雑音電流または雑音電圧または雑音電力値、または該雑音電流、該雑音電圧、該雑音電力に相当する物理量を複数の周波数帯において提供されることを特徴とする電子装置の設計支援方法。 - 請求項5記載の電子装置の設計支援方法であって、
前記半導体装置の前記電源端子及びGND端子の前記特定された端子に関する前記電源雑音強度の情報は、雑音電流または雑音電圧または雑音電力値、または該雑音電流、該雑音電圧、該雑音電力に相当する物理量を時間波形もしくはウェーブレット列を用いて提供されることを特徴とする電子装置の設計支援方法。 - 請求項5記載の電子装置の設計支援方法であって、
前記半導体装置の前記電源端子及びGND端子の前記特定された端子に関する前記対策優先度に関する情報は複数の周波数帯において提供されることを特徴とする電子装置の設計支援方法。 - 請求項5記載の電子装置の設計支援方法であって、
前記半導体装置の前記電源端子及びGND端子の前記特定された端子に関する前記対策優先度に関する情報は時間波形もしくはウェーブレット列を用いて提供されることを特徴とする電子装置の設計支援方法。 - 請求項5記載の電子装置の設計支援方法であって、
前記半導体装置の前記電源端子及びGND端子の前記特定された端子に関する前記電源雑音強度並びに前記対策優先度に関する情報を提供する工程において、該半導体装置のパッケージに固有に発生する該パッケージの共振による雑音強度および周波数に関する情報の少なくとも一方も複数の周波数帯について提供されることを特徴とする電子装置の設計支援方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001277424A JP3731515B2 (ja) | 2001-09-13 | 2001-09-13 | 半導体装置および半導体装置を用いた電子装置の設計支援方法 |
US10/243,965 US6875920B2 (en) | 2001-09-13 | 2002-09-13 | Semiconductor device and design support method of electronic device using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001277424A JP3731515B2 (ja) | 2001-09-13 | 2001-09-13 | 半導体装置および半導体装置を用いた電子装置の設計支援方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003086721A JP2003086721A (ja) | 2003-03-20 |
JP3731515B2 true JP3731515B2 (ja) | 2006-01-05 |
Family
ID=19101950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001277424A Expired - Fee Related JP3731515B2 (ja) | 2001-09-13 | 2001-09-13 | 半導体装置および半導体装置を用いた電子装置の設計支援方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6875920B2 (ja) |
JP (1) | JP3731515B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050103212A1 (en) * | 2003-11-13 | 2005-05-19 | Eastern Tabletop Manufacturing Company, Inc. | Apparatus and method for presenting, serving and protecting food and beverages |
US7356791B2 (en) * | 2005-05-27 | 2008-04-08 | Sonnet Software, Inc. | Method and apparatus for rapid electromagnetic analysis |
JP2007128339A (ja) | 2005-11-04 | 2007-05-24 | Matsushita Electric Ind Co Ltd | 半導体装置のパッケージ設計方法、これを実施するためのレイアウト設計ツール及びこれを用いた半導体訴追の製造方法 |
JP2008009776A (ja) * | 2006-06-29 | 2008-01-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路の設計方法、設計装置、半導体集積回路システム、半導体集積回路実装基板、パッケージ、半導体集積回路 |
US8762927B2 (en) * | 2006-10-11 | 2014-06-24 | Zuken Inc. | Processing method of electric information in CAD system, processing device of electric information in CAD system, program and computer-readable storage medium |
US20090250246A1 (en) * | 2008-04-07 | 2009-10-08 | Andrew Yaung | Solder by numbers, a method and system for populating printed circuit boards |
CN102375094A (zh) * | 2010-08-19 | 2012-03-14 | 鸿富锦精密工业(深圳)有限公司 | 电磁辐射测量装置 |
US9443046B2 (en) * | 2012-10-16 | 2016-09-13 | Toyota Motor Engineering & Manufacturing North America, Inc. | Determining the electromagnetic field in a computer aided design environment |
US9335384B2 (en) | 2013-09-25 | 2016-05-10 | Qualcomm Incorporated | Adjustable magnetic probe for efficient near field scanning |
WO2015089346A1 (en) | 2013-12-13 | 2015-06-18 | Battelle Memorial Institute | Electronic component classification |
JP6645114B2 (ja) * | 2015-10-16 | 2020-02-12 | 富士通株式会社 | 設計支援プログラム、情報処理装置、および設計支援方法 |
US10789550B2 (en) | 2017-04-13 | 2020-09-29 | Battelle Memorial Institute | System and method for generating test vectors |
US11096323B2 (en) | 2017-04-18 | 2021-08-24 | CropZilla Software, Inc. | Machine control system providing actionable management information and insight using agricultural telematics |
JP7128026B2 (ja) * | 2018-05-10 | 2022-08-30 | 三菱電機エンジニアリング株式会社 | 基準信号選択回路 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05225360A (ja) | 1991-11-22 | 1993-09-03 | Hitachi Ltd | 半導体集積回路 |
JPH077063A (ja) | 1993-06-14 | 1995-01-10 | Fujitsu Ltd | ノイズ検証方法 |
JPH07294594A (ja) | 1994-04-28 | 1995-11-10 | Hitachi Ltd | 集積回路の雑音評価装置およびこれを用いる雑音低減方法 |
JPH10223997A (ja) | 1997-02-12 | 1998-08-21 | Canon Inc | プリント配線基板 |
JP3102389B2 (ja) | 1997-09-29 | 2000-10-23 | 日本電気株式会社 | 半導体装置 |
JP3474090B2 (ja) | 1997-11-07 | 2003-12-08 | 株式会社日立製作所 | 電磁波発生源探査方法及び装置 |
JP4427115B2 (ja) | 1998-12-04 | 2010-03-03 | 株式会社東芝 | 半導体装置のノイズ解析装置 |
WO2000065651A1 (fr) | 1999-04-27 | 2000-11-02 | Hitachi, Ltd. | Ci a semi-conducteur |
JP3471679B2 (ja) | 1999-10-15 | 2003-12-02 | 日本電気株式会社 | プリント基板 |
JP2001118948A (ja) | 1999-10-15 | 2001-04-27 | Hitachi Ltd | 半導体素子搭載基板 |
JP3395895B2 (ja) | 1999-10-18 | 2003-04-14 | 日本電気株式会社 | パターンオブジェクト作成方式 |
JP2001194421A (ja) | 2000-01-05 | 2001-07-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
JP3675317B2 (ja) | 2000-08-31 | 2005-07-27 | 株式会社日立製作所 | 電磁波発生源探査装置 |
US6608375B2 (en) * | 2001-04-06 | 2003-08-19 | Oki Electric Industry Co., Ltd. | Semiconductor apparatus with decoupling capacitor |
-
2001
- 2001-09-13 JP JP2001277424A patent/JP3731515B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-13 US US10/243,965 patent/US6875920B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6875920B2 (en) | 2005-04-05 |
US20030052395A1 (en) | 2003-03-20 |
JP2003086721A (ja) | 2003-03-20 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091021 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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