JP2001194421A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2001194421A JP2001194421A JP2000000241A JP2000000241A JP2001194421A JP 2001194421 A JP2001194421 A JP 2001194421A JP 2000000241 A JP2000000241 A JP 2000000241A JP 2000000241 A JP2000000241 A JP 2000000241A JP 2001194421 A JP2001194421 A JP 2001194421A
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- JP
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- clock
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Abstract
(57)【要約】
【課題】 テストを行う各回路ブロックから出力される
信号において、隣合う出力信号を交互に出力する事によ
って隣り合う出力信号のノイズを削減することを目的と
する。同時変化制約を回避してＬＳＩテストを行え、出
力信号を安定してテストを行える半導体集積回路装置を
提供する。 【解決手段】 同時変化する外部出力信号または隣合う
外部出力信号において、ＬＳＩの外部電源端子間または
外部グランド端子間に出力される外部端子のタイミング
を正転クロックで打ち抜いたデータ出力信号と、反転ク
ロックで打ち抜いたデータ出力信号とのタイミングを分
散させる。
信号において、隣合う出力信号を交互に出力する事によ
って隣り合う出力信号のノイズを削減することを目的と
する。同時変化制約を回避してＬＳＩテストを行え、出
力信号を安定してテストを行える半導体集積回路装置を
提供する。 【解決手段】 同時変化する外部出力信号または隣合う
外部出力信号において、ＬＳＩの外部電源端子間または
外部グランド端子間に出力される外部端子のタイミング
を正転クロックで打ち抜いたデータ出力信号と、反転ク
ロックで打ち抜いたデータ出力信号とのタイミングを分
散させる。
Description
【０００１】
【発明の属する技術分野】本発明は、大規模なＬＳＩに
ついて各回路ブロック毎にテストするテスト機能を有す
る半導体集積回路装置に関する。
ついて各回路ブロック毎にテストするテスト機能を有す
る半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、マルチプレクサー・テスト機能を
有する回路は、回路ブロックの出力信号を切り替える為
のセレクタ回路とＬＳＩ出力タイミングのばらつきをな
くす為に出力信号をクロックに同期させるためのフリッ
プ・フロップ回路で構成されている。
有する回路は、回路ブロックの出力信号を切り替える為
のセレクタ回路とＬＳＩ出力タイミングのばらつきをな
くす為に出力信号をクロックに同期させるためのフリッ
プ・フロップ回路で構成されている。
【０００３】以下、図面を参照しながら従来のセレクタ
回路とフリップ・フロップ回路を有する半導体集積回路
装置について説明する。
回路とフリップ・フロップ回路を有する半導体集積回路
装置について説明する。
【０００４】図４は、従来の半導体集積回路装置の構成
を示すブロック図である。
を示すブロック図である。
【０００５】図において、ＢＬＫ２は回路ブロック、ａ
２は回路ブロックの出力信号、ＳＥＬ２１はセレクタ回
路、ＦＦ２１はフリップ・フロップ回路、ＯＵＴ２は出
力端子、ｔｅｓｔ２は、テストモード入力信号である。
２は回路ブロックの出力信号、ＳＥＬ２１はセレクタ回
路、ＦＦ２１はフリップ・フロップ回路、ＯＵＴ２は出
力端子、ｔｅｓｔ２は、テストモード入力信号である。
【０００６】上記のように構成された従来の半導体集積
回路装置の動作について以下に説明する。
回路装置の動作について以下に説明する。
【０００７】テストを行う各回路ブロックＢＬＫ２から
出力される信号ａ２をセレクタ回路ＳＥＬ２１のテスト
モード入力信号ｔｅｓｔ２で選択された回路ブロックの
出力ａ２をフリップ・フロップ回路ＦＦ２１の回路ブロ
ックのデータ出力信号ｄ２をデータとして、フリップ・
フロップ回路ＦＦ２１のクロックｃ２によって出力端子
ＯＵＴ２に出力される。
出力される信号ａ２をセレクタ回路ＳＥＬ２１のテスト
モード入力信号ｔｅｓｔ２で選択された回路ブロックの
出力ａ２をフリップ・フロップ回路ＦＦ２１の回路ブロ
ックのデータ出力信号ｄ２をデータとして、フリップ・
フロップ回路ＦＦ２１のクロックｃ２によって出力端子
ＯＵＴ２に出力される。
【０００８】
【発明が解決しようとする課題】上記従来の構成では、
出力信号が同時に出力される為、出力セルのトランジス
タは出力電圧の遷移期間に貫通電流および出力負荷への
充放電の為の電流が流れ、ＬＳＩの電源電圧を変動させ
る。出力セルの出力電圧の変化は、出力負荷や測定器の
インピーダンスの不整合によってリンギングが発生す
る。
出力信号が同時に出力される為、出力セルのトランジス
タは出力電圧の遷移期間に貫通電流および出力負荷への
充放電の為の電流が流れ、ＬＳＩの電源電圧を変動させ
る。出力セルの出力電圧の変化は、出力負荷や測定器の
インピーダンスの不整合によってリンギングが発生す
る。
【０００９】そのため出力信号を安定に測定する事が困
難であった為、ＬＳＩ電源端子またはグランド端子間の
同時変化出力端子数の制約を守る為に、ＬＳＩテスター
に絶えられるだけの電源端子およびグランド端子を増や
さなければならないといった課題があった。また同時に
変化する隣り合う出力端子へのノイズが問題であった。
難であった為、ＬＳＩ電源端子またはグランド端子間の
同時変化出力端子数の制約を守る為に、ＬＳＩテスター
に絶えられるだけの電源端子およびグランド端子を増や
さなければならないといった課題があった。また同時に
変化する隣り合う出力端子へのノイズが問題であった。
【００１０】本発明は、上記のような従来課題を解決す
るものであり、安定して高精度なテスト方法を半導体集
積回路装置で提供する事を目的とする。
るものであり、安定して高精度なテスト方法を半導体集
積回路装置で提供する事を目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路装置は、テストが行われる
複数の回路ブロックからの各出力信号をデータ入力信号
とし、出力するタイミングを所定のクロック信号により
決定される複数のフリップ・フロップ回路と、前記所定
のクロック信号を出力するクロック信号制御回路とから
なり、前記クロック信号制御回路は、正転クロックまた
は反転クロックを選択可能なセレクタ部と、出力端子数
に対応する複数のフリップ・フロップからなり前記セレ
クタ部にシリアルデータを送るシフトレジスタ部とで構
成され、前記シフトレジスタ部の各フリップ・フロップ
の値によって、ＬＳＩの外部電源端子間または外部グラ
ンド端子間に出力される外部端子のタイミングを正転ク
ロックで打ち抜いたデータ出力信号と、反転クロックで
打ち抜いたデータ出力信号とのタイミングを分散させる
ことを特徴とする。
に、本発明の半導体集積回路装置は、テストが行われる
複数の回路ブロックからの各出力信号をデータ入力信号
とし、出力するタイミングを所定のクロック信号により
決定される複数のフリップ・フロップ回路と、前記所定
のクロック信号を出力するクロック信号制御回路とから
なり、前記クロック信号制御回路は、正転クロックまた
は反転クロックを選択可能なセレクタ部と、出力端子数
に対応する複数のフリップ・フロップからなり前記セレ
クタ部にシリアルデータを送るシフトレジスタ部とで構
成され、前記シフトレジスタ部の各フリップ・フロップ
の値によって、ＬＳＩの外部電源端子間または外部グラ
ンド端子間に出力される外部端子のタイミングを正転ク
ロックで打ち抜いたデータ出力信号と、反転クロックで
打ち抜いたデータ出力信号とのタイミングを分散させる
ことを特徴とする。
【００１２】さらに、シフトレジスタ回路の各フリップ
・フロップの値を「１０１０・・」と交互に設定するこ
とを特徴とする。
・フロップの値を「１０１０・・」と交互に設定するこ
とを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の実態の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１４】図１は、本実施の形態における半導体集積
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【００１５】図１において、ＢＬＫ１は回路ブロック、
ａ１は回路ブロックの出力信号、ＳＥＬ１はセレクタ回
路、ＦＦ１はフリップ・フロップ回路、ＯＵＴ１は出力
端子、ＳＥＬ２はセレクタ回路、ＩＮＶ１はインバータ
回路、Ｓ１、Ｓ２、Ｓ３、Ｓ４はフリップ・フロップ回
路 、ｔｅｓｔ１はテストモード入力信号、ｇ１は設定
有効入力信号、ｔｄｉｎ１は端子設定テストデータ入力
信号、ｃｋ１はクロック入力信号、ｄ１は回路ブロック
のデータ出力信号、ｃ１はフリップ・フロップ回路のク
ロック、ＳＨＩＦＴはシフトレジスタ、ＳＴ１はストロ
ーブ位置、Ｏ１，Ｏ２，Ｏ３，Ｏ４は外部出力信号であ
る。
ａ１は回路ブロックの出力信号、ＳＥＬ１はセレクタ回
路、ＦＦ１はフリップ・フロップ回路、ＯＵＴ１は出力
端子、ＳＥＬ２はセレクタ回路、ＩＮＶ１はインバータ
回路、Ｓ１、Ｓ２、Ｓ３、Ｓ４はフリップ・フロップ回
路 、ｔｅｓｔ１はテストモード入力信号、ｇ１は設定
有効入力信号、ｔｄｉｎ１は端子設定テストデータ入力
信号、ｃｋ１はクロック入力信号、ｄ１は回路ブロック
のデータ出力信号、ｃ１はフリップ・フロップ回路のク
ロック、ＳＨＩＦＴはシフトレジスタ、ＳＴ１はストロ
ーブ位置、Ｏ１，Ｏ２，Ｏ３，Ｏ４は外部出力信号であ
る。
【００１６】以上のように構成された実施の形態の半導
体集積回路装置について、タイミングチャートを用いて
動作例を以下に説明する。
体集積回路装置について、タイミングチャートを用いて
動作例を以下に説明する。
【００１７】例として、回路ブロックの出力信号Ａと出
力端子ＯＵＴ１の数が４本の回路について説明する。
力端子ＯＵＴ１の数が４本の回路について説明する。
【００１８】テストを行う各回路ブロックＢＬＫ１から
出力される信号ａ１をセレクタ回路ＳＥＬ１のテストモ
ード入力信号ｔｅｓｔ１で選択された回路ブロックの出
力ａ１をフリップ・フロップ回路ＦＦ１の回路ブロック
のデータ出力信号ｄ１をデータとして、フリップ・フロ
ップ回路ＦＦ１のクロックｃ１は、セレクタ回路ＳＥＬ
２を用いたクロック入力信号ｃｋ１またはインバータ回
路ＩＮＶ１を通過した反転クロックかをシフトレジスタ
回路ＳＩＦＴのｓ１、ｓ２、ｓ３、ｓ４の各フリップ・
フロップ回路の値によって選択する事ができる。
出力される信号ａ１をセレクタ回路ＳＥＬ１のテストモ
ード入力信号ｔｅｓｔ１で選択された回路ブロックの出
力ａ１をフリップ・フロップ回路ＦＦ１の回路ブロック
のデータ出力信号ｄ１をデータとして、フリップ・フロ
ップ回路ＦＦ１のクロックｃ１は、セレクタ回路ＳＥＬ
２を用いたクロック入力信号ｃｋ１またはインバータ回
路ＩＮＶ１を通過した反転クロックかをシフトレジスタ
回路ＳＩＦＴのｓ１、ｓ２、ｓ３、ｓ４の各フリップ・
フロップ回路の値によって選択する事ができる。
【００１９】前記のシフトレジスタは、設定有効入力信
号ｇ１がイネーブル時だけ、クロックに同期させて端子
設定テストデータ入力信号ｔｄｉｎ１のデータが外部端
子数分のフリップ・フロップ回路ｓ４→ｓ３→ｓ２→ｓ
１だけ順にデータ値がシフトされ設定される。
号ｇ１がイネーブル時だけ、クロックに同期させて端子
設定テストデータ入力信号ｔｄｉｎ１のデータが外部端
子数分のフリップ・フロップ回路ｓ４→ｓ３→ｓ２→ｓ
１だけ順にデータ値がシフトされ設定される。
【００２０】図２は、出力同時変化の制約を回避する為
に分散させて出力端子ＯＵＴ１に出力させるテストパタ
ーンのタイミングチャートを用いて説明する。
に分散させて出力端子ＯＵＴ１に出力させるテストパタ
ーンのタイミングチャートを用いて説明する。
【００２１】テストパターンのタイミングチャートは、
電源端子またはグランド端子間の同時変化制約が２本以
内であった場合を想定している。
電源端子またはグランド端子間の同時変化制約が２本以
内であった場合を想定している。
【００２２】テストパターンは、初期値として出力同時
変化の制約以内にする為の設定パターンが必要である。
初期設定パターンは、設定有効入力信号ｇ１が有効な場
合、クロック入力信号ｃｋ１に同期させシリアルでデー
タ入力信号ｔｄｉｎ１を「１、１、０、０」と送る事に
よって、外部出力信号Ｏ２，Ｏ１の２本が他の外部出力
信号Ｏ４，Ｏ３の２本に対して半クロック分ずれて出力
されるため、同時変化の制約を回避できる。ＬＳＩテス
ターでは、ストローブ位置ＳＴ１を最適な位置にずらし
て検査を行う。
変化の制約以内にする為の設定パターンが必要である。
初期設定パターンは、設定有効入力信号ｇ１が有効な場
合、クロック入力信号ｃｋ１に同期させシリアルでデー
タ入力信号ｔｄｉｎ１を「１、１、０、０」と送る事に
よって、外部出力信号Ｏ２，Ｏ１の２本が他の外部出力
信号Ｏ４，Ｏ３の２本に対して半クロック分ずれて出力
されるため、同時変化の制約を回避できる。ＬＳＩテス
ターでは、ストローブ位置ＳＴ１を最適な位置にずらし
て検査を行う。
【００２３】図３は 、隣り合う出力端子間同士のノイ
ズを回避する為に出力端子ＯＵＴ１が千鳥に出力するテ
ストパターンのタイミングチャートについて説明する。
ズを回避する為に出力端子ＯＵＴ１が千鳥に出力するテ
ストパターンのタイミングチャートについて説明する。
【００２４】テストパターンは、初期値として出力同時
変化の制約以内にする為の設定パターンが必要である。
初期設定パターンは、設定有効入力信号ｇが有効な場
合、クロック入力信号ｃｋ１に同期させシリアルでデー
タ入力信号ｔｄｉｎ１を「１、０、１、０」と送る事に
よって、外部出力信号Ｏ３，Ｏ１の２本が他の外部出力
信号Ｏ４，Ｏ２の２本に対して半クロック分ずれて出力
されるため、隣り合う出力端子間同士のノイズを回避で
きる。ＬＳＩテスターでは、ストローブ位置ＳＴ１を最
適な位置にずらして検査を行う。
変化の制約以内にする為の設定パターンが必要である。
初期設定パターンは、設定有効入力信号ｇが有効な場
合、クロック入力信号ｃｋ１に同期させシリアルでデー
タ入力信号ｔｄｉｎ１を「１、０、１、０」と送る事に
よって、外部出力信号Ｏ３，Ｏ１の２本が他の外部出力
信号Ｏ４，Ｏ２の２本に対して半クロック分ずれて出力
されるため、隣り合う出力端子間同士のノイズを回避で
きる。ＬＳＩテスターでは、ストローブ位置ＳＴ１を最
適な位置にずらして検査を行う。
【００２５】
【発明の効果】以上のように本発明によれば、ＬＳＩの
外部電源端子間または外部グランド端子間に出力される
外部端子のタイミングを正転クロックで打ち抜いたデー
タ出力信号と、反転クロックで打ち抜いたデータ出力信
号とのタイミングを分散させ、同時変化制約を回避して
テストを行う事ができる。
外部電源端子間または外部グランド端子間に出力される
外部端子のタイミングを正転クロックで打ち抜いたデー
タ出力信号と、反転クロックで打ち抜いたデータ出力信
号とのタイミングを分散させ、同時変化制約を回避して
テストを行う事ができる。
【００２６】さらに、外部端子のタイミングを正転クロ
ックで打ち抜いたデータ出力信号または反転クロックで
打ち抜いたデータ出力信号を交互に設定する事によって
隣り合う出力端子へのノイズを削減する事ができる。
ックで打ち抜いたデータ出力信号または反転クロックで
打ち抜いたデータ出力信号を交互に設定する事によって
隣り合う出力端子へのノイズを削減する事ができる。
【図１】本発明の一実施の形態に適用する半導体集積回
路の一例の回路ブロック図
路の一例の回路ブロック図
【図２】図１に示した回路の同時変化出力を回避するタ
イミングチャート
イミングチャート
【図３】隣り合う出力間のノイズを回避するタイミング
チャート
チャート
【図４】従来の半導体集積回路装置の構成を示すブロッ
ク図
ク図
ＢＬＫ１ 回路ブロック ａ１ 回路ブロックの出力信号 ＳＥＬ１ セレクタ回路 ＦＦ１ フリップ・フロップ回路 ＯＵＴ１ 出力端子 Ｏ１，Ｏ２，Ｏ３,Ｏ４ 外部出力信号 ＳＥＬ２ セレクタ回路 ＩＮＶ１ インバータ回路 Ｓ１，Ｓ２，Ｓ３，Ｓ４ フリップ・フロップ回路 ｔｅｓｔ テストモード入力信号 ｇ１ 設定有効入力信号 ｔｄｉｎ１ 端子設定テストデータ入力信号 ｃｋ クロック入力信号 ｄ１ 回路ブロックのデータ出力信号 ｃ１ フリップ・フロップ回路のクロック信号 ＳＨＩＦＴ シフトレジスタ ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４ ストローブ位置 ＢＬＫ２ 回路ブロック ａ２ 回路ブロックの出力信号 ＳＥＬ２１ セレクタ回路 ＦＦ２１ フリップ・フロップ回路 ＯＵＴ２ 出力端子
Claims (2)
- 【請求項１】 テストが行われる複数の回路ブロックか
らの各出力信号をデータ入力信号とし、出力するタイミ
ングを所定のクロック信号により決定される複数のフリ
ップ・フロップ回路と、 前記所定のクロック信号を出力するクロック信号制御回
路とからなり、 前記クロック信号制御回路は、正転クロックまたは反転
クロックを選択可能なセレクタ部と、出力端子数に対応
する複数のフリップ・フロップからなり前記セレクタ部
にシリアルデータを送るシフトレジスタ部とで構成さ
れ、 前記シフトレジスタ部の各フロック・フロップの値によ
って、ＬＳＩの外部電源端子間または外部グランド端子
間に出力される外部端子のタイミングを正転クロックで
打ち抜いたデータ出力信号と、反転クロックで打ち抜い
たデータ出力信号とのタイミングを分散させることを特
徴とする半導体集積回路装置。 - 【請求項２】 シフトレジスタ回路の各フリップ・フロ
ップの値を「１０１０・・」と交互に設定することを特
徴とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000000241A JP2001194421A (ja) | 2000-01-05 | 2000-01-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000000241A JP2001194421A (ja) | 2000-01-05 | 2000-01-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001194421A true JP2001194421A (ja) | 2001-07-19 |
Family
ID=18529619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000000241A Pending JP2001194421A (ja) | 2000-01-05 | 2000-01-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001194421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6875920B2 (en) | 2001-09-13 | 2005-04-05 | Hitachi, Ltd. | Semiconductor device and design support method of electronic device using the same |
-
2000
- 2000-01-05 JP JP2000000241A patent/JP2001194421A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6875920B2 (en) | 2001-09-13 | 2005-04-05 | Hitachi, Ltd. | Semiconductor device and design support method of electronic device using the same |
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