JP2003086721A - 半導体装置および半導体装置を用いた電子装置の設計支援方法 - Google Patents

半導体装置および半導体装置を用いた電子装置の設計支援方法

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Abstract

(57)【要約】 【課題】半導体装置の全ての電源端子およびＧＮＤ端子
にバイパスコデンサもしくはＥＭＩフィルタなどの部品
を実装するため、それらの実装部品数および実装面積が
増え、コスト増大および半導体装置の小型化の障害を引
き起こしていた。 【解決手段】例えば、半導体装置の電源／ＧＮＤ端子
毎、または所定の電源／ＧＮＤ端子のグループの電源雑
音強度または対策優先度を開示した半導体装置を提供す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置または半
導体装置を実装基板に実装した電子装置の設計支援方法
に関する。
【０００２】
【従来の技術】現在、半導体装置、例えばマイコンおよ
びＡＳＩＣ等のＬＳＩの性能を表示するデータシートも
しくは販売カタログでは、ＬＳＩの電気特性として、
絶対定格（図１４）、ＤＣ特性（図１５）、ＡＣ特
性（図１６）などが記載されている。また、ＡＣ特性に
ついては、各信号端子のクロック、制御、バス信号など
のタイミング精度および遅延時間等の特性（図１７）が
記載されている。
【０００３】しかし、ＬＳＩを実装した基板、その基板
を搭載した装置の不要輻射（ＥＭＩ：Ｅｌｅｃｔｒｏ
Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）や、そ
の基板、装置の動作精度に大きく関与する、全ＬＳＩ電
源端子およびＧＮＤ端子ごとの電源雑音強度もしくは、
雑音対策に関する端子ごとの対策方法および対策の優先
順位について記載されていなかった。
【０００４】また、特開平０７−００７０６３では、図
１８に示すようにＬＳＩの電源／ＧＮＤパッドおよび信
号パッドにおいて、論理回路データおよびセル属性から
ノイズを嫌う信号パッドを特定し、その信号パッドと電
源／ＧＮＤパッドとの相互雑音係数を求め、雑音を嫌う
信号パッド近傍に雑音を発生する電源／ＧＮＤパッドが
あるかどうかを高精度に検証する方法を開示しており、
特開２０００−１７４０８７では、図１９に示すように
ＬＳＩチップの電源系ネットリストを抽出し、電源系ノ
イズ電流のシミュレーションを行い、電源系ネットリス
トとシミュレーション結果を表示することで、電源雑音
対策を効率良く行うことができるノイズ解析装置につい
て開示している。
【０００５】しかし、ＬＳＩを基板に実装するユーザー
は、上記した検証方法もしくは解析装置を用いても、Ｌ
ＳＩにおけるすべての電源端子およびＧＮＤ端子の電源
雑音強度情報および対策優先度情報を得ることは困難で
あった。
【０００６】そのため、ユーザーは、基板もしくは装置
の不要輻射の低減や、基板および装置の動作を安定させ
るため、ＬＳＩの全ての電源端子およびＧＮＤ端子にバ
イパスコデンサもしくはＥＭＩフィルタ等の対策部品を
実装していた。または、ユーザー自身が、購入した半導
体装置の電源端子およびＧＮＤ端子ごとの雑音強度を測
定し、電源雑音強度が大きいＬＳＩ電源端子およびＧＮ
Ｄ端子をユーザー自ら特定し対策部品等を実装してい
た。
【０００７】
【発明が解決しようとする課題】しかし、電源端子およ
びＧＮＤ端子の中には電源雑音強度が小さいため雑音対
策する必要がない端子が存在するにもかかわらず、全て
の電源端子およびＧＮＤ端子にバイパスコデンサもしく
はＥＭＩフィルタなどの部品を実装するため、それらの
実装部品数および実装面積が増え、コスト増大および半
導体装置の小型化の障害を引き起こしていた。
【０００８】一方、電源雑音強度が大きいＬＳＩ電源端
子およびＧＮＤ端子をユーザー自ら特定し対策部品等を
実装する場合は、近年の高密度実装技術の発展により、
ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＣＳＰ（Ｃ
ｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）などの表面実装タ
イプのＬＳＩが頻繁に使われるようになり、ＬＳＩ端子
近傍の磁界分布もしくは端子電位の測定によって、ＬＳ
Ｉ端子ごとの電源雑音強度を把握することが困難になっ
てきている。
【０００９】本発明の目的は、ＬＳＩやマイコンなどの
半導体装置において、これら半導体装置を使った基板を
設計するユーザーが、適切な場所に適切なバイパスコン
デンサやＥＭＩフィルタなどの部品を搭載することを可
能とする半導体装置を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本願において開示される発明のうち、代表的なもの
の概要を簡単に説明すれば、次の通りである。複数の入
出力端子、電源端子およびＧＮＤ端子を持つ半導体装置
であって、所定の電源端子およびＧＮＤ端子、または所
定の電源またはＧＮＤ端子グループについて、不要電磁
雑音の原因となる電源雑音強度に関する情報を開示した
ものである。
【００１１】また、複数の入出力端子、電源端子および
ＧＮＤ端子を持つ半導体装置において、所定の電源端子
およびＧＮＤ端子、または所定の電源またはＧＮＤ端子
グループについて、不要電磁雑音を低減するために雑音
対策を行うべき優先順位である対策優先度に関する情報
を開示したものである。
【００１２】また、前記半導体装置であって、前記電源
雑音強度に関する情報として、雑音電流または雑音電圧
または雑音電力値、または該雑音電流、該雑音電圧、該
雑音電力に相当する物理量を複数の周波数帯において開
示したものである。
【００１３】また、前記半導体装置であって、前記電源
雑音強度に関する情報として、雑音電流または雑音電圧
または雑音電力値、または該雑音電流、該雑音電圧、該
雑音電力に相当する物理量を時間波形もしくはウェーブ
レット列を用いて開示したものである。
【００１４】また、前記半導体装置であって、前記電源
雑音強度に関する情報として、雑音電流または雑音電圧
または雑音電力値、または該雑音電流、該雑音電圧、該
雑音電力に相当する物理量を該半導体装置の該入出力端
子使用数に対して開示した記述したものである。
【００１５】また、前記半導体装置であって、前記対策
優先度に関する情報を複数の周波数帯において開示した
ものである。
【００１６】また、前記半導体装置であって、前記対策
優先度に関する情報を時間波形もしくはウェーブレット
列を用いて開示したものである。
【００１７】また、前記半導体装置であって、前記対策
優先度に関する情報を該半導体装置の該入出力端子使用
数に対して開示したものである。
【００１８】また、前記半導体装置であって、さらに該
半導体装置のパッケージに固有に発生する該パッケージ
の共振による雑音強度および周波数に関する情報の少な
くともどちらかを複数の周波数帯について開示したもの
である。
【００１９】また、前記半導体装置であって、前記電源
雑音強度に関する情報または前記対策優先度に関する情
報を該半導体装置のカタログシート、データシート、仕
様書、またはインターネットを用いて開示したものであ
る。
【００２０】電子装置の設計支援方法であって、半導体
装置の所定の電源端子およびＧＮＤ端子、または所定の
電源またはＧＮＤ端子グループの不要電磁雑音の原因と
なる電源雑音強度に関する情報および不要電磁雑音を低
減するために雑音対策を行うべき優先順位である対策優
先度に関する情報の少なくともどちらか一方を提供する
工程と、該半導体装置が実装される実装基板の配線に関
する情報および該半導体装置に接続される電子部品に関
する情報に基づいて、該半導体装置が実装基板に実装さ
れた電子装置から生じる不要電磁雑音に関する情報を提
供する工程を有するものである。
【００２１】電子装置の設計支援システムであって、半
導体装置の所定の電源端子およびＧＮＤ端子、または所
定の電源またはＧＮＤ端子グループの不要電磁雑音の原
因となる電源雑音強度に関する情報および不要電磁雑音
を低減するために雑音対策を行うべき優先順位である対
策優先度に関する情報の少なくともどちらか一方のデー
タベースと、該半導体装置を実装基板に実装した電子装
置から生じる不要電磁雑音を計算するシミュレーション
サーバを有するものである。
【００２２】
【発明の実施の形態】以下、本発明について、図を参照
しながら実施の形態とともにその効果について詳細に説
明する。なお、実施の形態を説明するための全図におい
て、同一の機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。 （実施の形態１）図１は、半導体装置の所定の電源端子
毎に電気特性に関する情報が開示されたデータシートま
たはカタログ、仕様書等を示す図である。
【００２３】図１において、１０１は半導体装置、例え
ばマイコンの端子毎の電気特性を表示したデータシート
であり、１０２はデータシート１０１に記載された特性
を有するマイコンであり、１０３はマイコン１０２の端
子であり、１０４は端子１０３それぞれの端子番号であ
り、１０５は端子番号１０４を有する端子１０３の端子
名であり、１０６は端子番号１０４を有する端子１０３
の機能である。また、１０７は機能１０６を有する端子
１０３における、動作周波数に対する電源雑音強度を示
している。
【００２４】図２（ａ）は、図１４から図１６までに示
した従来のデータシートを用いて、マイコン１０２およ
びメモリ２０５などの部品を基板に実装した場合を示し
ている。
【００２５】図２において、２０１はマイコン１０２な
どの部品が実装された基板（電子装置）であり、２０２
はマイコン１０２の電源／ＧＮＤ端子であり、２０３は
電源／ＧＮＤ端子２０２の電位を安定させるために実装
されるバイパスコンデンサであり、２０４は電源／ＧＮ
Ｄ端子２０２から高周波電流が基板２０１に漏れ出さな
いために実装されるＥＭＩフィルタであり、２０５は基
板２０１に実装されたメモリである。
【００２６】従来のデータシートでは、基板２０１上に
実装するマイコン１０２において、すべての電源／ＧＮ
Ｄ端子２０２の電源雑音強度や対策優先度が不明である
ため、安全策として、すべての電源／ＧＮＤ端子２０２
にバイパスコデンサ２０３およびＥＭＩフィルタ２０４
を実装していた。このため、マイコンなどの半導体装置
単体のサイズを縮小しても基板２０１の実装密度が上が
らないだけでなく、搭載部品数を減らすことも困難とな
り、コスト低減を妨げる要因となる。
【００２７】図２（ｂ）は、所定の電源／ＧＮＤ端子毎
の電気特性に関する情報が開示された半導体装置（図
１）を用いて、マイコン１０２およびメモリ２０５など
の部品を基板２０１に実装した実施の形態である。
【００２８】この場合、図1に開示されたデータシート
１０１において、端子番号１０４がＥ４、Ｆ３である端
子１０３は端子名１０５がＶＳＳＱやＶＤＤＱであるこ
とから、電源／ＧＮＤ端子２０２であることが判定され
る。前記電源／ＧＮＤ端子２０２の電源雑音強度１０７
が、前記データシート１０１上において非常に小さく
（ａ、ｄ ≪ ｂ、ｃ）記述されている場合、前記電源
／ＧＮＤ端子２０２にはバイパスコンデンサ２０３やＥ
ＭＩフィルタ２０４を重点的に実装しなくて良い。した
がって、図２（ａ）に比べて、バイパスコデンサ２０３
やＥＭＩフィルタ２０４を減らすことが可能になり、図
２（ｂ）の（Ａ）で囲んだ部分のように実装密度を上げ
ることができる。また、電源雑音強度１０７がそれほど
大きくない電源／ＧＮＤ端子２０２には、図２（ｂ）の
（Ｂ）で囲んだ部分のようにＥＭＩフィルタ２０４を減
らすだけでも実装密度はあげることができる。
【００２９】このように、データシート等を用いて、半
導体装置の電源／ＧＮＤ端子２０２の電源雑音強度１０
７に関する情報を開示することにより、電源雑音強度１
０７が大きくない端子には余計なＥＭＩ対策部品を実装
することが無くなり、実装密度向上および低コスト実装
指針を示すことができる。その結果、マイコン１０２な
どの半導体装置を搭載した基板２０１に対するＥＭＩ対
策時間の短縮を実現することができる。
【００３０】また、図１において、端子番号１０４がＧ
３である電源／ＧＮＤ端子２０２の電源雑音強度１０７
が他の電源／ＧＮＤ端子２０２に比べて大きい場合、本
実施例のデータシート１０１から予めこの情報を得るこ
とができ、バイパスコンデンサ２０３やＥＭＩフィルタ
２０４などの対策用部品を事前に強化することができ
る。例えば、バイパスコデンサ２０３の容量を他に比べ
大きいものに変更したり、バイパスコデンサ２０３を実
装する位置を優先的にマイコン１０２近傍に配置するな
どの対策も可能になる。これによっても、マイコン１０
２などの半導体装置を搭載した基板２０１に対するＥＭ
Ｉ対策時間の短縮を実現することができる。
【００３１】なお、図１では半導体装置の電源／ＧＮＤ
端子２０２の電源雑音強度１０７に関する情報を開示す
る方法として、電源雑音強度１０７を電圧値で表記して
いたが、電流値、電力値もしくは、電圧、電流、電力値
に相当する磁界強度および電界強度などを表記すること
でも同様の効果を得られることは言うまでもない。
【００３２】また、電源雑音強度１０７を動作周波数の
整数倍ごとに表記していたが、時間波形の表記でも、ウ
ェーブレット列の表記でも同様の効果を得られることは
言うまでもない。
【００３３】図３は、半導体装置の所定の電源端子およ
びＧＮＤ端子について、不要電磁雑音を低減するために
雑音対策を行うべき優先順位である対策優先度に関する
情報を開示したデータシートを示す図である。この図に
おいて、３０１はマイコン１０２において機能１０６を
有する端子１０３における、動作周波数毎に記述された
ＥＭＩ対策優先度である。
【００３４】図１では、マイコン１０２などの半導体装
置の電源／ＧＮＤ端子２０２に対する電気特性を電源雑
音強度１０７（電圧値、電流値、電力値もしくは、電
圧、電流、電力値に相当する磁界強度および電界強度）
として、各周波数毎に表記していた。
【００３５】しかし、図３のように、マイコン１０２な
どの半導体装置の電源／ＧＮＤ端子２０２に対する電気
特性を各動作周波数における対策優先度（優先度大：
Ａ、優先度小：Ｃ）の表記に変えたとしても、低コスト
・高密度実装を実現し、ＥＭＩ対策時間を短縮する実装
指針をユーザーに対して開示できることは言うまでもな
い。
【００３６】また、図３において、電源雑音強度１０７
を動作周波数の整数倍ごとに表記しているが、時間波形
の表記でも、ウェーブレット列の表記でも同様の効果を
得られることは言うまでもない。
【００３７】図４は、半導体装置の所定の電源端子およ
びＧＮＤ端子について、Ｉ／Ｏ駆動数に対して記述した
電源雑音強度１０７もしくは対策優先度３０１を記載し
たデータシートを示す。
【００３８】図４のように、マイコン１０２などの半導
体装置の電源／ＧＮＤ端子２０２に対する電気特性を、
マイコン１０２のＩ／Ｏ駆動本数、例えば、４Ｉ／Ｏ使
用ごとの電源雑音強度１０７もしくは対策優先度３０１
の表記に変えても、低コスト・高密度実装を実現し、Ｅ
ＭＩ対策時間を短縮する実装指針をユーザーに対して開
示できることは言うまでもない。
【００３９】また、本発明の実施形態である、図１、
３、４において、半導体装置１０２の電源／ＧＮＤ端子
２０２の電源雑音強度１０７や対策優先度３０１の情報
を記載するだけでなく、半導体装置１０２のパッケージ
形状ごとに特有の共振周波数を記載することによって、
低コスト・高密度実装を実現し、ＥＭＩ対策時間を短縮
する実装指針をユーザーに対して開示できることは言う
までもない。 （実施の形態２）図６は、半導体装置であるマイコン１
０２の電源／ＧＮＤ端子２０２に対して、着色やマーキ
ングをすることで、電源雑音強度１０７が大きい、もし
くは対策優先度３０１が高い電源／ＧＮＤ端子２０２を
開示する実施形態である。
【００４０】図６において、６０１はマイコン１０２内
部の半導体チップであり、６０２は電源雑音強度１０７
が大きい、もしくは対策優先度３０１が高いことを示す
ために着色された電源／ＧＮＤボールであり、６０３は
電源雑音強度１０７が大きい、もしくは対策優先度３０
１が高いことを示すために着色された電源／ＧＮＤボー
ル群である。ただし、図６は半導体装置パッケージの１
／４を示した図である。
【００４１】また、図７は、図６に示した半導体装置で
あるマイコン１０２の電源／ＧＮＤ端子２０２に対し
て、着色やマーキングをすることで、電源雑音強度１０
７が大きい、もしくは対策優先度３０１が高い電源／Ｇ
ＮＤ端子２０２を開示する別の実施形態である。
【００４２】図７において、７０１は電源／ＧＮＤ端子
２０２の対策優先度（例：優先度大Ａ、優先度小 Ｃ）
を示す、もしくは電源雑音強度１０７が大きい、もしく
は対策優先度３０１が高い電源／ＧＮＤ端子２０２であ
ることを示すマーキングである。ただし、図７は半導体
装置パッケージの１／４を示した図である。
【００４３】また、例えば図１０のように、樹脂封止さ
れた半導体装置パッケージに電源雑音強度を捺印しても
よい。もしくは、図１１のように、樹脂封止された半導
体装置パッケージに対策優先度を捺印してもよい。図１
０、１１に示した実施の形態の場合、パッケージ表面に
会社名や製品名などの捺印記号と同時に電源雑音強度も
しくは対策優先強度などの情報を記すことができるた
め、製造工程を増加させることなく、ユーザーに対して
電源雑音強度もしくは対策優先度が開示された半導体装
置を提供することができる。
【００４４】また、半導体装置の裏面に電源雑音強度も
しくは対策優先度が捺印されている半導体装置を基板へ
の実装レイアウトを行う時やこの半導体装置を実装した
基板の電源雑音もしくは不要輻射のシミュレーションを
行う時には、半導体装置に捺印された電源雑音強度もし
くは対策優先度を参照することができる。
【００４５】図６、７、１０、１１に示した本発明の半
導体装置を使わない場合、マイコン１０２の電源雑音強
度１０７が大きい、もしくは、対策優先度３０１の高い
電源／ＧＮＤ端子２０２がはっきりしないため、安全策
として図２（ａ）のようにすべての電源／ＧＮＤ端子２
０２にバイパスコンデンサ２０３およびＥＭＩフィルタ
２０４を挿入しなければならなく、実装密度が低下し、
部品数も増えるためコスト増につながる。
【００４６】しかし、図６、７、１０、１１に示した本
発明の半導体装置を使った場合、マイコン１０２の電源
雑音強度１０７が大きい、もしくは対策優先度３０１が
高い電源／ＧＮＤ端子２０２がはっきりするため、図２
（ｂ）に示すように、バイパスコンデンサ２０３やＥＭ
Ｉフィルタ２０４を必要最小限な電源／ＧＮＤ端子２０
２に搭載することで、部品数を削減し高密度実装および
基板２０１の低コスト化を実現することが可能になり、
ＥＭＩ対策時間の短縮も可能になる。
【００４７】なお、図６、７のように、ＢＧＡタイプも
しくはＱＦＰタイプのパッケージ形状を有する半導体装
置に関して実施形態を示したが、フリップチップＢＧＡ
やＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）もしくはＤＩ
Ｐ（Ｄｕａｌ ＩｎｌｉｎｅＰａｃｋａｇｅ）やＳＯＰ
（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）などの
パッケージ形状においても、図６、７と同じような本発
明の実施形態を行うことができ、同様の効果が得られる
ことは言うまでもない。
【００４８】また、図１０、１１（ａ）はＱＦＰタイプ
のパッケージにおける捺印の実施例であり、図１０、１
１（ｂ）はＢＧＡタイプやＰＧＡタイプなどのパッケー
ジにおける捺印の実施例であり、図１０、１１（ｃ）は
エリアバンプタイプのＢＧＡパッケージへの捺印の実施
例である。 （実施の形態３）図８は、半導体装置であるマイコン１
０２の電源／ＧＮＤ端子２０２において電源雑音強度１
０７もしくは対策優先度３０１などに関する情報を有す
るＣＡＤ用素子ライブラリの中にある半導体装置シンボ
ルの実施形態である。
【００４９】図８において、８０１は基板レイアウト用
ＣＡＤに用いられる端子部品や半導体装置などの素子ラ
イブラリ（データベース）であり、８０２は素子ライブ
ラリ８０１よりさまざまな素子シンボルを用いて基板２
０１のレイアウトを行うＣＡＤ入力画面であり、８０３
は素子ライブラリ８０１からＣＡＤ入力画面８０２上で
任意の半導体装置を選んだときの半導体装置シンボルで
あり、８０４は半導体装置シンボル８０３上において電
源雑音強度１０７が大きい、もしくは対策優先度が高い
電源／ＧＮＤ端子２０２を示すマーキングであり、８０
５は半導体装置シンボル８０３上の電源／ＧＮＤ端子２
０２に対する電源雑音強度１０７や対策優先度３０１な
どの詳細情報を示した端子情報表示窓である。
【００５０】従来、レイアウトＣＡＤを用いて、図２
（ａ）に示すマイコン１０２やメモリ２０５などの部品
を搭載した基板２０１のレイアウトを行う場合、マイコ
ン１０２の電源／ＧＮＤ端子２０２の電源雑音強度１０
７もしくは対策優先度３０１が分からないため、すべて
の電源／ＧＮＤ端子２０２にバイパスコンデンサ２０３
やＥＭＩフィルタ２０４などの対策部品を搭載できるよ
うにレイアウトする。これにより、実装密度が低下し、
部品数も増えるためコスト増につながる。また、決めら
れた面積の基板２０１内に全ての部品の配置・配線を行
わなければならないため、基板レイアウトに時間がとら
れる原因でもあった。
【００５１】しかし、本発明である図８のように、レイ
アウトＣＡＤ用半導体装置シンボル８０３において、電
源雑音強度１０７が大きい、もしくは対策優先度３０１
が高い電源／ＧＮＤ端子２０２に対してマーキングや番
号を入れることにより、半導体装置シンボル８０３であ
らわさえるマイコン１０２を配置するレイアウトＣＡＤ
画面８０２上において、バイパスコンデンサ２０３やＥ
ＭＩフィルタ２０４などの対策部品を重点的に配置すべ
き、もしくは、それほど重点的に配置しなくても良い電
源／ＧＮＤ端子２０２を知ることができる。これによ
り、図２（ｂ）に示すように部品数を削減し高密度実装
および基板２０１の低コスト化を実現することができ、
ＥＭＩ対策時間の短縮も可能になる。また、基板レイア
ウトにおいて、半導体装置１０２やメモリ２０５やバイ
パスコンデンサ２０３やＥＭＩフィルタ２０４などの部
品を最適に配置・配線する時間を短縮することもでき
る。
【００５２】また、半導体装置シンボル８０３上の電源
／ＧＮＤ端子２０２に関する詳細情報については、端子
情報表示窓８０５より得ることができる。
【００５３】例えば、ある電源／ＧＮＤ端子２０２（端
子番号：Ｅ４）の電源雑音強度１０７が小さく、また、
近辺の電源／ＧＮＤ端子２０２においても電源雑音強度
１０７が小さいことを、端子情報表示窓８０５により知
ることできた場合、ある電源／ＧＮＤ端子２０２（端子
番号：Ｅ４）の近辺の電源／ＧＮＤ端子２０２をまとめ
て１つに配線し、バイパスコンデンサ２０３と接続する
など効果的な配置・配線をＣＡＤ入力画面８０２上で行
うことができる。
【００５４】このように、ＣＡＤ入力画面８０２におい
て、半導体装置シンボル８０３の電源／ＧＮＤ端子２０
２上に対するマーキング８０４や、電源／ＧＮＤ端子２
０２の端子情報表示窓８０５を利用することで、半導体
素子１０２を搭載する基板２０１の高密度実装および基
板２０１の低コスト化を実現することができ、ＥＭＩ対
策時間の短縮も可能になる。また、基板レイアウトにお
いて、半導体装置１０２やメモリ２０５やバイパスコン
デンサ２０３やＥＭＩフィルタ２０４などの部品を最適
に配置・配線する時間を短縮することもできる。
【００５５】また、本実施例を用いれば、基板レイアウ
トにおいて、半導体装置１０２のデータシートなどを見
る回数を極力減らすことができ、ＣＡＤ入力画面を見な
がらレイアウトをすることが可能になる利点がある。
【００５６】この第３の実施の形態では、設計者（ユー
ザ）がＣＡＤ上で実装基板のレイアウトを行う際に、半
導体装置シンボルに表記された電源雑音情報を元に基板
レイアウトを行うことで基板のレイアウト設計を最適化
する実施例を示した。
【００５７】この他に、例えば、ＣＡＤ上の半導体装置
シンボルに記述された電源雑音情報を元に、ある値上の
電源雑音強度を持つ端子に、バイパスコデンサンやＥＭ
Ｉフィルタなどの対策部品が搭載されていない場合、警
告メッセージを出したり、対策優先度の低い端子に対策
部品が搭載されている場合、取り外しても構わないとい
うメッセージを出したりすることで、基板のレイアウト
設計を最適化を行っても良い。
【００５８】また、半導体装置メーカーもしくは半導体
特性測定メーカーから提供される、ＣＡＤ上の半導体装
置シンボルに記述した電源雑音情報を元に、レイアウト
した基板からの不要輻射を計算し、計算した不要輻射の
大きさが所望の値以下であれば、基板のレイアウトは最
適化されており完成となり電子装置の製造を開始する。
一方、レイアウトした基板からの不要輻射が所望の値よ
り大きければ、半導体装置に接続するバイパスコデンサ
もしくはＥＭＩフィルタなどの対策部品を強化したり、
配線や部品位置などのレイアウトを変更する。この際、
半導体装置シンボルに記述された電源雑音情報を元に優
先的に対策する場所やレイアウト変更する場所を決め、
基板からの不要輻射計算結果が所望の値以下になるまで
レイアウトの最適化を行えば良い。このレイアウト基板
の不要輻射計算を利用した基板の最適レイアウトについ
ては、図１３にその流れを示してある。
【００５９】以上、ＣＡＤ上の半導体シンボルに記述さ
れた電源雑音強度情報を利用した基板の最適レイアウト
の実施の形態について説明した。
【００６０】次に、このＣＡＤ上の半導体シンボルに記
述された電源雑音強度等の情報をユーザーに提供するシ
ステムおよびその方法について説明する。
【００６１】図１２の経路ｉ）では、ユーザーはＣＡＤ
上の半導体装置シンボルの電源雑音強度情報を半導体メ
ーカーもしくは半導体特性測定メーカーよりカタログ等
により受け取るか、もしくは電子データ等の形で受け取
る。続いて、ユーザーはこの電源雑音強度情報を用い
て、電源雑音強度からレイアウト基板の不要輻射をＣＡ
Ｄ上で計算して基板の最適レイアウトを行う。
【００６２】また、図１２の経路ii）では、ユーザーは
半導体メーカーもしくは半導体特性測定メーカーが提供
する半導体装置シンボルの電源雑音強度情報等に関する
情報が保管されているデータベースにインターネットを
利用してアクセスし、このデータベースより半導体装置
シンボルの電源雑音強度情報を取得する。続いて、この
電源雑音強度情報を用いて、電源雑音強度からレイアウ
ト基板の不要輻射を計算することで、基板の最適レイア
ウトを行う。
【００６３】なお、半導体装置の電源雑音強度情報と実
装基板の配線および半導体装置に接続される電子部品の
情報を用いて自らシミュレーションしても良いし、また
それらの情報を半導体メーカーもしくは半導体特性測定
メーカーまたは他社が提供するシミュレーションサーバ
ー（シミュレーションマシン）に送信して、シミュレー
ション計算結果を得るようにしても良い。
【００６４】これにより短時間に低ＥＭＩ実装基板の設
計やＥＭＩ対策を行うことができ、また低コストで高密
度実装を実現することができる。
【００６５】これまで説明してきた実施形態により、高
密度実装および基板の低コスト化を実現することでき、
ＥＭＩ対策時間の短縮を可能とする的確な実装指針を、
半導体装置を使用するユーザーに対し提供することがで
きる。
【００６６】図５は、半導体装置の製造工程を示す図で
ある。 図５において、ステップＳ１の行程において製
造された製品ウエハは、ステップＳ２において、Ｐ検
（Ｐｅｌｌｅｔ検査）により初期の不良選別が行われ
る。そして、選別された良品ウエハは、ステップＳ３又
はＳ５に進む。ステップＳ３に進かＳ５に進むかの選択
は、製造設備等の関係から選択される。ステップＳ３に
おいては、製品ウエハのダイシングを行い、良品チップ
のみがステップＳ４において、ＣＳＰ（ＣｈｉｐＳｉｚ
ｅ Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ Ｇｒｉｄ
Ａｒｒａｙ）等に個々にパッケージされる。そして、ス
テップＳ７に進む。また、ステップＳ５においては、ウ
エハ上でさらに一括で配線パターンや保護膜の形成、さ
らに、半田ボール付けまでを行う。続いて、ステップＳ
６において、配線パターン等が形成されたウエハが、ダ
イシングにより個々に分割される。続いて、ステップＳ
７において、ステップＳ４もしくはＳ６で個々に分割さ
れた最終形状の半導体装置は、バーンイン試験にかけら
れ最終選別がなされる。そして、良品となったもののみ
ステップＳ８に進む。
【００６７】ステップＳ８において、ステップＳ７で良
品となった半導体装置を、所定の試験用基板に搭載し、
決められた動作状態における半導体装置の電源／ＧＮＤ
端子の電気特性を測定し、ステップＳ９に進む。この電
気特性は、実施例１〜３において記述した電源雑音強度
１０７であり、対策優先度３０１である。
【００６８】また、この半導体装置の電源／ＧＮＤ端子
に関する電気特性試験は、１品種あたり１つの半導体装
置に対して行っても、１ロット当たり１つの半導体装置
に行っても、１ロット当たり複数の半導体装置に行いそ
の平均をとってもよい。
【００６９】ステップＳ９において、ステップＳ８で測
定した半導体装置の電源／ＧＮＤ端子の電気特性測定結
果をデータシート等の記録媒体に記述したり、もしくは
半導体装置のピン近傍へのマーキングや、半田ボールの
色をかえることで電源／ＧＮＤ端子の電気特性測定結果
を記述したり、もしくは、半導体装置パッケージに電気
特性結果を捺印したり、もしくは、基板レイアウト時に
使用されるＣＡＤ用素子ライブラリ中の半導体装置シン
ボルのピン毎に電源／ＧＮＤ端子の電気特性がＣＡＤ図
面上で分かるようにマーキングされる。そして、その半
導体素子を出荷しステップＳ１０に進む。
【００７０】なお、半導体装置の電源／ＧＮＤ端子の電
気特性測定結果がデータシート等に記載されている場合
であっても、その開示されたデータの効果は同種類（同
じ型番）の全ての半導体装置に及ぶことは言うまでもな
い。
【００７１】ステップＳ１０において、半導体装置性能
表示法を持つ半導体装置を購入したユーザーは、半導体
装置の電源／ＧＮＤ端子２０２の雑音情報を元に基板２
０１を設計する。その結果、図２（ｂ）に示すように、
部品数を削減することで、低コストおよび高密度実装を
実現し、ＥＭＩ対策時間を短縮する実装指針をユーザー
に対して開示できる。
【００７２】次に、図５のステップＳ８に示した半導体
装置１０２の電源／ＧＮＤ端子２０２の雑音強度を測定
する方法について説明する。図９は、図５ステップＳ８
で示した半導体装置１０２の電源／ＧＮＤ端子２０２の
電源雑音強度１０７を測定する実施形態を表す図であ
る。
【００７３】図９において、９０１は半導体装置１０２
の電源／ＧＮＤ端子２０２の電源雑音強度１０７を測定
するために実使用条件に近い形で設計された試験用基板
であり、９０２は半導体装置１０２近傍の磁界分布を測
定するための磁界アンテナであり、９０３は磁界アンテ
ナ９０２を移動させるためのステージであり、９０４は
半導体装置１０２において半導体チップ６０１と端子１
０３間を接続するボンディングワイヤであり、９０５は
磁界アンテナ９０２で誘起された電圧を増幅する前段増
幅器であり、９０６は磁界アンテナ９０２で誘起された
電圧を測定する測定器であり、９０７は測定器９０６で
測定された測定データを処理し記憶するＰＣである。
【００７４】つぎに動作について説明する。磁界アンテ
ナ９０２は、ステージ９０３によって半導体装置１０２
の端子１０３近傍の上空を移動し、半導体装置１０２の
端子１０３の近傍磁界分布により磁界アンテナ９０２に
誘起する電圧を、前段増幅器９０５によって増幅し、測
定器９０６により観測された値をＰＣ９０７にとり込
む。このとき、アンテナ９０２に誘起した電圧値ととも
に、アンテナ９０２の位置座標も同時に取得しＰＣ９０
７に記憶させる。また、測定器は、周波数領域で電圧強
度のみ測定できるスペクトラムアナライザや、参照信号
（正弦波）に対する電圧強度と位相を測定できるベクト
ル電圧計でも良い。ＰＣ９０７に取り込まれた、アンテ
ナ９０２に誘起した電圧値は、所定の換算式を用いて磁
界強度値に変換される。この磁界分布測定結果をもと
に、電源雑音強度の大きい電源／ＧＮＤ端子もしくは対
策優先度の高い電源／ＧＮＤ端子を特定することができ
る。また、樹脂封止する前の半導体装置において、半導
体チップと端子間を接続するボンディングワイヤやＴＡ
Ｂ配線などの近傍の磁界分布を測定することで、電源雑
音強度の大きい電源／ＧＮＤ端子もしくは対策優先度の
高い電源／ＧＮＤ端子を特定することもできる。
【００７５】また、電源雑音強度の大きい電源／ＧＮＤ
端子もしくは対策優先度の高い電源／ＧＮＤ端子を更に
精度良く特定するために、磁界分布測定結果をから、そ
の磁界分布を発生させる電流分布を算出することによ
り、電源雑音強度の大きい電源／ＧＮＤ端子もしくは対
策優先度の高い電源／ＧＮＤ端子を特定してもよい。
【００７６】この磁界分布測定結果より電流分布の逆算
は、３次元の磁界分布を測定しその磁界分布を発生す
る波源である電流の存在確立を求めて電流の位置求めた
り、もしくは２次元平面の磁界分布の測定結果を空間
複素フーリエ変換を行い、これにδ関数を畳み込み積分
することで狭ピッチの電流の位置を求めることででき
る。例えば、の手法では、１０μｍピッチでＬＳＩの
ボンディングワイヤ上もしくはパッケージ端子の近傍磁
界を測定することで、２０μｍの分解能で電流の位置を
求めることは可能である。
【００７７】また、さらに磁界分布測定そのものの分解
能を向上させるため、ビルドアップ基板の製造法や半導
体プロセスを用いて、配線幅２０μｍ、配線間隔２０μ
ｍの微小コイルを作り、これを磁界アンテナとして、半
導体装置から高さ１０μｍ付近まで近づけることで、磁
界分布の測定分解能を２０〜３０μｍまで向上させるこ
とができる。また、上記磁界アンテナで高分解能に測定
された磁界分布から電流位置を逆算することで、電流位
置の逆算精度を向上させることもできる。
【００７８】また、半導体装置の電源／ＧＮＤ端子の電
源雑音強度および対策優先度を測定する試験用基板は、
ＩＥＣ（Ｉｎｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｔ
ｅｃｈｎｉｃａｌ Ｃｏｍｍｉｓｓｉｏｎ：国際電気標
準会議）で、標準化された半導体装置の電源雑音評価用
ボードの仕様に準拠したものを使っても良いし、また、
特定のユーザーの実装仕様に準拠した試験用基板を使っ
ても良い。
【００７９】これらの技術を利用することで、半導体装
置の電源／ＧＮＤ端子に関する電源雑音強度および対策
優先度を求めることが可能になる。
【００８０】
【発明の効果】本発明によれば、ＬＳＩやマイコンなど
の半導体装置において、これら半導体装置を使った基板
を設計するユーザーが、適切な場所に適切なバイパスコ
ンデンサやＥＭＩフィルタなどの部品を搭載することを
可能とする半導体装置を提供することができる。
【図面の簡単な説明】
【図１】半導体装置の所定の電源端子毎に電気特性に関
する情報を開示したデータシート等の一例を表す図
【図２】半導体装置を実装基板に実装した状態を示す図
【図３】半導体装置の所定の電源端子毎に電気特性に関
する情報を開示したデータシート等の一例を表す図
【図４】半導体装置の所定の電源端子毎に電気特性に関
する情報を開示したデータシート等の一例を表す図
【図５】半導体装置の製造工程を示す図
【図６】所定の電源／ＧＮＤ端子にマーキングしたＢＧ
Ａ型半導体装置を示す図
【図７】所定の電源／ＧＮＤ端子にマーキングしたＱＦ
Ｐ型半導体装置を示す図
【図８】電源雑音強度もしくは対策優先度情報を有する
レイアウトＣＡＤ上の半導体装置シンボルを示す図
【図９】半導体装置の雑音強度を試験する様子を示す図
【図１０】電源雑音強度情報をパッケージ表面に開示し
た半導体装置を示す図
【図１１】対策優先度情報をパッケージ表面に開示した
半導体装置を示す図
【図１２】半導体装置の電源雑音強度もしくは対策優先
度情報およびシミュレーションに関する情報の流れを示
す図
【図１３】半導体装置の電源雑音強度もしくは対策優先
度情報を用いた基板設計工程を示す図
【図１４】従来のデータシートに記載される半導体装置
の絶対最大定格
【図１５】従来のデータシートに記載される半導体装置
のＤＣ特性
【図１６】従来のデータシートに記載される半導体装置
のＡＣ特性
【図１７】従来のデータシートに記載される半導体装置
のクロック・制御信号タイミング特性
【図１８】ノイズ検証装置のブロック図
【図１９】ノイズ解析装置の機能的な構成を示すブロッ
ク図
【符号の説明】
１０１データシート、１０２マイコン、１０３端子、１
０４端子番号、１０５端子名、１０６機能、１０７電源
雑音強度、２０１実装基板、２０２電源／ＧＮＤ端子、
２０３バイパスコンデンサ、２０４ＥＭＩフィルタ、２
０５メモリ、３０１ＥＭＩ対策優先度、４０１Ｉ／Ｏ使
用数ごとの電源雑音強度もしくは対策優先度、６０１半
導体チップ、６０２着色された電源／ＧＮＤボール、６
０３着色された電源／ＧＮＤボール群、７０１マーキン
グ、８０１素子ライブラリ、８０２ＣＡＤ入力画面、８
０３半導体装置シンボル、８０４半導体装置シンボル上
のマーキング、８０５端子情報表示窓、９０１試験用基
板、９０２磁界アンテナ、９０３ステージ、９０４ボン
ディングワイヤ、９０５前段増幅器、９０６測定器、９
０７ＰＣ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 篤 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 横田 等 神奈川県海老名市下今泉810番地 株式会 社日立製作所インターネットプラットフォ ーム内 (72)発明者 原 敦 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 上坂 晃一 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 野間 辰次 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 鳥越 誠 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B046 AA07 BA04 JA07 5F064 AA02 BB09

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】複数の入出力端子、電源端子およびＧＮＤ
    端子を持つ半導体装置において、所定の電源端子および
    ＧＮＤ端子、または所定の電源またはＧＮＤ端子グルー
    プについて、不要電磁雑音の原因となる電源雑音強度に
    関する情報を開示したことを特徴とする半導体装置。
  2. 【請求項２】複数の入出力端子、電源端子およびＧＮＤ
    端子を持つ半導体装置において、所定の電源端子および
    ＧＮＤ端子、または所定の電源またはＧＮＤ端子グルー
    プについて、不要電磁雑音を低減するために雑音対策を
    行うべき優先順位である対策優先度に関する情報を開示
    したことを特徴とする半導体装置。
  3. 【請求項３】請求項１記載の半導体装置であって、前記
    電源雑音強度に関する情報として、雑音電流または雑音
    電圧または雑音電力値、または該雑音電流、該雑音電
    圧、該雑音電力に相当する物理量を複数の周波数帯にお
    いて開示したことを特徴とする半導体装置。
  4. 【請求項４】請求項１記載の半導体装置であって、前記
    電源雑音強度に関する情報として、雑音電流または雑音
    電圧または雑音電力値、または該雑音電流、該雑音電
    圧、該雑音電力に相当する物理量を時間波形もしくはウ
    ェーブレット列を用いて開示したことを特徴とする半導
    体装置。
  5. 【請求項５】請求項１記載の半導体装置であって、前記
    電源雑音強度に関する情報として、雑音電流または雑音
    電圧または雑音電力値、または該雑音電流、該雑音電
    圧、該雑音電力に相当する物理量を該半導体装置の該入
    出力端子使用数に対して開示した記述したことを特徴と
    する半導体装置。
  6. 【請求項６】請求項２記載の半導体装置であって、前記
    対策優先度に関する情報を複数の周波数帯において開示
    したことを特徴とする半導体装置。
  7. 【請求項７】請求項２記載の半導体装置であって、前記
    対策優先度に関する情報を時間波形もしくはウェーブレ
    ット列を用いて開示したことを特徴とする半導体装置。
  8. 【請求項８】請求項２記載の半導体装置であって、前記
    対策優先度に関する情報を該半導体装置の該入出力端子
    使用数に対して開示したことを特徴とする半導体装置。
  9. 【請求項９】請求項３から８のいずれか１項に記載の半
    導体装置であって、さらに該半導体装置のパッケージに
    固有に発生する該パッケージの共振による雑音強度およ
    び周波数に関する情報の少なくともどちらかを複数の周
    波数帯について開示したことを特徴とする半導体装置。
  10. 【請求項１０】請求項１から９のいずれか１項に記載の
    半導体装置であって、前記電源雑音強度に関する情報ま
    たは前記対策優先度に関する情報を該半導体装置のカタ
    ログシート、データシート、仕様書、またはインターネ
    ットを用いて開示したことを特徴とする半導体装置。
  11. 【請求項１１】半導体装置の所定の電源端子およびＧＮ
    Ｄ端子、または所定の電源またはＧＮＤ端子グループの
    不要電磁雑音の原因となる電源雑音強度に関する情報お
    よび不要電磁雑音を低減するために雑音対策を行うべき
    優先順位である対策優先度に関する情報の少なくともど
    ちらか一方を提供する工程と、該半導体装置が実装され
    る実装基板の配線に関する情報および該半導体装置に接
    続される電子部品に関する情報に基づいて、該半導体装
    置が実装基板に実装された電子装置から生じる不要電磁
    雑音に関する情報を提供する工程を有することを特徴と
    する電子装置の設計支援方法。
  12. 【請求項１２】半導体装置の所定の電源端子およびＧＮ
    Ｄ端子、または所定の電源またはＧＮＤ端子グループの
    不要電磁雑音の原因となる電源雑音強度に関する情報お
    よび不要電磁雑音を低減するために雑音対策を行うべき
    優先順位である対策優先度に関する情報の少なくともど
    ちらか一方のデータベースと、該半導体装置を実装基板
    に実装した電子装置から生じる不要電磁雑音を計算する
    サーバを有することを特徴とする電子装置の設計支援シ
    ステム。
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