JP3694339B2 - 復号化システム用適応的ビットストリームデマルチプレクシング装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は復号化システムで用いるデマルチプレクサに関するもので、とくに、入力ビットストリームを格納するバッファメモリの充満(full)または空(empty) レベルによって、該入力ビットストリームを適応的にデマルチプレクスする装置に関するものである。
【０００２】
【従来の技術】
高精細度テレビ(HDTV)および映像電話システムのような種々な電気電子応用分野において、映像信号はディジタル形態で伝送される必要がある。映像信号がディジタル形態で表現されるばあい、相当量のディジタルデータが発生することがある。しかし、通常の伝送チャンネルの有用な周波数帯域は限定されているので、ディジタル映像信号を伝送するためには符号化装置を用いて相当量のディジタルデータを圧縮することが必至である。
【０００３】
したがって、ほとんどの従来映像信号の符号化装置は、入力映像信号に内在する空間および／または時間的リダンダンシーを用いるかまたは縮小させるという思想に基づいた多様の圧縮技法（または、コーディング技法）を用いて、マルチプレクスされたビデオおよびオーディオストリームを構成する符号化済みのデータビットストリームを生成している。
【０００４】
このようにして、符号化済みのビットストリームは通常の伝送チャンネルを通じて符号化処理の逆過程を行う復号化装置へ伝達され、復号化済み後、もとの映像信号を再構成するようになる。復号化装置の一例として、MPEG-I(Motion Picture Expert Group-I) は、多重化されたビットストリームからビデオおよびオーディオストリームをそれぞれ再構成するのに要するデマルチプレクサを有する、標準的な映像信号復号化装置のモデルを示している。
【０００５】
しかし、MPEGでは、復号化装置がMPEG標準によってビットストリームを復号しなければならない色々の要件を規定しているが、復号化装置の具体的な人造雑像またはその具現方式を具体化しないでいる。
【０００６】
【発明が解決しようとする課題】
したがって、本発明の主な目的は、MPEG標準を満たせる復号化システムへの実際具現メカニズムを提供することである。
【０００７】
また、本発明の他の目的は、このようなシステムで用いる適応的なビットストリームデマルチプレクシング装置を提供することである。
【０００８】
【課題を解決するための手段】
したがって、上記目的を達成するために、本発明によれば、動画像へのビデオデータビットストリームと、音声へのオーディオビットストリームとを表す入力ビットストリームを復号化して、該動画像とそれに連関される音声とを生成する復号化器を有する、復号化システムで用いる前記入力ビットストリームを適応的にデマルチプレクシングするためのビットストリームデマルチプレクシング装置において、直列に配設され、前記入力ビットストリームを一時格納する多数の入力ＦＩＦＯバッファメモリを有するものであって、前記各々の入力ＦＩＦＯバッファは充満状態または空状態を各表す充満フラッグまたは空フラッグ信号を備える格納状態信号を発生する入力ＦＩＦＯバッファモジュールと、直列に配設され、前記ビデオデータビットストリームを一時格納する多数のビデオＦＩＦＯバッファメモリを有するものであって、前記各々のビデオＦＩＦＯバッファは充満状態または空状態を各々表す充満フラッグまたは空フラッグ信号を備える格納状態信号を発生するビデオＦＩＦＯバッファモジュールと、直列に配設されて、前記オーディオデータビットストリームを一時格納する多数のオーディオＦＩＦＯバッファメモリを有するものであって、前記各々のオーディオＦＩＦＯバッファは、充満状態または空状態を各々表す充満フラッグまたは空フラッグ信号を備える格納状態信号を発生するオーディオＦＩＦＯバッファモジュールと、前記入力、ビデオおよびオーディオＦＩＦＯバッファモジュールから前記充満または空フラッグ信号を受信して、充満または空状態にある前記入力、ビデオおよびオーディオＦＩＦＯバッファを検知して、モジュールにおける充満または空状態が存在するＦＩＦＯバッファの数を表すバッファ状態検知信号を発生するフラッグ状態検知手段と、前記バッファ状態検知信号に応じて、充満状態を表す入力ＦＩＦＯバッファから前記入力ビットストリームをフェッチ（ｆｅｔｃｈ）して、そのフェッチ済みのビットストリームをデマルチプレクスし、ビデオおよびオーディオデータビットストリームを発生して、前記ビデオおよびオーディオデータビットストリームを前記空状態を表す前記ビデオおよびオーディオＦＩＦＯバッファへ各々提供するバッファモジュール制御器とを含む。
【０００９】
【実施例】
以下、本発明の復号化システム用適応的なビットストリームデマルチプレクシング装置について、図面を添付しながらより詳しく説明する。
【００１０】
図１によると、本発明による映像信号および音声信号を表す符号化済みのビットストリームを適応的にデマルチプレクスするための、デマルチプレクシング装置を有する復号化システムのブロック図が示される。
【００１１】
符号化済みのビットストリームは、相応する通常の符号化システム（図示せず）から復号化システムへ、とくに、ディジタル格納媒体(Digital Storage Media;DSM) １０へ提供される。この符号化済みのビットストリームは一列にされたパケットからなっている。かかる一つのパケットは、一つ以上の多重化された符号化表現のオーディオおよび／またはビデオビットストリームと、該ビデオおよびオーディオを仕切りするに用いるパケットヘッダーとを含む。このビットストリームはＤＳＭ１０へパケット単位で順次的に格納される。また、ＤＳＭ１０はビットストリームを受けて、一定速度で該ビットストリームを入力ＦＩＦＯ(first-in-first-out:先入先出）（以下、ＦＩＦＯ−Ｉと略称する）バッファモジュール２０へ提供される。
【００１２】
ＦＩＦＯ−Ｉ２０内に格納されたビットストリームは、バッファモジュール制御器３０の制御下にパケットヘッダーによって、デマルチプレクスされてビデオおよびオーディオデータビットストリームに生成される。デマルチプレクス済みのビデオおよびオーディオデータビットストリームは、ビデオＦＩＦＯ（以下、ＦＩＦＯ−Ｖと略称する）バッファモジュール６０とオーディオＦＩＦＯ（以下、ＦＩＦＯ−Ａと略称する）バッファモジュール８０とへ各々提供される。しかるのち、ＦＩＦＯ−Ｖバッファモジュール６０およびＦＩＦＯ−Ａバッファモジュール８０内におけるビデオおよびオーディオビットストリームは、ビデオ復号化器７０およびオーディオ復号化器９０へ伝送され、通常の復号化処理を行うことによって、各々もとの映像信号および音声信号に再構成される。ＦＩＦＯ−Ｉバッファモジュール２０は、ＤＳＭ１０からの出力を順次的に受け入れる、一列に連結されたＮ個（たとえば、３）のＦＩＦＯ−Ｉバッファメモリ２２，２４および２６を含む。この各々ＦＩＦＯ−Ｉバッファメモリ２２，２４および２６はバッファの充満を表す論理値「ロー」または、論理値「０」の充満フラッグ信号「ＦＦ」のような、バッファ状態信号を発生する。各々のＦＩＦＯ−Ｉバッファ２２，２４および２６から発生するバッファ状態信号は、フラッグ状態検知ブロック１００へ供給される。
【００１３】
同様に、ＦＩＦＯ−ＶおよびＦＩＦＯ−Ａバッファモジュール６０，８０の各々は、ＦＩＦＯ−Ｉモジュール２０からのビデオおよびオーディオビットストリームを各々順次的に受け入れる、一列に連結されたＮ個（たとえば、３）のＦＩＦＯ−Ｖバッファメモリ６２，６４および６６とＦＩＦＯ−Ａバッファメモリ８２，８４および８６とを各々含む。各々のＦＩＦＯ−ＶバッファメモリとＦＩＦＯ−Ａバッファメモリ６２，６４および６６と８２，８４および８６とは、バッファの空を示す論理値「ハイ」または論理値「１」の空フラッグ信号「ＥＦ」のようなバッファ状態信号を発生する。各々のＦＩＦＯ−Ｖバッファモジュール６０およびＦＩＦＯ−Ａバッファモジュール８０とから発生したバッファ状態信号の各々は前記フラッグ状態検知ブロッグ１２０，１３０へ供給される。
【００１４】
本発明によれば、ＦＩＦＯバッファモジュール２０，６０，８０内におけるバッファの格納容量は、入力データビットストリーム中の一つのパケットに相応するデータを格納するように設けられる。
【００１５】
前記フラッグ状態検知ブロック１００は、ＦＩＦＯ−Ｉバッファモジュール２０，ＦＩＦＯ−Ｖバッファモジュール６０およびＦＩＦＯ−Ａバッファモジュール８０のバッファ状態を各々検知する、三つの同一のフラッグ状態検知器１１０，１２０および１３０の１セットからなる。その中の一つとして、たとえば、フラッグ状態検知器１１０のみが、図２に詳細に説明される。
【００１６】
図２に示したように、フラッグ状態検知器１１０は、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６の充満フラッグ状態を検知するための四つの論理部１１２，１１４および１１６を有する論理回路と４−２符号化器１２５とから成る。 第１論理部１１２は、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６から発生されたＦＦ信号を受信するＮＡＮＤゲートＧ１を有する。この第１論理部１１２は、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６中のなにも充満状態ではない条件を検知するに働く。この条件が検知された場合、ＮＡＮＤゲートＧ１は論理値「ロー」の出力を発生して符号化器１２５の入力端Ｅ１へ伝送する。 第２論理部１１４は、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６から発生された、それぞれの二つの出力信号を各々受信する１セットのＯＲゲートＧ２，Ｇ３およびＧ４と、このＯＲゲートＧ２，Ｇ３およびＧ４の出力信号を集めて受信するＡＮＤゲートＧ５とを備える。前記第２論理部１１４は、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６中の二つだけが充満状態の条件を検知するに働く。この条件が検知された場合、ＡＮＤゲートＧ５は論理値「ロー」出力を符号化器１２５の入力端Ｅ３へ付与する。
【００１７】
第３論理部１１６は、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６から発生された出力信号を受信するＯＲゲートＧ７を備えるし、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６が全て充満状態の条件を検知するに働く。この条件を満たした場合、ＯＲゲートＧ７は論理値「ロー」出力を符号化器１２５の入力端Ｅ４へ提供する。
【００１８】
最後に、第４論理部１１８は、前記第１，２および３論理部１１２，１１４および１１６におけるＮＡＮＤゲートＧ１と、ＡＮＤゲートＧ５と、ＯＲゲートＧ７との出力信号を各々受信する三つのＩＮＶＥＲＴＥＲゲートＩＮ１，ＩＮ２およびＩＮ３と、その出力を受信するＯＲゲートＧ６とを有する。この第４論理部１１８は、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６中の一つのみが充満状態の条件を検知するに働く。この条件が検知された場合、ＯＲゲートＧ６は論理値「ロー」出力を符号化器１２５の入力端Ｅ２へ付与する。
【００１９】
符号化器１２５は、前記論理回路から発生された出力に応答して、４つの入力変数に対する出力として、二進コードＣ０，Ｃ１を発生する。すなわち、符号化器１２５は四つの論理部１１２，１１４，１１６および１１８からの出力に相応する、二進コード００，０１，１０および１１を発生する。論理回路の出力と符号化器１２５との関係は下記表１に示されている。表１に示されたように、右欄に記載された番号はＦＩＦＯ−Ｉバッファモジュール２０における充満ブロッグ状態を有するＦＩＦＯ−Ｉバッファの数を示し、左欄に記載された二進コードは符号化器１２５の出力を示す。二進コードの各々は図１に示されたフラッグレジスター５０へ供給される。
【００２０】
【表１】
【００２１】
同様に、ＦＩＦＯ−Ｖバッファモジュール６０とＦＩＦＯ−Ａバッファモジュール８０とへのフラッグ状態検知器１２０および１３０の各々は、ＦＩＦＯ−Ｉバッファモジュール２０のフラッグ状態検知器１１０と同一の構成を有しているが、ただ、フラッグ状態検知器１２０，１３０への入力がＦＩＦＯ−Ｖバッファ６２，６４および６６とＦＩＦＯ−Ａバッファ８２，８４および８６との空状態を示す空フラッグ信号のものと、フラッグ状態検知器１２０，１３０の第１ないし第４論理部（図示せず）の出力が充満状態ではない空状態を示すＦＩＦＯ−ＶおよびＦＩＦＯ−Ａバッファの数であるものとを除いては同一である。各々のフラッグ状態検知器１２０，１３０から発生された二進コードＢ０，Ｂ１およびＡ０，Ａ１の各々はやはりフラッグレジスター５０へ提供される。
【００２２】
図３は、フラッグ状態検知ブロック１００からフラッグレジスター５０へ提供された二進コードＡ０，Ａ１と、Ｂ０，Ｂ１と、Ｃ０，Ｃ１とのビット割り当ての例を示す。示されたように、フラツグ状態検知器１１０，１２０および１３０から発生された二進コードＡ０，Ａ１と、Ｂ０，Ｂ１と、Ｃ０，Ｃ１との各々は、最右側のビット位置から最上位のビット(most significant bit:MSB)位置に順次的に割り当てられている。最左側のビット位置にある二つのビットは、最下位ビット(least significant bit:LSB) として「ドントケア(don’t care) 」を表す。 また、図１を参照すると、バッファモジュール制御器３０が、マイクロプロセッサー３６と、ＲＯＭ（リード・オンリ・メモリ）３２およびＲＡＭ（ランダム・アクセス・メモリ）３４のようなメモリユニットとを備えるものと示されている。マイクロプロセッサー３６は、外部入力装置として見做されるフラッグレジスター５０の二進ビットをチェックするために、割り当てられた一つの入力ポート（図示せず）を有している。マイクロプロセッサー３６は下記記述したように、充満または空状態を表すＦＩＦＯバッファなどの数に依存して、ＦＩＦＯ−Ｉバッファモジュール２０とＦＩＦＯ−ＶおよびＦＩＦＯ−Ａバッファモジュール６０および８０との間の通信を制御する。ＲＯＭ３２は図４に示されたように、マイクロプロセッサー３６によって、実行される命令語およびデータを格納する。ＲＡＭ３４は、デマルチプレクスされたビデオおよびオーディオデータビットストリームの格納および検索のため予約されたビデオキュー(queue) およびオーディオキューを有する。このビデオキューおよびオーディオキューはその上端と下端を示す二つのポイントを各々有する。
【００２３】
バッファモジュール制御器３０はフラッグレジスター５０のビット状態に基づいて、ＦＩＦＯ−Ｉ，ＦＩＦＯ−ＶおよびＦＩＦＯ−Ａバッファモジュール２０，６０および８０のオーバーフローまたはアンダーフローの発生を適応的に防止する。詳しくは、バッファモジュール制御器３０はＦＩＦＯ−Ｉバッファモジュール２０内で充満状態を表すＦＩＦＯ−Ｉバッファ２２，２４または２６内に詰められているデータパケットを除去して、ＦＩＦＯ−Ｖバッファモジュール６０およびＦＩＦＯ−Ａバッファモジュール８０内で空状態を表すＦＩＦＯ−Ｖバッファ６２，６４および６６とＦＩＦＯ−Ａバッファ８２，８４および８６内にビデオおよびオーディオビットストリームを提供する。このバッファモジュール制御器３０は汎用マイクロコンピュータ、たとえば、モトローラ社(Motora inc.) で製造した６８００シリーズで具現される。これに関連して、上述したバッファモジュール制御器３０の詳細な動作は図４および図５を参照に説明される。
【００２４】
図４および図５において、マイクロプロセッサーの動作は、ブロック２０１にて、フラッグレジスター５０から二進コードをチェックまたは読み取りの処理から開始する。
【００２５】
ブロック２０２にて、最初、フラッグレジスター５０の二進コードＣ０，Ｃ１を判読することによって、ＦＩＦＯ−Ｉバッファモジュール２０が充満バッファ状態を表すＦＩＦＯ−Ｉバッファを有しているかを判別する。もし、二進コードＣ０，Ｃ１が「００」と違うある特定な値を表すと、バッファ充満状態を表すＦＩＦＯ−Ｉバッファ２２，２４または２６内に詰められているビットストリームをそこからフェッチする。
【００２６】
しかるのち、ブロック２０３にて、バッファモジュール制御器３０はフェッチ済みのビットストリームからパケットヘッダーを抽出して、そのパケットヘッダーによって、ビデオおよびオーディオビットストリームにデマルチプレクスする。
【００２７】
ブロック２０４にて、デマルチプレクス済みのビットストリームがビデオデータストリームであったら、ブロック２０５のようにそのビデオデータストリームをＲＡＭ３４内のビデオキューへ伝送し、その後、タップ「Ａ」を通じてブロック２１２へ進行する。
【００２８】
しかし、ブロック２０６にて、デマルチプレクス済みのビットストリームがオーディオデータストリームであったら、ブロック２０７でのようにそのオーディオデータストリームをＲＡＭ３４内のオーディオキューへ伝送した後、タップ 「Ａ」を通じてブロック２１２へ進行する。
【００２９】
しかし、ブロック２０８にて、デマルチプレクス済みのビットストリームが意味のないパッディングデータ(padding data)（または、空白）であったら、ブロック２０９でのように、そのパッディングデータを捨ててタップ「Ａ」を通じてブロック２１２へ進行する。
【００３０】
ブロック２１０にて、ビットストリームのパケットが終わったら、ブロック２１１でのように伝送を完了する。しかし、パケットにおける伝送するデータが残っている場合、プロセスはＦＩＦＯ−Ｉバッファ２２，２４および２６の充満レベルを確認するためにブロック２０１へ戻る。
【００３１】
ブロック２１２にて、ビデオおよびオーディオキューが各々データストリームで完全に詰められているかを判別する。その結果、否定判定であったら、プロセスはタップ「Ｂ」を通じてブロック２０３へ進行する。しかしながら、肯定判定であったら、ブロック２１３へさらに進む。
【００３２】
ブロック２１３にて、各々のフラッグコードＢ０，Ｂ１およびＡ０，Ａ１をチェックして、ＦＩＦＯ−ＶおよびＦＩＦＯ−Ａバッファモジュール６０および８０の格納状態を判別する。
【００３３】
その判別の結果として、ブロック２１４にて、二進コードＢ０，Ｂ１によって示されたように、ＦＩＦＯ−Ｖバッファモジュール６０が空ＦＩＦＯ−Ｖバッファを有していたら、ブロック２１５でのようにビデオキューに格納されているビデオデータストリームを空ＦＩＦＯ−Ｖへ伝送する。
【００３４】
しかし、ブロック２１６にて、二進コードＡ０，Ａ１によって示されたように、ＦＩＦＯ−Ａバッファモジュール８０が空ＦＩＦＯ−Ａバッファをいくつか有していたら、ブロック２１７でのように、オーディオキューに格納されているオーディオデータストリームをＦＩＦＯ−Ａバッファモジュール８０へ持って来て空ＦＩＦＯ−Ａバッファを詰める。
【００３５】
しかしながら、ブロック２１４および２１６にて、二進コードＢ０，Ｂ１およびＡ０，Ａ１の各々がバッファの充満状態を表すと判別すれば、制御プロセスはブロック２０１へ戻って上述した動作を繰り返す。
【００３６】
本発明の実施例で、ＦＩＦＯ−Ｉ，ＦＩＦＯ−ＶおよびＦＩＦＯ−Ａバッファモジュールが各々三つのバッファ有するものと記述されたが、そのバッファの数はそれに限られたものではなく、ビットストリーム内に含まれたビデオおよびオーディオデータの量によって変化する。
【００３７】
上記において、本発明は特定の実施例について説明しているが、本発明の範囲を逸脱することなく、当業者は種々の改変をなし得るものである。
【００３８】
【発明の効果】
したがって、本発明によれば、ＭＰＥＧシステムのビットストリームをデマルチプレクスしてビデオおよびオーディオ復号化器へ各々伝送することにおいて、ビットストリームを一時格納するバツファのオーバーフローまたはアンダーフローを適応的に制御できる。
【図面の簡単な説明】
【図１】本発明による復号化システムのブロック図である。
【図２】図１に示したバッファレベル検知器に対する詳細な論理回路図である。
【図３】図１に示したフラッグレジスターの二進コードのビット割当を例示した図である。
【図４】図１に示した復号化システムによって行った制御プロセスを説明するフローチャトである。
【図５】図１に示した復号化システムによって行った制御プロセスを説明するフローチャートである。
【符号の説明】
１０ ＤＳＭ（ディジタル格納媒体）
２０，６０，８０ ＦＩＦＯバッファモジュール
３０ バッファモジュール制御器
５０ フラッグレジスター
７０ ビデオ復号化器
９０ オーディオ復号化器
１１０，１２０，１３０ フラッグ状態検知器
１２５ 符号化器
【産業上の利用分野】
本発明は復号化システムで用いるデマルチプレクサに関するもので、とくに、入力ビットストリームを格納するバッファメモリの充満(full)または空(empty) レベルによって、該入力ビットストリームを適応的にデマルチプレクスする装置に関するものである。
【０００２】
【従来の技術】
高精細度テレビ(HDTV)および映像電話システムのような種々な電気電子応用分野において、映像信号はディジタル形態で伝送される必要がある。映像信号がディジタル形態で表現されるばあい、相当量のディジタルデータが発生することがある。しかし、通常の伝送チャンネルの有用な周波数帯域は限定されているので、ディジタル映像信号を伝送するためには符号化装置を用いて相当量のディジタルデータを圧縮することが必至である。
【０００３】
したがって、ほとんどの従来映像信号の符号化装置は、入力映像信号に内在する空間および／または時間的リダンダンシーを用いるかまたは縮小させるという思想に基づいた多様の圧縮技法（または、コーディング技法）を用いて、マルチプレクスされたビデオおよびオーディオストリームを構成する符号化済みのデータビットストリームを生成している。
【０００４】
このようにして、符号化済みのビットストリームは通常の伝送チャンネルを通じて符号化処理の逆過程を行う復号化装置へ伝達され、復号化済み後、もとの映像信号を再構成するようになる。復号化装置の一例として、MPEG-I(Motion Picture Expert Group-I) は、多重化されたビットストリームからビデオおよびオーディオストリームをそれぞれ再構成するのに要するデマルチプレクサを有する、標準的な映像信号復号化装置のモデルを示している。
【０００５】
しかし、MPEGでは、復号化装置がMPEG標準によってビットストリームを復号しなければならない色々の要件を規定しているが、復号化装置の具体的な人造雑像またはその具現方式を具体化しないでいる。
【０００６】
【発明が解決しようとする課題】
したがって、本発明の主な目的は、MPEG標準を満たせる復号化システムへの実際具現メカニズムを提供することである。
【０００７】
また、本発明の他の目的は、このようなシステムで用いる適応的なビットストリームデマルチプレクシング装置を提供することである。
【０００８】
【課題を解決するための手段】
したがって、上記目的を達成するために、本発明によれば、動画像へのビデオデータビットストリームと、音声へのオーディオビットストリームとを表す入力ビットストリームを復号化して、該動画像とそれに連関される音声とを生成する復号化器を有する、復号化システムで用いる前記入力ビットストリームを適応的にデマルチプレクシングするためのビットストリームデマルチプレクシング装置において、直列に配設され、前記入力ビットストリームを一時格納する多数の入力ＦＩＦＯバッファメモリを有するものであって、前記各々の入力ＦＩＦＯバッファは充満状態または空状態を各表す充満フラッグまたは空フラッグ信号を備える格納状態信号を発生する入力ＦＩＦＯバッファモジュールと、直列に配設され、前記ビデオデータビットストリームを一時格納する多数のビデオＦＩＦＯバッファメモリを有するものであって、前記各々のビデオＦＩＦＯバッファは充満状態または空状態を各々表す充満フラッグまたは空フラッグ信号を備える格納状態信号を発生するビデオＦＩＦＯバッファモジュールと、直列に配設されて、前記オーディオデータビットストリームを一時格納する多数のオーディオＦＩＦＯバッファメモリを有するものであって、前記各々のオーディオＦＩＦＯバッファは、充満状態または空状態を各々表す充満フラッグまたは空フラッグ信号を備える格納状態信号を発生するオーディオＦＩＦＯバッファモジュールと、前記入力、ビデオおよびオーディオＦＩＦＯバッファモジュールから前記充満または空フラッグ信号を受信して、充満または空状態にある前記入力、ビデオおよびオーディオＦＩＦＯバッファを検知して、モジュールにおける充満または空状態が存在するＦＩＦＯバッファの数を表すバッファ状態検知信号を発生するフラッグ状態検知手段と、前記バッファ状態検知信号に応じて、充満状態を表す入力ＦＩＦＯバッファから前記入力ビットストリームをフェッチ（ｆｅｔｃｈ）して、そのフェッチ済みのビットストリームをデマルチプレクスし、ビデオおよびオーディオデータビットストリームを発生して、前記ビデオおよびオーディオデータビットストリームを前記空状態を表す前記ビデオおよびオーディオＦＩＦＯバッファへ各々提供するバッファモジュール制御器とを含む。
【０００９】
【実施例】
以下、本発明の復号化システム用適応的なビットストリームデマルチプレクシング装置について、図面を添付しながらより詳しく説明する。
【００１０】
図１によると、本発明による映像信号および音声信号を表す符号化済みのビットストリームを適応的にデマルチプレクスするための、デマルチプレクシング装置を有する復号化システムのブロック図が示される。
【００１１】
符号化済みのビットストリームは、相応する通常の符号化システム（図示せず）から復号化システムへ、とくに、ディジタル格納媒体(Digital Storage Media;DSM) １０へ提供される。この符号化済みのビットストリームは一列にされたパケットからなっている。かかる一つのパケットは、一つ以上の多重化された符号化表現のオーディオおよび／またはビデオビットストリームと、該ビデオおよびオーディオを仕切りするに用いるパケットヘッダーとを含む。このビットストリームはＤＳＭ１０へパケット単位で順次的に格納される。また、ＤＳＭ１０はビットストリームを受けて、一定速度で該ビットストリームを入力ＦＩＦＯ(first-in-first-out:先入先出）（以下、ＦＩＦＯ−Ｉと略称する）バッファモジュール２０へ提供される。
【００１２】
ＦＩＦＯ−Ｉ２０内に格納されたビットストリームは、バッファモジュール制御器３０の制御下にパケットヘッダーによって、デマルチプレクスされてビデオおよびオーディオデータビットストリームに生成される。デマルチプレクス済みのビデオおよびオーディオデータビットストリームは、ビデオＦＩＦＯ（以下、ＦＩＦＯ−Ｖと略称する）バッファモジュール６０とオーディオＦＩＦＯ（以下、ＦＩＦＯ−Ａと略称する）バッファモジュール８０とへ各々提供される。しかるのち、ＦＩＦＯ−Ｖバッファモジュール６０およびＦＩＦＯ−Ａバッファモジュール８０内におけるビデオおよびオーディオビットストリームは、ビデオ復号化器７０およびオーディオ復号化器９０へ伝送され、通常の復号化処理を行うことによって、各々もとの映像信号および音声信号に再構成される。ＦＩＦＯ−Ｉバッファモジュール２０は、ＤＳＭ１０からの出力を順次的に受け入れる、一列に連結されたＮ個（たとえば、３）のＦＩＦＯ−Ｉバッファメモリ２２，２４および２６を含む。この各々ＦＩＦＯ−Ｉバッファメモリ２２，２４および２６はバッファの充満を表す論理値「ロー」または、論理値「０」の充満フラッグ信号「ＦＦ」のような、バッファ状態信号を発生する。各々のＦＩＦＯ−Ｉバッファ２２，２４および２６から発生するバッファ状態信号は、フラッグ状態検知ブロック１００へ供給される。
【００１３】
同様に、ＦＩＦＯ−ＶおよびＦＩＦＯ−Ａバッファモジュール６０，８０の各々は、ＦＩＦＯ−Ｉモジュール２０からのビデオおよびオーディオビットストリームを各々順次的に受け入れる、一列に連結されたＮ個（たとえば、３）のＦＩＦＯ−Ｖバッファメモリ６２，６４および６６とＦＩＦＯ−Ａバッファメモリ８２，８４および８６とを各々含む。各々のＦＩＦＯ−ＶバッファメモリとＦＩＦＯ−Ａバッファメモリ６２，６４および６６と８２，８４および８６とは、バッファの空を示す論理値「ハイ」または論理値「１」の空フラッグ信号「ＥＦ」のようなバッファ状態信号を発生する。各々のＦＩＦＯ−Ｖバッファモジュール６０およびＦＩＦＯ−Ａバッファモジュール８０とから発生したバッファ状態信号の各々は前記フラッグ状態検知ブロッグ１２０，１３０へ供給される。
【００１４】
本発明によれば、ＦＩＦＯバッファモジュール２０，６０，８０内におけるバッファの格納容量は、入力データビットストリーム中の一つのパケットに相応するデータを格納するように設けられる。
【００１５】
前記フラッグ状態検知ブロック１００は、ＦＩＦＯ−Ｉバッファモジュール２０，ＦＩＦＯ−Ｖバッファモジュール６０およびＦＩＦＯ−Ａバッファモジュール８０のバッファ状態を各々検知する、三つの同一のフラッグ状態検知器１１０，１２０および１３０の１セットからなる。その中の一つとして、たとえば、フラッグ状態検知器１１０のみが、図２に詳細に説明される。
【００１６】
図２に示したように、フラッグ状態検知器１１０は、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６の充満フラッグ状態を検知するための四つの論理部１１２，１１４および１１６を有する論理回路と４−２符号化器１２５とから成る。 第１論理部１１２は、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６から発生されたＦＦ信号を受信するＮＡＮＤゲートＧ１を有する。この第１論理部１１２は、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６中のなにも充満状態ではない条件を検知するに働く。この条件が検知された場合、ＮＡＮＤゲートＧ１は論理値「ロー」の出力を発生して符号化器１２５の入力端Ｅ１へ伝送する。 第２論理部１１４は、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６から発生された、それぞれの二つの出力信号を各々受信する１セットのＯＲゲートＧ２，Ｇ３およびＧ４と、このＯＲゲートＧ２，Ｇ３およびＧ４の出力信号を集めて受信するＡＮＤゲートＧ５とを備える。前記第２論理部１１４は、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６中の二つだけが充満状態の条件を検知するに働く。この条件が検知された場合、ＡＮＤゲートＧ５は論理値「ロー」出力を符号化器１２５の入力端Ｅ３へ付与する。
【００１７】
第３論理部１１６は、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６から発生された出力信号を受信するＯＲゲートＧ７を備えるし、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６が全て充満状態の条件を検知するに働く。この条件を満たした場合、ＯＲゲートＧ７は論理値「ロー」出力を符号化器１２５の入力端Ｅ４へ提供する。
【００１８】
最後に、第４論理部１１８は、前記第１，２および３論理部１１２，１１４および１１６におけるＮＡＮＤゲートＧ１と、ＡＮＤゲートＧ５と、ＯＲゲートＧ７との出力信号を各々受信する三つのＩＮＶＥＲＴＥＲゲートＩＮ１，ＩＮ２およびＩＮ３と、その出力を受信するＯＲゲートＧ６とを有する。この第４論理部１１８は、三つのＦＩＦＯ−Ｉバッファ２２，２４および２６中の一つのみが充満状態の条件を検知するに働く。この条件が検知された場合、ＯＲゲートＧ６は論理値「ロー」出力を符号化器１２５の入力端Ｅ２へ付与する。
【００１９】
符号化器１２５は、前記論理回路から発生された出力に応答して、４つの入力変数に対する出力として、二進コードＣ０，Ｃ１を発生する。すなわち、符号化器１２５は四つの論理部１１２，１１４，１１６および１１８からの出力に相応する、二進コード００，０１，１０および１１を発生する。論理回路の出力と符号化器１２５との関係は下記表１に示されている。表１に示されたように、右欄に記載された番号はＦＩＦＯ−Ｉバッファモジュール２０における充満ブロッグ状態を有するＦＩＦＯ−Ｉバッファの数を示し、左欄に記載された二進コードは符号化器１２５の出力を示す。二進コードの各々は図１に示されたフラッグレジスター５０へ供給される。
【００２０】
【表１】
同様に、ＦＩＦＯ−Ｖバッファモジュール６０とＦＩＦＯ−Ａバッファモジュール８０とへのフラッグ状態検知器１２０および１３０の各々は、ＦＩＦＯ−Ｉバッファモジュール２０のフラッグ状態検知器１１０と同一の構成を有しているが、ただ、フラッグ状態検知器１２０，１３０への入力がＦＩＦＯ−Ｖバッファ６２，６４および６６とＦＩＦＯ−Ａバッファ８２，８４および８６との空状態を示す空フラッグ信号のものと、フラッグ状態検知器１２０，１３０の第１ないし第４論理部（図示せず）の出力が充満状態ではない空状態を示すＦＩＦＯ−ＶおよびＦＩＦＯ−Ａバッファの数であるものとを除いては同一である。各々のフラッグ状態検知器１２０，１３０から発生された二進コードＢ０，Ｂ１およびＡ０，Ａ１の各々はやはりフラッグレジスター５０へ提供される。
【００２２】
図３は、フラッグ状態検知ブロック１００からフラッグレジスター５０へ提供された二進コードＡ０，Ａ１と、Ｂ０，Ｂ１と、Ｃ０，Ｃ１とのビット割り当ての例を示す。示されたように、フラツグ状態検知器１１０，１２０および１３０から発生された二進コードＡ０，Ａ１と、Ｂ０，Ｂ１と、Ｃ０，Ｃ１との各々は、最右側のビット位置から最上位のビット(most significant bit:MSB)位置に順次的に割り当てられている。最左側のビット位置にある二つのビットは、最下位ビット(least significant bit:LSB) として「ドントケア(don’t care) 」を表す。 また、図１を参照すると、バッファモジュール制御器３０が、マイクロプロセッサー３６と、ＲＯＭ（リード・オンリ・メモリ）３２およびＲＡＭ（ランダム・アクセス・メモリ）３４のようなメモリユニットとを備えるものと示されている。マイクロプロセッサー３６は、外部入力装置として見做されるフラッグレジスター５０の二進ビットをチェックするために、割り当てられた一つの入力ポート（図示せず）を有している。マイクロプロセッサー３６は下記記述したように、充満または空状態を表すＦＩＦＯバッファなどの数に依存して、ＦＩＦＯ−Ｉバッファモジュール２０とＦＩＦＯ−ＶおよびＦＩＦＯ−Ａバッファモジュール６０および８０との間の通信を制御する。ＲＯＭ３２は図４に示されたように、マイクロプロセッサー３６によって、実行される命令語およびデータを格納する。ＲＡＭ３４は、デマルチプレクスされたビデオおよびオーディオデータビットストリームの格納および検索のため予約されたビデオキュー(queue) およびオーディオキューを有する。このビデオキューおよびオーディオキューはその上端と下端を示す二つのポイントを各々有する。
【００２３】
バッファモジュール制御器３０はフラッグレジスター５０のビット状態に基づいて、ＦＩＦＯ−Ｉ，ＦＩＦＯ−ＶおよびＦＩＦＯ−Ａバッファモジュール２０，６０および８０のオーバーフローまたはアンダーフローの発生を適応的に防止する。詳しくは、バッファモジュール制御器３０はＦＩＦＯ−Ｉバッファモジュール２０内で充満状態を表すＦＩＦＯ−Ｉバッファ２２，２４または２６内に詰められているデータパケットを除去して、ＦＩＦＯ−Ｖバッファモジュール６０およびＦＩＦＯ−Ａバッファモジュール８０内で空状態を表すＦＩＦＯ−Ｖバッファ６２，６４および６６とＦＩＦＯ−Ａバッファ８２，８４および８６内にビデオおよびオーディオビットストリームを提供する。このバッファモジュール制御器３０は汎用マイクロコンピュータ、たとえば、モトローラ社(Motora inc.) で製造した６８００シリーズで具現される。これに関連して、上述したバッファモジュール制御器３０の詳細な動作は図４および図５を参照に説明される。
【００２４】
図４および図５において、マイクロプロセッサーの動作は、ブロック２０１にて、フラッグレジスター５０から二進コードをチェックまたは読み取りの処理から開始する。
【００２５】
ブロック２０２にて、最初、フラッグレジスター５０の二進コードＣ０，Ｃ１を判読することによって、ＦＩＦＯ−Ｉバッファモジュール２０が充満バッファ状態を表すＦＩＦＯ−Ｉバッファを有しているかを判別する。もし、二進コードＣ０，Ｃ１が「００」と違うある特定な値を表すと、バッファ充満状態を表すＦＩＦＯ−Ｉバッファ２２，２４または２６内に詰められているビットストリームをそこからフェッチする。
【００２６】
しかるのち、ブロック２０３にて、バッファモジュール制御器３０はフェッチ済みのビットストリームからパケットヘッダーを抽出して、そのパケットヘッダーによって、ビデオおよびオーディオビットストリームにデマルチプレクスする。
【００２７】
ブロック２０４にて、デマルチプレクス済みのビットストリームがビデオデータストリームであったら、ブロック２０５のようにそのビデオデータストリームをＲＡＭ３４内のビデオキューへ伝送し、その後、タップ「Ａ」を通じてブロック２１２へ進行する。
【００２８】
しかし、ブロック２０６にて、デマルチプレクス済みのビットストリームがオーディオデータストリームであったら、ブロック２０７でのようにそのオーディオデータストリームをＲＡＭ３４内のオーディオキューへ伝送した後、タップ 「Ａ」を通じてブロック２１２へ進行する。
【００２９】
しかし、ブロック２０８にて、デマルチプレクス済みのビットストリームが意味のないパッディングデータ(padding data)（または、空白）であったら、ブロック２０９でのように、そのパッディングデータを捨ててタップ「Ａ」を通じてブロック２１２へ進行する。
【００３０】
ブロック２１０にて、ビットストリームのパケットが終わったら、ブロック２１１でのように伝送を完了する。しかし、パケットにおける伝送するデータが残っている場合、プロセスはＦＩＦＯ−Ｉバッファ２２，２４および２６の充満レベルを確認するためにブロック２０１へ戻る。
【００３１】
ブロック２１２にて、ビデオおよびオーディオキューが各々データストリームで完全に詰められているかを判別する。その結果、否定判定であったら、プロセスはタップ「Ｂ」を通じてブロック２０３へ進行する。しかしながら、肯定判定であったら、ブロック２１３へさらに進む。
【００３２】
ブロック２１３にて、各々のフラッグコードＢ０，Ｂ１およびＡ０，Ａ１をチェックして、ＦＩＦＯ−ＶおよびＦＩＦＯ−Ａバッファモジュール６０および８０の格納状態を判別する。
【００３３】
その判別の結果として、ブロック２１４にて、二進コードＢ０，Ｂ１によって示されたように、ＦＩＦＯ−Ｖバッファモジュール６０が空ＦＩＦＯ−Ｖバッファを有していたら、ブロック２１５でのようにビデオキューに格納されているビデオデータストリームを空ＦＩＦＯ−Ｖへ伝送する。
【００３４】
しかし、ブロック２１６にて、二進コードＡ０，Ａ１によって示されたように、ＦＩＦＯ−Ａバッファモジュール８０が空ＦＩＦＯ−Ａバッファをいくつか有していたら、ブロック２１７でのように、オーディオキューに格納されているオーディオデータストリームをＦＩＦＯ−Ａバッファモジュール８０へ持って来て空ＦＩＦＯ−Ａバッファを詰める。
【００３５】
しかしながら、ブロック２１４および２１６にて、二進コードＢ０，Ｂ１およびＡ０，Ａ１の各々がバッファの充満状態を表すと判別すれば、制御プロセスはブロック２０１へ戻って上述した動作を繰り返す。
【００３６】
本発明の実施例で、ＦＩＦＯ−Ｉ，ＦＩＦＯ−ＶおよびＦＩＦＯ−Ａバッファモジュールが各々三つのバッファ有するものと記述されたが、そのバッファの数はそれに限られたものではなく、ビットストリーム内に含まれたビデオおよびオーディオデータの量によって変化する。
【００３７】
上記において、本発明は特定の実施例について説明しているが、本発明の範囲を逸脱することなく、当業者は種々の改変をなし得るものである。
【００３８】
【発明の効果】
したがって、本発明によれば、ＭＰＥＧシステムのビットストリームをデマルチプレクスしてビデオおよびオーディオ復号化器へ各々伝送することにおいて、ビットストリームを一時格納するバツファのオーバーフローまたはアンダーフローを適応的に制御できる。
【図面の簡単な説明】
【図１】本発明による復号化システムのブロック図である。
【図２】図１に示したバッファレベル検知器に対する詳細な論理回路図である。
【図３】図１に示したフラッグレジスターの二進コードのビット割当を例示した図である。
【図４】図１に示した復号化システムによって行った制御プロセスを説明するフローチャトである。
【図５】図１に示した復号化システムによって行った制御プロセスを説明するフローチャートである。
【符号の説明】
１０ ＤＳＭ（ディジタル格納媒体）
２０，６０，８０ ＦＩＦＯバッファモジュール
３０ バッファモジュール制御器
５０ フラッグレジスター
７０ ビデオ復号化器
９０ オーディオ復号化器
１１０，１２０，１３０ フラッグ状態検知器
１２５ 符号化器
Claims (3)
- 動画像へのビデオデータビットストリームと、音声へのオーディオビットストリームとを表す入力ビットストリームを復号化して、該動画像とそれに連関される音声とを生成する復号化器を有する、復号化システムで用いる前記入力ビットストリームを適応的にデマルチプレクシングするためのビットストリームデマルチプレクシング装置において、
直列に配設され、前記入力ビットストリームを一時格納する多数の入力ＦＩＦＯバッファメモリを有するものであって、前記各々の入力ＦＩＦＯバッファは充満状態または空状態を各表す充満フラッグまたは空フラッグ信号を備える格納状態信号を発生する入力ＦＩＦＯバッファモジュールと、
直列に配設され、前記ビデオデータビットストリームを一時格納する多数のビデオＦＩＦＯバッファメモリを有するものであって、前記各々のビデオＦＩＦＯバッファは充満状態または空状態を各々表す充満フラッグまたは空フラッグ信号を備える格納状態信号を発生するビデオＦＩＦＯバッファモジュールと、
直列に配設されて、前記オーディオデータビットストリームを一時格納する多数のオーディオＦＩＦＯバッファメモリを有するものであって、前記各々のオーディオＦＩＦＯバッファは充満状態または空状態を各々表す充満フラッグまたは空フラッグ信号を備える格納状態信号を発生するオーディオＦＩＦＯバッファモジュールと、
前記入力、ビデオおよびオーディオＦＩＦＯバッファモジュールから前記充満または空フラッグ信号を受信して、充満または空状態にある前記入力、ビデオおよびオーディオＦＩＦＯバッファを検知して、モジュールにおける充満または空状態が存在するＦＩＦＯバッファの数を表すバッファ状態検知信号を発生するフラッグ状態検知手段と、
前記バッファ状態検知信号に応じて、充満状態を表す入力ＦＩＦＯバッファから前記入力ビットストリームをフェッチして、フェッチ済みのビットストリームをデマルチプレクスし、ビデオおよびオーディオデータビットストリームを発生して、前記ビデオおよびオーディオデータビットストリームを前記空状態を表す前記ビデオおよびオーディオＦＩＦＯバッファへ各々提供するバッファモジュール制御器とを含み、
前記フラッグ状態検知手段は、前記入力バッファモジュール、前記ビデオバッファモジュールおよび前記オーディオバッファモジュール各々への三つのフラッグ状態検知器を備えるものであって、
前記各々のフラッグ状態検知器は、前記入力ＦＩＯＦバッファまたは前記ビデオおよびオーディオＦＩＦＯバッファの何れもが充満および空状態でない条件を検知する第１論理部と、
前記入力ＦＩＦＯバッファまたは、前記ビデオおよびオーディオＦＩＦＯバッファの少なくとも一つが充満または空状態の条件を検知する第２論理部と、
前記入力ＦＩＦＯバッファまたは前記ビデオおよびオーディオＦＩＦＯバッファの全てが充満または空状態の条件を検知する第３論理部と、
前記第１ないし第３論理部からの出力に応答して、前記バッファ状態信号を発生する符号化器とを備えることを特徴とする復号化システム用適応的ビットストリームデマルチプレクシング装置。 - 前記制御手段は、前記制御手段によってデマルチプレクス済みの前記ビデオおよびオーディオデータビットストリームの各々を、前記空状態を表す前記ビデオおよびオーディオバッファの各々へ提供する前に一時的に各々格納するメモリ手段とをさらに備えることを特徴とする請求項１に記載の復号化システム用適応的ビットストリームデマルチプレクシング装置。
- 前記制御手段は、マイクロコンピュータであることを特徴とする請求項１に記載の復号化システム用適応的ビットストリームデマルチプレクシング装置。
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