CN1074633C - 解码系统中的自适应位流分离装置 - Google Patents

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Abstract

一种用于解码系统中自适应地分离输入位流的装置，包括具有多个缓存器的缓冲存储模块，用于暂时存储位流；一个特征位状态检测器，用于检测呈满状态或空状态的缓存器的数目；及一个缓冲器存储模块控制器，用于基于来自特征位状态检测器的信息来自适应地控制缓存器的溢出或不足。

Description

解码系统中的自适应位流分离装置
本发明涉及用于一种解码系统中的信号分离器；尤其是用于根据存储位流的缓冲存储器的满或空状态自适应地分离输入位流的装置。
在各种电子/电气应用，如高清晰度电视及视频电话系统的应用中，图象信号可能需用数字化形式来传输。当图象信号用数字化形式表达时，必定会产生大量的数字数据。但是，由于在传统的传输信道中可得到的频带宽度受到限制，为了通过它传输图象信号，通常必须使用图象编码装置来压缩大量的数字数据。
因而，现有技术中的大多数信号编码装置使用了基于利用或减少输入图象信号中固有的空间和/或时间的冗佘形成的各种压缩技术(或编码方法)，以便产生被编码的图象信号及形成具有复合视频及音频信息流的被编码位流。
被编码的位流经过传统的传输信道被传输到一解码系统中，该解码系统执行与编码操作相反的程序，由此重构出原始的图象信号。作为一个编码系统的例子，MPEG-I(活动图象专家组-I)推荐了一种试验型图象信号解码系统模型，它设有从复合位流中独立地重构出视频及音频信息流所需的信号分离器。
虽然MPEG规定了用于解码系统的各种要求，以保证根据MPEG标准进行位流的解码，但是它没有规定解码系统的具体结构或实施方式。
因此，本发明的一个目的是提出一种实际的用于解码系统的实施机理，它能够满足MPEG的标准。
本发明的另一目的在于提供一种使用在这种系统中的自适应位流分离装置。
根据本发明，提出了一种用于解码系统中对输入位流作自适应分离的装置，该解码系统具有用于对位流解码的解码器以产生一活动图象及其伴音，该输入位流代表用于活动图象的视频数据位流及用于伴音的音频数据位流，该装置包括：一个输入FIFO(先进先出)缓冲存储模块，它具有多个串联的输入FIFO缓冲存储器，用于暂时地存储位流，每个输入FIFO缓冲器产生包括分别代表其满或空状态的满或空特征位信号的存储状态信号；一种视频FIFO缓冲存储模块，它具有多个串联的视频FIFO缓冲存储器，用于暂时地存储视频数据位流，每个视频FIFO缓冲器产生包括分别代表其满或空状态的满或空特征位信号的存储状态信号；一个音频FIFO缓冲存储模块，它具有多个串联的音频FIFO缓冲存储器，用于暂时地存储音频数据位流，每个音频FIFO缓冲器产生包括分别代表其满或空状态的满或空特征位信号的存储状态信号；一个特征位状态检测装置，用于接收来自输入、视频及音频FIFO缓冲存储模块的满或空特征位信号及检测输入FIFO缓冲器、视频FIFO缓冲器和音频FIFO缓冲器的满或空状态，以便产生指示输入、视频或音频FIFO缓冲存储模块中呈现满或空状态的FIFO缓存器的数目的缓存器状态检测信号；及一个缓冲存储模块控制器，它响应于缓存器状态检测信号，用以从呈现满状态的输入FIFO缓存器中自适应地取出输入位流并分离该被取出的位流，以便产生视频及音频数据位流并将该视频及音频数据位流分别地提供给指示空状态的视频及音频FIFO缓存器。
从以下结合附图对优选实施例的说明中，将使本发明的上述及其它目的和特征更加明了，附图为：
图1表示根据本发明的解码系统的方框图；
图2表示图1中所示缓存器状态检测器的详细逻辑电路图；
图3表示图1中特征位寄存器的二进制码的位分配图；及
图4A、4B表示说明图1中所示解码系统所执行的控制程序的流程图。
参见图1，它表示具有根据本发明的对代表图象信号及伴音信号的被编码数据位流进行自适应分离的装置的解码系统的方框图。
被编码位流从一个相应的传统编码系统(未示出)提供给该解码系统，尤其是给DSM(数字存储介质)10。被编码位流是由串行化的数据包组成的。数据包中包含一个或多个音频和/或视频信息流的复合编码再表述及一个用于区别视频和音频信息数据包首标流。位流是在一个数据包接一个数据包的基础上按顺序地存储在DSM10中的。该DSM10接收位流并将其以固定速率提供给一个输入FIFO(先进先出)(以下称为“FIFO-I”)缓冲存储模块20。
存储在FIFO-I缓冲存储模块20中的位流根据其中的数据包首标在缓冲存储模块控制器30的控制下被分离，并产生出一个视频及一个音频数据位流。被分离的视频及音频数据位流被分别传送到一个视频FIFO(以下称为“FIFO-V”)缓冲存储模块60及一个音频FIFO(以下称为“FIFO-A”)缓冲存储模块80。然后，在FIFO-V及FIFO-A缓冲存储模块60及80中的视频及音频位流被传送到一个视频解码器70及一个音频解码器90，用于对它们执行传统的解码处理并分别产生出图象信号及伴音信号。
FIFO-I缓冲存储模块20包括N个，例如3个串联的FIFO-I缓冲存储器22、24、26，用于依次地接收来自DSM10的输出。每个FIFO-I缓冲存储器22、24、26产生这样的缓存器状态信号，例如指示缓存器已满的逻辑零(“0”)满特征位信号“FF”。每个由FIFO-I缓存器22、24、26产生的缓存器状态信号被提供给一个特征位状态检测单元100。
类似地，每个FIFO-V缓冲存储模块60及FIFO-A缓冲存储模块80分别包括N个、例如3个串联的FIFO-V缓冲存储器62、64、66及FIFO-A缓冲存储器82、84、86，用于分别依次接收来自FIFO-I20的视频数据位流及音频数据位流。每个FIFO-V及FIFO-A缓存器62、64、66；82、84、86产生一个缓存器状态信号，例如是指示缓存器为空的逻辑一(“1”)的空特征位信号“EF”。每个由FIFO-V及FIFO-A缓冲存储模块60及80所产生的缓存器状态信号被提供给特征位状态检测单元100。
根据本发明，在FIFO存储模块20、60及80中的缓存器的存储容量设计为存储相应于输入数据位流的一个数据包的数据。
特征位状态检测单元100是由同样三套基本相同的特征位状态检测器110,120及130组成的，用来分别检测FIFO-I缓冲存储模块20,FIFO-V缓冲存储模块60及FIFO-A缓冲存储模块80的缓存器状态；仅有一个、即特征位状态检测器110专门地被描述在图2中。
如图2中所示，该特征位状态检测器110具有一个逻辑电路，其具有用于检测三个FIFO-I缓存器22、24、26的缓存器满状态的四个逻辑部件112、114、116及118，及一个4对2编码器125。
第一逻辑部分112具有一个NAND(与非)门G1，用于从三个FIFO-I缓存器22、24、26接收FF信号。该第一逻辑部分112用于检测三个FIFO-I缓存器22、24、26中无一个是处于满状态的条件。该条件被检测出来时，NAND门G1在它的输出端产生一个逻辑零(“0”)，并将它传送到编码器125的输入端E1。
第二逻辑部分114具有一组OR(或)门G2，G3及G4，各用于从三个FIFO-I缓存器22、24、26分别接收其两个输出，及一个AND(与)门G5，用于接收来自OR(或)门G2,G3及G4的输出。第二逻辑部分114用于检测三个FIFO-I缓冲器22、24、26中仅有两个处于满状态的条件。当该条件被满足时，该AND门G5将一个逻辑零发送给编码器125的输入端E3。
第三逻辑部分116具有一个OR门G7，用于从三个FIFO-I缓存器22、24、26接收其输出，并用于检测所有的三个FIFO-I缓存器22、24、26均处于满状态的条件。如果该条件被满足时，该OR门G7将一个逻辑零提供到编码器125的输入端E4。
最后，第四个逻辑部分118具有一组三个(反相器)门IN1,IN2及IN3，用于分别从第一、第二及第三逻辑部分112、114及116中的NAND门G1,OR门G5及OR门G7接收所产生的输出信号，及一个OR门G6，用于从每个INVERTER门IN1,IN2及IN3接收所产生的输出信号。第四个逻辑部分118用于检测三个FIFO-I缓冲器22、24、26中仅有一个处于满状态的条件。当该条件被检测出时，OR门G6便将一个逻辑零输送给编码器125的输入端E2。
编码器125，对来自逻辑电路的结果输出信号作出响应，产生一个二进制码C0及C1作为对四个输入变量的输出。也就是，编码器125产生与四个逻辑部件112,114,116及118的输出相对应的二进制码00,01,10,11。逻辑电路及编码器125之间的关系表示在下列的表1中。如表1中所示，列在表右侧的数目表示在FIFO-I缓冲存储模块20中具有满特征位状态的FIFO-I缓冲存储器的数目，在表左侧列出的二进制码表示编码器125的输出。每个二进制码被提供到图1所示的特征位寄存器50。
类似地，用于FIFO-V缓冲存储模块60及FIFO-A缓冲存储模块80的每个特征位状态检测器120及130具有与FIFO-I缓冲存储模块20相同的结构，所不同的是对特征位状态检测器120及130的输入是代表FIFO-V缓存器62,64,66及FIFO-A缓存器82,84,86的空状态的EF信号，并且由特征位状态检测器120及130的第一至第四逻辑部件(未示出)所产生的输出信号分别代表处于空状态而非满状态的FIFO-V缓存器62,64,66及FIFO-A缓存器82,84,86的数目。由特征位状态检测器120及130产生的每个二进制码B1,B0也被提供给特征位寄存器50。
图3表示一个示范的由特征位状态检测单元100提供给特征位寄存器50的二进制码A0,A1；B0,B1；及C0及C1的位地址分配图。如图中所示，由特征位状态检测器130,120，及110所产生的每个二进制码A0,A1；B0,B1；及C0,C1依次地被分配到从最右位的位置开始移位的最有效位(MSB)的位置上。乘余的最左位置上的两位位置被称为最小有效位(LSB)，代表“自由选取”条件。
再回到图1，所示的缓冲存储模块控制器30包括一个微处理器36及一个存储单元如一个ROM(只读存储器)32以及一个RAM(随机存取存储器)34。微处理器36设有一个输入口(未示出)，用于校核被认为是它的一个外部输入装置的特征位寄存器50上的二进制位。微处理器36根据指示满或空状态的FIFO缓存器的数目控制FIFO-I缓冲存储模块20，FIFO-V缓冲存储模块60及FIFO-A缓冲存储模块80之间的传送，对此将在以下讨论。
ROM32存储由微处理器36执行的指令及数据，这将如图4中所表示的那样。RAM34被规定保留一个视频序列及一个音频序列用于对分离的视频及音频数据位流进行暂时储存及检索，其中每个视频及音频序列具有两个指针，分别指示序列的顶部及底部。
缓冲存储模块控制器30基于特征位寄存器的位状态这样地控制FIFO-I缓冲存储模块20，即，使得满存于呈满状态的FIFO-I缓冲存储模块20中的FIFO-I缓冲器22,24或26内的数据包从其中移走，以便自适应地防止FIFO-I缓冲存储模块20的溢出。类似地，为了防止FIFO-V及FIFO-A缓冲存储模块60及80出现不足，缓冲存储模块控制器30分别将视频及音频位流提供给呈空状态的FIFO-V及FIFO-A缓存器。这个缓冲存储模块控制器30可用通用的微计算机，例如由摩托罗拉公司(Motorola,inc.)制造及可购到的6800系列的微计算机来实现。对该缓冲存储模块控制器30的详细操作现在将参照图4来说明。
在图4中，操作从框201开始，用于对来自特征位寄存器50的二进制码进行校核或读。
在框202中，首先，通过读二进制码C0,C1来确定是否FIFO-I具有任何呈满缓存器状态的FIFO-I缓存器。如果二进制码C0,C1呈现任何不同于00的特定值，则存在指示满状态的FIFO-I缓存器22,24或26中的位流将从中被取出。
然后，在框203中，从被取出的位流中提出数据包的首标，以使得被取出的位流根据数据包首标被分离成视频及音频位流。
在框204中，如果确定出被分离出的位流是视频数据流，则如框205中所示的，将该视频数据流送入到RAM34中的视频序列中，然后程序经由标记“A”进入框212。
但是，在框206中，如果确定出被分离出的位流是音频数据流，则如框207中所示的，将该音频数据流送入到RAM34中的音频序列中，然后程序经由标记“A”进入框212。
然而，在框208中，如果被分离出的位流被证明是在其中嵌入的无意义的填充数据时，则如框209中所示的，将该填充数据放弃，然后程序经由标记“A”进入框212。
在框210中，如果位流的数据包已经结束，则如框211中所示的，传送已经完毕。但是，如果在数据包中还剩余数据时，则程序返回到框201，以便识别FIFO-I缓存器22,24及26的满状态。
在框212中，确定每个视频及音频序列中是否装满了它们的数据流。如果确定的结果是否定的，则程序经由标记“B”返回框203。但是如果确定的结果是肯定的，则程序前进到框213。
在框213中，对每个特征位码B0,B1及A0,A1进行校核，以确定FIFO-V及FIFO-A缓冲存储模块60及80的存储状态。
作为确定结果，在框214中，如果确定，如由二进制码B0,B1检测出的，FIFO-V60具有任何数目的空FIFO-V缓存器62,64及66，则如框215中所示的，将存储在视频序列中的视频位流传送到空的FIFO-V缓存器中。
在框216中，如果确定出，如由二进制码A0,A1检测出的，FIFO-A缓冲存储模块80具有任何数目的空FIFO-A缓存器82,84及86，则如框217中所示的，将存储在音频序列中的音频位流传送到FIFO-A缓冲存储模块80中以便装满空的FIFO-A缓存器。但是，在框214及216中，如果确定出每个二进制码B0,B1及A0,A1代表缓存器的满状态，则程序返回到框201，以便重复上述的操作。
虽然在图示的实施例中，FIFO-I,FIFO-V及FIFO-A缓冲存储模块各被选择为具有三个缓冲存储器，但是本发明并不局限于此。应该理解到，对于缓冲存储模块的缓存器数目是根据包含在位流中的视频及音频数据量可改变的。
虽然对本发明是针优选实施例进行图解及描述的，但显然，对于本领域的技术人员来说，在不脱离如所附权利要求书所限定的本发明的精神及范围的情况下可做出许多的改型及变型。
表1
  二进制码(C0,C1) 处于满状态的缓冲存器数目
 0    00    11    01    1     0123

Claims (4)

1、一种用于解码系统中对输入位流作自适应分离的装置，该解码系统具有用于对位流解码的解码器以产生一活动图象及它的伴音，该输入位流代表用于活动图象的视频数据位流及用于伴音的音频数据位流，该装置包括：
一个输入FIFO缓冲存储模块，它具有多个串联的输入FIFO缓冲存储器，用于暂时地存储位流，每个输入FIFO缓存器产生分别代表其满或空状态的满或空特征位信号；
一个视频FIFO缓冲存储模块，它具有多个串联的视频FIFO缓存器，用于暂时地存储视频数据位流，每个视频FIFO缓存器产生分别代表其满或空状态的满或空特征位信号；
一个音频FIFO缓冲存储模块，它具有多个串联的音频FIFO缓存器，用于暂时地存储音频数据位流，每个音频FIFO缓存器产生分别代表其满或空状态的满或空特征位信号；
一个特征位状态检测装置，用于接收来自输入、视频及音频FIFO缓冲存储模块的满或空特征位信号及检测输入FIFO缓存器、视频FIFO缓存器和音频FIFO缓存器的满或空状态，以便产生指示输入、视频及音频FIFO缓冲存储模块中处于满或空状态的FIFO缓存器的数目的缓存器状态信号；及
一个控制装置，它响应于该缓存器状态信号，用以从呈现满状态的输入FIFO缓存器中自适应地取出输入位流并分离该被取出的位流，以便产生视频及音频数据位流并将该视频及音频数据位流分别地提供给指示空状态的视频及音频FIFO缓存器。
2、根据权利要求1所述的装置，其中特征位状态检测装置包括三个相同的特征状态检测器的组，它们分别用于输入FIFO缓冲存储模块、视频FIFO缓冲存储模块及音频FIFO缓冲存储模块，每个特征位状态检测器具有：
第一逻辑部分，用于检测没有一个FIFO缓存器处于满或空状态的条件；
第二逻辑部分，用于检测至少一个FIFO缓存器处于满或空状态的条件；
第三逻辑部分，用于检测所有的FIFO缓存器均处于满或空状态的条件；及
一个编码器，对来自第一、第二及第三逻辑部分所产生的输出作出响应，用于产生缓存器状态信号。
3、根据权利要求2所述的装置，其中控制装置还包括存储装置，用于在将视频及音频数据位流分别供给到呈现空状态的视频及音频FIFO缓存器前，分别存储该被控制装置分离的视频及音频数据位流。
4、根据权利要求1所述的装置，其中控制装置包括一个微计算机。
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