JP3692466B2

JP3692466B2 - 光電気変換素子

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Publication number: JP3692466B2
Application number: JP28430299A
Authority: JP
Inventors: 哲也末光; 俊二木村
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1999-10-05
Filing date: 1999-10-05
Publication date: 2005-09-07
Anticipated expiration: 2019-10-05
Also published as: JP2001111093A

Description

【０００１】
【発明の属する技術分野】
本発明は、光を感知する、あるいは光の強度の変化によって伝達される信号を電気信号に変換・加工する機能を持つ光電気変換素子に関する。
【０００２】
【従来の技術】
従来より光信号を電気信号に変換する素子としては、フォトダイオード、フォトトランジスタ等が使用されている。フォトダイオードは、化合物半導体のヘテロ構造を使用し、そのヘテロ構造の一部で構成される光吸収層において光の入射によって励起された電子・ホール対によって電流を発生させる。この電流値を大きくするためには、励起される電子・ホール対の数を多くする必要があり、従って光吸収層を厚くする必要がある。
【０００３】
フォトトランジスタは、光吸収層をトランジスタのベースとして利用することによって、光によって励起された電子・ホール対によって生じた電流を増幅させる機能を持たせ、効率よく電気信号を生成することができる。しかし、トランジスタとしての高速特性を向上させるためにはホールが走行するベース層を薄くする必要がある反面、光信号に対する感度を向上させるためにはベース層を厚くする必要があり、感度と動作速度の間にトレードオフが生じる。
【０００４】
動作速度の観点からすると、有効質量の大きいホールが電気伝導に寄与しない素子が望まれる。その意味では電子のみをキャリアとして扱うユニポーラ素子が有効である。このような光電気変換素子としては、電界効果トランジスタ（ＦＥＴ）が知られている。
【０００５】
図８（ａ）は従来例における電界効果型フォトトランジスタの構造図の一例であり、（ｂ）はそのポテンシャル図である。図において、１０１は基板、１０２はチャネル層・吸収層、１０３はバリア層、１０４はソース電極、１０５はドレイン電極、１０６はゲート電極である。基板１０１側より光信号ｈｖを入力し、光によって励起された電子・ホール対のうち、少数キャリアであるホールを素子内に蓄積させて実効的なＦＥＴのしきい値電圧を変化させてキャリア電子の濃度を増加させて電流を変化させる。
【０００６】
この時のドレイン電流Ｉｄは、
【数式１】

と近似される。ここで、ｇ_mは相互コンダクタンス、Ｖ_gsはゲート電圧、Ｖ_thはしきい値電圧、ΔＶ_thは光励起によるしきい値変化量を表す。
【０００７】
光の照射により、ゲート電極１０６直下にホールが一様に面密度σ蓄積したとすると、ΔＶ_thは近似的に次のように表される。
【数式２】

ここで、ｄ_pはゲート電極１０６から−ホールまでの平均距離である。
このような原理によって、光信号ｈｖの強度に伴いゲート電極１０６下に蓄積するホール濃度を変化させることによってＦＥＴの実効的なしきい値電圧を変化させてドレイン電流Ｉｄを変化させる素子が電界効果フォトトランジスタとして考案されている。
【０００８】
【発明が解決しようとする課題】
上記動作原理に基づくフォトＦＥＴにおいて、有意なしきい値の変化ΔＶ_thを起こすためにはある程度のホール濃度が必要となる。例えば、式（２）においてｄ_pを２５ｎｍと仮定すると、ΔＶ_thを０．１Ｖにするためには、ホール密度は約３×１０¹¹ｃｍ^-2必要となる。
通常のＧａＡｓ系あるいはＩｎＰ系ヘテロ構造のキャリア電子濃度が１０¹²ｃｍ^-2台であることを考えると、光によってそれとほぼ同じオーダのキャリアを励起しなければならないこととなる。従って実用的な感度を確保するためには光吸収層を厚くしなければならないが、それは同時に式（１）におけるｇ_mを低下させることになり、特性とのトレードオフを免れない、という問題がある。
【０００９】
更に大きな問題は、ユニポーラ素子であるＦＥＴを受光素子として使用する場合、励起されたホールが素子の外部に抜けていくための電極がないことから、多数のホールがＦＥＴ内に蓄積したとき、光入力をオフにしたときにホールが再結合によって消滅するための時間が必要となる。従って高速の光信号のオン・オフに追随できず、素子動作を阻害する可能性がある、という問題がある。
【００１０】
また、このフォトＦＥＴを通常のＦＥＴと組み合わせて集積回路を作るとき、フォトＦＥＴを駆動するための光信号が通常のＦＥＴのしきい値電圧まで変化させてしまうと、集積回路動作に障害をもたらすため、フォトＦＥＴと通常ＦＥＴを空間的に分離する等のレイアウト上の制限が課せられる、という問題がある。すなわち、従来技術における問題点は、ドレイン電流を変化させるために相当数のホールの蓄積を必要とするために生じるものである。
【００１１】
本発明はこのような点に鑑みてなされたものであり、上記問題点の解決を可能とする少量のホールで効率よくドレイン電流を変化させることができる光電気変換素子を提供することを目的とする。
【００１２】
【課題を解決するための手段】
ソース電極とドレイン電極間の空隙では、表面のフェルミ準位が価電子帯に近いところに固定（ピンニング）されて、光を照射しない状態（暗状態）においてその直下のチャネル内に電子が存在できないような構成とする。伝導帯はチャネル層において他の２層より十分低く、電子が溜まりやすくする一方、価電子帯はバリア層とチャネル層の間でエネルギー差が極力生じず、バッファ層はこの２層と同じ、或いはこの２層より十分低い様な材料を選ぶ。このホールによる空間電荷は電子に対するポテンシャルを変調し、光によって励起された電子以上の電子がチャネル内に存在することができる光電気変換素子を構成している。
つまり、請求項１の発明は、光を透過する半導体基板と、その上に不純物をドープしない第１の半導体層であり、光を透過するバッファ層と、その上に所定の波長の光を吸収し、且つバッファ層対して伝導帯エネルギーが電子を閉じこめるのに十分に小さい、不純物をドープしない第２の半導体層であるチャネル層と、その上にチャネル層に対して伝導帯エネルギーが電子の浸入を抑制するのに十分なほど高く、且つホールの浸入を容易にするのに十分なほど価電子帯のエネルギー差が小さいか又は価電子帯エネルギーがチャネル層よりも高い材料で構成された、少なくとも一部ｎ型ドープされた第３の半導体層であるバリア層と、このバリア層の表面にオーミック接触を形成するソース電極及びドレイン電極と、ソース電極とドレイン電極との間のバリア層表面に形成され、それら電極の間の少なくとも一部のバリア層の表面近傍にキャリア電子が存在しない程度のエネルギーにフェルミ準位が固定されている表面ピンニング領域とから構成され、光を照射しない状態で、表面ピンニング領域直下のチャネル内に電子が存在しないようにし、光の照射によりチャネル層内に発生した電子・ホール対の中のホールが価電子帯のエネルギー関係によって表面ピンニング領域に蓄積して電子に対するポテンシャルを変調し、チャネル層で電子が溜まりやすくしたことを特徴とする光電気変換素子である。
請求項２の発明は、光を透過する半導体基板と、その上に不純物をドープしない第１の半導体層であり、光を透過するバッファ層と、その上に所定の波長の光を吸収し、且つ第１の半導体層に対して伝導帯エネルギーが電子を閉じこめるのに十分に小さい、不純物をドープしない第２の半導体層であるチャネル層と、その上にチャネル層に対して伝導帯エネルギーが電子の浸入を抑制するのに十分なほど高く、且つホールの浸入を容易にするのに十分なほど価電子帯のエネルギー差が小さいか又は価電子帯エネルギーがチャネル層よりも高い材料で構成された、少なくとも一部ｎ型ドープされた第３の半導体層であるバリア層と、このバリア層の表面にオーミック接触を形成するソース電極及びドレイン電極と、それら電極の間にバリア層表面に接するショットキ−接合を形成するゲート電極と、ソース電極とゲート電極との間のバリア層表面、および、ゲート電極とドレイン電極との間のバリア層表面に形成され、それぞれソース電極・ゲート電極間、ゲート電極・ドレイン電極間の少なくとも一部のバリア層の表面近傍にキャリア電子が存在しない程度のエネルギーにフェルミ準位が固定されている表面ピンニング領域とから構成され、光を照射しない状態で、表面ピンニング領域直下のチャネル内に電子が存在しないようにし、光の照射によりチャネル層内に発生した電子・ホール対の中のホールが価電子帯のエネルギー関係によって表面ピンニング領域に蓄積して電子に対するポテンシャルを変調し、チャネル層で電子が溜まりやすくしたことを特徴とする光電気変換素子である。
【００１３】
【発明の実施の形態】
上記課題を解決するために本発明の光電気変換素子は、半導体基板１と、その上に不純物をドープしない第１の半導体層であるバッファ層２と、その上に所定の波長の光を吸収し、且つバッファ層２対して伝導帯エネルギーが電子を閉じこめるのに十分に小さい、不純物をドープしない第２の半導体層であるチャネル層（吸収層）３と、その上にチャネル層（吸収層）３に対して伝導帯エネルギーが電子の浸入を抑制するのに十分なほど高く、且つホールの浸入を容易にするのに十分なほど価電子帯のエネルギー差が小さいか又は価電子帯エネルギーがチャネル層（吸収層）３よりも高い材料で構成された、少なくとも一部ｎ型ドープされた第３の半導体層であるバリア層４と、このバリア層４の表面にオーミック接触を形成するソース電極５及びドレイン電極６と、それら電極の間の少なくとも一部のバリア層４の表面近傍にキャリア電子が存在しない程度のエネルギーにフェルミ準位が固定されている表面ピンニング領域７とから構成されていることに特徴を有している。
【００１４】
また、本発明の光電気変換素子は、半導体基板１と、その上に不純物をドープしない第１の半導体層であるバッファ層２と、その上に所定の波長の光を吸収し、且つ第１の半導体層に対して伝導帯エネルギーが電子を閉じこめるのに十分に小さい、不純物をドープしない第２の半導体層であるチャネル層（吸収層）３と、その上にチャネル層（吸収層）３に対して伝導帯エネルギーが電子の浸入を抑制するのに十分なほど高く、且つホールの浸入を容易にするのに十分なほど価電子帯のエネルギー差が小さいか又は価電子帯エネルギーがチャネル層（吸収層）３よりも高い材料で構成された、少なくとも一部ｎ型ドープされた第３の半導体層であるバリア層４と、このバリア層４の表面にオーミック接触を形成するソース電極５及びドレイン電極６と、それら電極の間にバリア層４表面に接するショットキ−接合を形成するゲート電極８と、それぞれソース電極５・ゲート電極８間、ゲート電極８・ドレイン電極６間の少なくとも一部のバリア層４の表面近傍にキャリア電子が存在しない程度のエネルギーにフェルミ準位が固定されている表面ピンニング領域７とから構成されていることに特徴を有している。
【００１５】
【実施例】
以下、本発明の一実施例を図面に基づいて説明する。図１は、本発明による第１の光電気変換素子の構造図である。この光電気変換素子は化合物半導体の多層構造からなり、半導体基板１とバッファ層２は入射する光を透過するようなバンドギャップエネルギーを持つ材料からなる。一方、チャネル層３は光吸収層としても作用するような材料を選ぶ。バリア層４の一部あるいはすべてはｎ型の不純物がドープされており、それから発生するキャリア電子が２つのオーミック接合電極であるソース電極５からドレイン電極６に流れることによって電流となる。ただし、両電極間の空隙では、表面のフェルミ準位が価電子帯に近いところに固定（ピンニング）された表面ピンニング領域７により、光を照射しない状態においてその直下のチャネル内に電子が存在できないような構成とする。
【００１６】
図２（ａ）〜（ｄ）は、本発明の光電気変換素子の動作原理を示す説明図である。（ａ）は光電気変換素子の多層構造図であり、（ｂ）は光信号が照射されていない場合のＡ−Ａ’断面のポテンシャル図であり、（ｃ）は光信号が照射された場合の電子・ホールの存在確率密度を説明するＡ−Ａ’断面のポテンシャル図であり、（ｄ）は光信号が照射された場合の電子・ホールの疑フェルミ準位を説明するＡ−Ａ’断面のポテンシャル図である。
【００１７】
バリア層４・チャネル層３・バッファ層２の間の伝導帯Ｅｃ及び価電子帯Ｅｖのエネルギーの関係においては、伝導帯Ｅｃはチャネル層３において他の２層より十分低く電子が溜まりやすくする一方、価電子帯Ｅｖはバリア層４とチャネル層３の間でエネルギー差が極力生じず、バッファ層２はこの２層と同じ、或いはこの２層より十分低い様な材料を選ぶ。
【００１８】
光信号ｈｖが照射されると、チャネル層３において電子・ホール対が励起される。この時、伝導帯Ｅｃのエネルギー関係によって電子はチャネル内に留まるが、ホールの波動関数の絶対値、言い換えればホールの存在確率密度は価電子帶Ｅｖのエネルギー関係によってホールにとってエネルギーがより低い表面側で大きくなる。即ち、チャネル層３で発生したホールは表面側に移動することになる。表面にはホールが外部に抜けるための電極がないことから、ある程度ホールが充電されて平衡状態となる。
【００１９】
このホールによる空間電荷は電子に対するポテンシャルを変調し、光信号ｈｖによって励起された電子以上の電子がチャネル内に存在することができる。これらは擬フェルミ準位の概念を用いてモデル化することができる。暗状態における電子・ホール濃度をそれぞれｎ_o、ｐ_oとする。光照射によって電子濃度がｎ、ホール濃度がｐとなったとき、
【数式３】

となる。ここで、ｋはボルツマン定数，Ｔは格子温度，ｑは電荷素量，Ｅ_fn，Ｅ_fpはそれぞれ電子及びホールの擬フェルミ準位である。即ち、Ｅ_fn−Ｅ_f がキャリア電子の増加を生み出す起電力と見なすことができる。
【００２０】
しかし、前述のホールのバリア層４への移動がおこると、ホールの擬フェルミ準位はチャネルと表面で等しくなリ、しかもその位置は平衡状態におけるフェルミ準位に等しい。その結果、電子の擬フェルミ準位は元の位量から
【数式４】

だけ高い位置となり、その起電力Ｅ_fn−Ｅ_fpは先のＥ_fn−Ｅ_fよりも大きいことがわかる。
【００２１】
この時電子濃度ｎは近似的に、
【数式５】

と表される。ここで、εはバリア層４の誘電率、ｄは表面からキャリア電子までの実効的な距離である。ホールの増加量は入射光の強度に比例するから、式（５）より電子濃度の増加は入射光の対数に比例することがわかる。
【００２２】
この表面ピンニング領域７が存在するソース電極５端，ドレイン電極６端の間（長さＬ）に電圧Ｖを印加したときの電流Ｉはオームの法則より、
【数式６】

と電子濃度に比例する。ここでμは電子の移動度である。
【００２３】
また、後述する図３のようなゲート電極８を持つ構造の場合、表面ピンニング領域７は寄生抵抗として働くから、ソース電極５・ドレイン電極６間の電流Ｉ_dは、
【数式７】

と表すことができる。ここで、ｇ_moはＦＥＴの真性トランスコンダクタンスである。式（６）及び（７）を見ると電流値が表面ピンニング領域７が存在するチャネル電子濃度ｎによって変化することが分かる。一般にｎ型半導体では平衡状態におけるホール濃度ｐ_oは非常に小さいから、式（５）より微弱な光による少量のホールの増加でも電子濃度の増加への寄与は大きくなり、感度の高い光電気変換素子が実現できる。
【００２４】
図３は、本発明による第２の光電気変換素子の構造図である。図１の構造にゲート電極を加えたものである。このゲート電極８はバリア層４表面にショットキー接合しており、この電極と他の２つのオーミック電極との間の空隙は前述の通り、フェルミ準位ピンニングによって暗状態でキャリア電子が空乏化されている。このゲート電極８は表面付近に溜まった余剰ホールを逃がすための電極となるが、通常のＦＥＴと同様に電気信号を印加する制御端子として使用し、光信号と電気信号を混合して電気信号を生成する機能を付与することができる。
【００２５】
図４（ａ），（ｂ）は、本発明の光電気変換素子によって得られる特性を示す特性図である。（ａ）はドレイン電圧／ドレイン電流特性を示している。ドレイン電流が飽和するようなドレイン電圧を印加した状態で、入射する光の強度を変化させるとその強度の対数に比例するようなドレイン飽和電流の変化がみられる。
【００２６】
また、（ｂ）はホール濃度／ドレイン電流特性を示しており、式（２）で表される従来技術を用いた素子と式（５）から（７）で示される本発明の素子におけるホール濃度とドレイン電流の関係を示している。ホール濃度は入射光強度に比例するので、この関係は光信号の入力に対する出力電流の関係と見ることができる。
本発明の素子はドレイン電流をある値に増加させるために必要なホール濃度の変化量ΔＰ₁が従来素子のそれΔＰ₂に比べ小さく、微弱な光信号に対する感度が優れているといえる。更に、光信号に対する応答速度は光照射によって増加したホールが再結合によって消滅する時間によって律則されるため、必要とするホール濃度の変化量が小さいほど入力光信号に対する応答速度が大きく、高速動作を可能とする。
【００２７】
（実施例１）
図５は、本発明の第１の実施例における光電気変換素子の構造図である。光ファイバ通信に用いられる波長１．５５μｍに対する吸収性を持つことから、チャネル層５３にはＩｎ組成５３％のＩｎＧａＡｓを用いる。バリア層５４とバッファ層５２にはＩｎ組成６５％のＩｎＡｌＡｓを用いることによってチャネル層５３との価電子帯Ｅｖのエネルギー差は室温における熱エネルギー程度に押さえられ、且つ伝導帯Ｅｃのエネルギー差は約３００ｍＶ確保できる。
【００２８】
半絶縁性ＩｎＰ基板５１上にアンドープＩｎＡｌＡｓバッファ層５２（２００ｎｍ、尚、層の厚さは一例である。以下同じ）、アンドープＩｎＧａＡｓチャネル層５３（１５ｎｍ）、アンドープＩｎＡｌＡｓバリア層５４（１０ｎｍ）が順次エピタキシャル成長されており、バリア層５４中にはチャネルとの界面から３ｎｍ離れたところにＳｉのプレーナドープ５９（一例としては４×１０¹²ｃｍ^-2）が施され、キャリア電子を供給する。バリア層５４の表面は、フェルミ準位を価電子帯付近にピンニングさせるため、表面ピンニング領域５５として薄いｐ型ドープＩｎＡｌＡｓ層（２ｎｍ、１×１０¹⁹ｃｍ^-3）を成長しておく。
【００２９】
その上には高濃度ｎ型ドープＩｎＧａＡｓコンタクト層（２０ｎｍ、１×１０¹⁹ｃｍ^-3）を成長し、オーミック電極の形成を容易にする。ソース電極５７及びドレイン電極５８としてＴｉ（３ｎｍ）、Ｐｔ（２ｎｍ）、Ａｕ（２００ｎｍ）を順次蒸着等によって積層させる。この電極の間の一部はコンタクト層５６をエッチングしてｐ型ドープＩｎＡｌＡＳ層である表面ピンニング領域５５を表面に露出させる。半絶縁性ＩｎＰ基板５１の裏面は鏡面加工し、反射防止膜を堆積する。
【００３０】
（実施例２）
図６は、本発明の第２の実施例における光電気変換素子の構造図である。構成されたエピタキシャル層上の薄いｐ型ドープｐ型ＩｎＡｌＡｓ層を含まない点を除いて第１の実施例と同じである。オーミック電極を形成後、その電極間の一部のコンタクト層５６をエッチングし、バリア層５４表面を露出させ、その一部にゲート電極６０としてＴｉ（３ｎｍ）、Ｐｔ（２ｎｍ）、Ａｕ（４００ｎｍ）を順次堆積する。ゲート電極６０の両側には依然バリア層５４が露出した領域が存在する。この状態で、窒素雰囲気中で２００度で２時間熱処理を行うことによって、露出したＩｎＡｌＡｓバリア層５４表面に表面ピンニング領域６１である高濃度の表面準位を形成し、フェルミ準位ピンニングを実現する。
【００３１】
（実施例３）
図７は、本発明の第３の実施例における光電気変換素子の構造図である。本例では、高速電子デバイスであるＩｎＧａＡｓチャネル高電子移動度トランジスタ（ＨＥＭＴ）と同一半絶縁性ＩｎＰ基板７１、同一エピタキシャル層構造にて本発明の光電気変換素子を実現したものである。チャネル層７３材料はＩｎＧａＡｓ、バリア層７４、バッファ層７２材料はＩｎ組成５２％のＩｎＡｌＡｓである。なお、７７はソース電極、７８はドレイン電極、８０はゲート電極である。この時、価電子帯Ｅｖのチャネル・バリア間のエネルギー差は約１８０ｍＶとなり、若干のエネルギー差が生じる。これはホールがバリア層７４へ移動する際に障壁として働くが、チャネル層７３が薄いために形成されるサブバンドのエネルギーと熱エネルギーによってやはりホールがバリア層７４側へ移動することが可能となる。
【００３２】
ＨＥＭＴではしきい値電圧の均一性を確保するためにバリア層７４とコンタクト層７６の間に厚さ５ｎｍのＩｎＰをエッチング停止層８２として挟んである。光電気変換素子の形成時には、ＩｎＰ表面は価電子帯に近いフェルミ準位ピンニングを実現することが困難なため、この層をエッチングして、ＩｎＡｌＡｓバリア層７４を露出させた後、前述の熱処理によって表面ピンニング領域８１であるフェルミ準位ピンニングを実現する。
【００３３】
従来技術のフォトＦＥＴは式（２）に示すようなしきい値電圧の変化を利用しているが、ＨＥＭＴも光を照射すると同様のしきい値変化を示す。従ってこれら２つの素子を集積化すると、フォトＦＥＴを駆動するために入射した光信号がＨＥＭＴの動作にも影響を及ぼし、回路の誤動作の原因となるため、フォトＦＥＴのみに光が照射されるように回路のレイアウトを考慮する必要がある。本発明の光電気変換素子では、微弱な光による少量のホールの生成で電流値の制御が可能なので、ＨＥＭＴにおいてチャネル層に生成したホールがしきい値電圧を変化させない程度に光強度を押さえることによって、チップ全面に光信号を照射してもＨＥＭＴの動作を阻害することなく光電気変換素子を制御することが可能であり、光素子とＨＥＭＴが混在するような集積回路のレイアウトが容易になる。
【００３４】
【発明の効果】
以上説明したように、高感度で電界効果トランジスタと集積化が容易な光電気変換素子を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明による第１の光電気変換素子の構造図である。
【図２】（ａ）〜（ｄ）は、本発明の光電気変換素子の動作原理を示す説明図である。
【図３】本発明による第２の光電気変換素子の構造図である。
【図４】（ａ），（ｂ）は、本発明の光電気変換素子によって得られる特性を示す特性図である。
【図５】本発明の第１の実施例における光電気変換素子の構造図である。
【図６】本発明の第２の実施例における光電気変換素子の構造図である。
【図７】本発明の第３の実施例における光電気変換素子の構造図である。
【図８】（ａ）は従来例における電界効果型フォトトランジスタの構造図の一例であり、（ｂ）はそのポテンシャル図である。
【符号の説明】
１半導体基板
２バッファ層
３チャネル層（吸収層）
４バリア層
５ソース電極
６ドレイン電極
７表面ピンニング領域
８ゲート電極
５１半絶縁性ＩｎＰ基板
５２バッファ層
５３チャネル層（吸収層）
５４バリア層
５５表面ピンニング領域
５６コンタクト層
５７ソース電極
５８ドレイン電極
５９プレーナドープ
６０ゲート電極
６１表面ピンニング領域
７１半絶縁性ＩｎＰ基板
７２バッファ層
７３チャネル層（吸収層）
７４バリア層
７６コンタクト層
７７ソース電極
７８ドレイン電極
８０ゲート電極
８１表面ピンニング領域
８２ＩｎＰエッチング停止層
１０１基板
１０２チャネル層・吸収層
１０３バリア層
１０４ソース電極
１０５ドレイン電極
１０６ゲート電極

Claims

光を透過する半導体基板（１）と、
その上に不純物をドープしない第１の半導体層であり、光を透過するバッファ層（２）と、
その上に所定の波長の光を吸収し、且つバッファ層（２）対して伝導帯エネルギーが電子を閉じこめるのに十分に小さい、不純物をドープしない第２の半導体層であるチャネル層（３）と、
その上にチャネル層（３）に対して伝導帯エネルギーが電子の浸入を抑制するのに十分なほど高く、且つホールの浸入を容易にするのに十分なほど価電子帯のエネルギー差が小さいか又は価電子帯エネルギーがチャネル層（３）よりも高い材料で構成された、少なくとも一部ｎ型ドープされた第３の半導体層であるバリア層（４）と、
このバリア層（４）の表面にオーミック接触を形成するソース電極（５）及びドレイン電極（６）と、
ソース電極（５）とドレイン電極（６）との間のバリア層（４）表面に形成され、それら電極の間の少なくとも一部のバリア層（４）の表面近傍にキャリア電子が存在しない程度のエネルギーにフェルミ準位が固定されている表面ピンニング領域（７）とから構成され、
光を照射しない状態で、表面ピンニング領域（７）直下のチャネル内に電子が存在しないようにし、光の照射によりチャネル層（３）内に発生した電子・ホール対の中のホールが価電子帯のエネルギー関係によって表面ピンニング領域（７）に蓄積して電子に対するポテンシャルを変調し、チャネル層（３）で電子が溜まりやすくしたことを特徴とする光電気変換素子。
光を透過する半導体基板（１）と、
その上に不純物をドープしない第１の半導体層であり、光を透過するバッファ層（２）と、
その上に所定の波長の光を吸収し、且つ第１の半導体層に対して伝導帯エネルギーが電子を閉じこめるのに十分に小さい、不純物をドープしない第２の半導体層であるチャネル層（３）と、
その上にチャネル層（３）に対して伝導帯エネルギーが電子の浸入を抑制するのに十分なほど高く、且つホールの浸入を容易にするのに十分なほど価電子帯のエネルギー差が小さいか又は価電子帯エネルギーがチャネル層（３）よりも高い材料で構成された、少なくとも一部ｎ型ドープされた第３の半導体層であるバリア層（４）と、
このバリア層（４）の表面にオーミック接触を形成するソース電極（５）及びドレイン電極（６）と、
それら電極の間にバリア層（４）表面に接するショットキ−接合を形成するゲート電極（８）と、
ソース電極（５）とゲート電極（８）との間のバリア層（４）表面、および、ゲート電極（８）とドレイン電極（６）との間のバリア層（４）表面に形成され、それぞれソース電極（５）・ゲート電極（８）間、ゲート電極（８）・ドレイン電極（６）間の少なくとも一部のバリア層（４）の表面近傍にキャリア電子が存在しない程度のエネルギーにフェルミ準位が固定されている表面ピンニング領域（７）とから構成され、
光を照射しない状態で、表面ピンニング領域（７）直下のチャネル内に電子が存在しないようにし、光の照射によりチャネル層（３）内に発生した電子・ホール対の中のホールが価電子帯のエネルギー関係によって表面ピンニング領域（７）に蓄積して電子に対するポテンシャルを変調し、チャネル層（３）で電子が溜まりやすくしたことを特徴とする光電気変換素子。