JP3690594B2

JP3690594B2 - Nitride compound semiconductor field effect transistor

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Publication number: JP3690594B2
Application number: JP2001223872A
Authority: JP
Inventors: 直輝重川; 孝知榎木; 謙次塩島
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2001-07-25
Filing date: 2001-07-25
Publication date: 2005-08-31
Anticipated expiration: 2021-07-25
Also published as: JP2003037118A

Description

【０００１】
【発明の属する技術分野】
本発明は、耐圧特性及び高周波パワー特性に優れたナイトライド系化合物半導体材料からなるｎ型電界効果トランジスタに関するものであり、特に正の閾値電圧と小さな寄生抵抗を実現するｎ型電界効果トランジスタに関するものである。
【０００２】
【従来の技術】
従来のナイトライド系化合物半導体材料からなる電界効果トランジスタ（以下、ＦＥＴ＝Field Effect Transistor という）について説明する。
図５は従来のＦＥＴの第１の代表的な構造を示す説明図である。
サファイア（０００１）基板５０上にＡlＮ（４０ｎｍ）のバッファ層５１，ＧaＮ（３μｍ）のチャネル層５２、Ａl_0.25Ｇa_0.75Ｎ（３ｎｍ）のスペーサ層５３、所定の濃度のＳiドナをドープしたＡl_0.25Ｇa_0.75Ｎ（８ｎｍ）キャリア供給層５４、ＧaＮ（４ｎｍ）のショットキー層５５が順次エピタキシャル成長（例えば、ＭＯＣＶＤやＲＦＭＢＥ等）され、半導体多層構造５６が形成されている。
【０００３】
本多層構造においては、熱平衡状態におけるＡl_0.25Ｇa_0.75ＮとＧaＮの格子定数の違いにより、Ａl_0.25Ｇa_0.75Ｎスペーサ層５３及びキャリア供給層５４中に伸張性のひずみが発生する。
Ａl_0.25Ｇa_0.75Ｎのピエゾ電気効果により、同ひずみによってＡl_0.25Ｇa_0.75Ｎスペーサ層５３とＧaＮチャネル層５２の界面に正の電荷が誘起される。
また、Ａl_0.25Ｇa_0.75ＮとＧaＮの自発分極の違いによって同界面に正の電荷が誘起される。
更に、Ａl_0.25Ｇa_0.75Ｎキャリア供給層５４中のドナは正の電荷を有するイオンとなる。
【０００４】
これらの正の電荷を中和する作用を有する２次元電子ガスがチャネル層５２中のスペーサ層５３との界面付近に形成されている。
このようにして作製された半導体多層構造の表面には、例えばＴi／Ａl等によるソース電極５７、ドレイン電極５８のオーミックコンタクト領域が形成され、チャネル層５２に形成される２次元電子ガスと電気的に接続されている。
また、ショットキー層５５の表面に例えばＷＳiＮ／Ａuを順次堆積してゲート電極５１０が形成される。
【０００５】
図６は従来のＦＥＴの第２の代表的な構造を示す説明図である。
サファイア（０００１）基板６０上にＡlＮ（４０ｎｍ）のバッファ層６１，ＧaＮ（３μｍ）のチャネル層６２が順次エピタキシャル成長（例えば、ＭＯＣＶＤやＲＦＭＢＥ等）され、半導体多層構造６６が形成されている。
チャネル層６２の表面側の所定の厚さの部分には所定の濃度のＳiドナがドープされている。
本多層構造においては、チャネル層６２中のドナは正の電荷を有するイオンとなる。
【０００６】
この正の電荷を中和する作用を有する電子ガスがチャネル層６２中に形成されている。
また、チャネル層６２の表面には正のイオンとなったドナは存在するものの電子ガスは存在せず、表面空乏層によるショットキーバリアが形成されている。
このようにして作製された半導体多層構造の表面には、例えばＴi／Ａl等によるソース電極６７、ドレイン電極６８のオーミックコンタクト領域が形成され、チャネル層６２に形成される電子ガスと電気的に接続されている。
【０００７】
また、チャネル層６２の表面に例えばＷＳiＮ／Ａuを順次堆磧してゲート電極６１０が形成される。
本構造を有するＦＥＴにおいては、ゲート電極へ印加されるゲート電圧を変化させることによりチャネル層中の空乏層の厚さが変化し、ドレイン電流が変調される。
【０００８】
上記２件の従来構造においては、そのいずれにおいてもゲート電極にバイアス電圧を印加しない状態で、その直下のチャネル層中に電子ガスが存在し、ソース電極・ドレイン電極間が電気的に導通する。
ソース電極・ドレイン電極間の電気的導通を絶つためにはゲート電極に負の電圧を印加する必要がある。
即ち、上記従来構造はそのいずれもが負の閾値電圧を有するノーマリオン型のトランジスタである。
【０００９】
一方、回路設計の観点からは、ゲート電極にバイアス電圧を印加しない状態ではソース電極・ドレイン電極間が電気的に導通せず、ゲート電極に正の電圧を印加してはじめてソース電極・ドレイン電極間に電気的導通が発生するという特徴を備えたトランジスタ、即ち、正の閾値電圧を有するノーマリオフ型のトランジスタの実現が不可欠である。
【００１０】
上記の従来構造の範疇で正の閾値電圧を有するノーマリオフ型のトランジスタを実現するための手段としては、例えば、第１の従来構造については、半導体多層構造５６を形成する際に、スペーサ層５３及びキャリア供給層５４のＡlＮ組成（第１の従来構造では０．２５）を減少させ、これらの層に発生する伸張性のひずみを低下させ、ピエゾ電気効果によってスペーサ層５３とＧaＮチャネル層５２の界面に誘起される正の電荷の量を減少させるという方法、或いはキャリア供給層５４中のドナのドーピング濃度を減少させるという方法、或いはゲート電極５１０を形成するに先立ち、その直下領域の半導体多層構造５６を局所的にエッチングするという方法、或いはこれらの方法の組み合わせが考えられる。
【００１１】
また、第２の従来構造については、半導体多層構造６６を形成する際に、チャネル層６２の表面側のＳiドナがドーピングされている部分を薄くするという方法、或いは、ドナのドーピング濃度を減少させるという方法、或いはゲート電極６１０を形成するに先立ち、その直下領域の半導体多層構造６６を局所的にエッチングし、その領域のみのチャネル層６２の表面側のＳiドナがドーピングされている部分を薄くするという方法、或いはこれらの方法の組み合わせが考えられる。
【００１２】
しかしながら、これらの方法には以下のような問題点が伴う。
半導体多層構造を形成する際にＳiドナ濃度を含む層の厚さ、そのドナ濃度を制御するか若しくは第１の従来構造についてはスペーサ層及びバリア層のＡlＮ組成を制御するという方法においては、ゲート電極にバイアス電圧を印加しない状態ではゲート電極直下のチャネル層中に電子ガスは存在しないが、ソース電極・ゲート電極間、及びドレイン電極・ゲート電極間のチャネル層中にも電子ガスが殆ど存在しない。
【００１３】
従って、寄生抵抗が著しく増大し優れたトランジスタ動作の実現は不可能である。
また、ゲート電極形成に先立ち、その直下部分の半導体多層構造を局所的にエッチングするという方法においては、チャネル層のゲート電極直下の領域に隣接する部分の電子ガス濃度は高いままに保持されるため寄生抵抗の増大は起こらないものの、エッチング深さの正確な制御が不可能であるため特性の揃ったトランジスタを作成することが不可能である。
【００１４】
【発明が解決しようとする課題】
このように、従来はナイトライド系化合物半導体材料からなり、寄生抵抗が小さく、かつ正の閾値電圧を有するノーマリオフ型のトランジスタを精度良く実現することは困難であった。
本発明はこのような課題を解決するためのものであり、寄生抵抗が小さく、かつ正の閾値電圧を有するノーマリオフ型のナイトライド系化合物半導体材料からなるトランジスタを、再現性及び制御性良く提供することを目的とする。
【００１５】
【課題を解決するための手段】
このような目的を達成するために、本発明の請求項１に係るナイトライド系化合物半導体の電界効果トランジスタは、図１に例示するように、基板１０上にバッファ層１１とチャネル層１２とスペーサ層１３とキャリア供給層１４とショットキー層１５が順次堆積されることによりナイトライド系化合物半導体の半導体多層構造１６が形成され、ソース電極１７、ドレイン電極１８及びゲート電極１１０が該半導体多層構造１６表面に形成されているナイトライド系化合物半導体の電界効果トランジスタにおいて、ソース電極・ゲート電極間の半導体多層構造１６表面の全面及びドレイン電極・ゲート電極間の半導体多層構造１６表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層１１１及び１１２が形成され、ピエゾ効果によりノーマリオフとなっていることに特徴を有している。
【００１６】
また、本発明の請求項２に係るナイトライド系化合物半導体の電界効果トランジスタは、図２に例示するように、基板２０上にバッファ層２１とチャネル層２２とスペーサ層２３とキャリア供給層２４とショットキー層２５が順次堆積されることによりナイトライド系化合物半導体の半導体多層構造２６が形成され、ソース電極２７、ドレイン電極２８が該半導体多層構造２６表面に形成されているナイトライド系化合物半導体の電界効果トランジスタにおいて、前記半導体多層構造２６表面のソース電極・ドレイン電極間に圧縮性の応力を伴うバリア層２９を形成し、該バリア層２９上に局所的にゲート電極２１０を形成し、ソース電極・ゲート電極間のバリア層２一９表面の全面及びドレイン電極・ゲート電極間のバリア層２９表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層２１１及び２１２が形成され、ピエゾ効果によりノーマリオフとなっていることに特徴を有している。
【００１７】
また、本発明の請求項３に係るナイトライド系化合物半導体の電界効果トランジスタは、図３に例示するように、基板３０上にバッファ層３１とチャネル層３２が順次堆積されることによりナイトライド系化合物半導体の半導体多層構造３６が形成され、ソース電極３７、ドレイン電極３８及びゲート電極３１０が該半導体多層構造３６表面に形成されているナイトライド系化合物半導体の電界効果トランジスタにおいて、ソース電極・ゲート電極間の半導体多層構造３６表面の全面及びドレイン電極・ゲート電極間の半導体多層構造３６表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層３１１及び３１２が形成され、ピエゾ効果によりノーマリオフとなっていることに特徴を有している。
【００１８】
更に、本発明の請求項４に係るナイトライド系化合物半導体の電界効果トランジスタは、図４に例示するように、基板４０上にバッファ層４１とチャネル層４２が順次堆積されることによりナイトライド系化合物半導体の半導体多層構造４６が形成され、ソース電極４７、ドレイン電極４８が該半導体多層構造４６表面に形成されているナイトライド系化合物半導体の電界効果トランジスタにおいて、前記半導体多層構造４６表面のソース電極・ドレイン電極間に圧縮性の応力を伴うバリア層４９を形成し、該バリア層４９上に局所的にゲート電極４１０を形成し、ソース電極・ゲート電極間のバリア層４９表面の全面及びドレイン電極・ゲート電極間のバリア層４９表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層４１１及び４１２が形成され、ピエゾ効果によりノーマリオフとなっていることに特徴を有している。
【００１９】
【発明の実施の形態】
本発明に係る電界効果トランジスタは、半導体多層構造表面に、圧縮性の応力を伴う絶縁層を、ソース電極・ゲート電極間の半導体多層構造表面全面及びドレイン電極・ゲート電極間の半導体多層構造表面全面を被覆する形状を伴って堆積する。
半導体多層構造の絶縁層の直下の領域は、絶縁層中の応力の反作用として伸張性のひずみを伴っているのに対して、ゲート電極直下の領域は、圧縮性のひずみを伴っている。
【００２０】
半導体多層構造のゲート電極直下の領域に発生する圧縮性のひずみの効果により、ピエゾ電気効果によって該トランジスタの閾値電圧は絶縁層がない場合と比較して正の方向へと変化するので、絶縁層中に発生する応力及び絶縁層の厚さを制御し、半導体多層構造に所定のひずみを発生させることにより所望の正の閾値電圧を有するトランジスタが実現される。
また、絶縁層直下の領域に発生する伸張性のひずみにより、ピエゾ電気効果によってこの領域におけるチャネル層中の電子濃度が増加する。
【００２１】
半導体多層構造中の伸張性のひずみを伴う領域と圧縮性のひずみを伴う領域の境界は、ゲート電極と絶縁層の境界と一致するのであるから、上記チャネル層中の電子濃度が高い領域はゲート電極に対して自己整合的に形成される。
従って、本発明により該領域に起因する寄生抵抗が抑制された電界効果トランジスタが実現される。
更に、高い精度及び再現性を伴って上記絶縁層の応力及び絶縁層の厚さを制御することが可能なので、上記の特徴を備えた電界効果トランジスタが再現性及び制御性良く提供される。
【００２２】
【実施例】
本発明の実施例を図面に基づいて説明する。
［実施例１］
図１は本発明に係る第１の実施の例を示す説明図である。
同図において、サファイア（０００１）基板１０上にＡlＮ（４０ｎｍ）のバッファ層１１、ＧaＮ（３μｍ）のチャネル層１２、Ａl_0.25Ｇa_0.75Ｎ（３ｎｍ）のスペーサ層１３、所定の濃度のＳiドナをドープしたＡl_0.25Ｇa_0.75Ｎ（８ｎｍ）キャリア供給層１４，ＧaＮ（４ｎｍ）のショットキー層１５が順次エピタキシャル成長（例えば、ＭＯＣＶＤやＲＦＭＢＥ等）され、半導体多層構造１６が形成されている。
【００２３】
このようにして作製された多層構造の表面には、例えばＴi／Ａlを局所的に堆積し熱処理する事によるソース電極１７、ドレイン電極１８のオーミックコンタクト領域が形成され、チャネル層１２に形成される２次元電子ガスと電気的に接続されている。
引き続き、例えばＷＳiＮ／Ａuを局所的に堆積することにより、例えば長さ０．１μｍのゲート電極１１０が形成される。
【００２４】
更に、例えば１×１０¹⁰ｄｙｎ／ｃｍ²なる圧縮性の応力を伴う絶縁層を、例えば０．５μｍなる厚さを伴って全面に堆積し、更に、例えばリアクティブイオンエッチング法により、ソース電極１７、ドレイン電極１８及びゲート電極１１０への上部に付着した絶縁層を削除することにより、各電極への電気的接続が達成されるとともにソース電極・ゲート電極間の半導体多層構造１６表面の全面及びドレイン電極・ゲート電極間の半導体多層構造１６表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層１１１及び１１２が形成され、もって本実施例に係る電界効果トランジスタが形成される。
【００２５】
本実施例の電界効果トランジスタとしての動作原理は第１の従来構造と同様であるので詳細な説明は省略する。
本実施例においては、ゲート電極直下の半導体多層構造中に圧縮性のひずみが発生し、その大きさは絶縁層中の応力及び絶縁層の厚さとゲート長の比によって決定される。
本実施例においては、上記圧縮性ひずみの大きさは、それが原因となってピエゾ電気効果によって生ずる負の電荷の総量が、キャリア供給層１４中のドナがイオン化して生ずる正電荷量とチャネル層１２とスペーサ層１３及びキャリア供給層１４中の自発分極の相違に起因する正電荷量の総和を上回る。
【００２６】
従って、ゲート電極直下のチャネル層中にはゲート電極にゲート電圧を印加していない状態で二次元電子ガスが存在せず、正の閾値を有するトランジスタ動作が実現される。
更に、本実施例においては絶縁層１１１及び１１２の直下の半導体多層構造中に伸張性のひずみが生じ、それが原因となってピエゾ電気効果による正の電荷が発生する。
それを中和するために、絶縁層１１１及び１１２の直下のチャネル層１２中の二次元電子ガス濃度が増加する。
【００２７】
チャネル層１２中の二次元電子ガス濃度の高い領域はゲート電極に対して自己整合的に形成される、即ち、二次元電子ガス濃度の高い領域と二次元電子ガスが存在しない領域の境界の位置は、伸張性のひずみが生じている領域と圧縮性のひずみが生じている領域の境界の位置、言い換えるならば、ゲート電極１１０と絶縁層１１１及び１１２の境界の位置に合致するので、本実施例による電界効果トランジスタの寄生抵抗は従来構造と比較して著しく低下する。
加えて、絶縁層１１１及び１１２中の応力の大きさ、絶縁層の厚さ、及びゲート長は極めて高精度かつ高再現性を伴って制御されるのであるから、本実施例による電界効果トランジスタにおいては、高精度かつ高再現性を有するトランジスタ動作特性が実現される。
【００２８】
［実施例２］
図２は本発明に係る第２の実施の例を示す説明図である。同図において、図１と同様の符号は同一または同等の部材を示す。
即ち、サファイア（０００１）基板２０上にＡlＮ（４０ｎｍ）のバッファ層２１，ＧaＮ（３μｍ）のチャネル層２２、Ａl_0.25Ｇa_0.75Ｎ（３ｎｍ）のスペーサ層２３、所定の濃度のＳiドナをドープしたＡl_0.25Ｇa_0.75Ｎ（８ｎｍ）キャリア供給層２４，ＧaＮ（４ｎｍ）のショットキー層２５が順次エピタキシャル成長（例えば、ＭＯＣＶＤやＲＦＭＢＥ等）され、半導体多層構造２６が形成されている。
【００２９】
このようにして作製された半導体多層構造の表面には、例えばＴi／Ａlを局所的に堆積し熱処理する事によるソース電極２７、ドレイン電極２８のオーミックコンタクト領域が形成され、チャネル層２２に形成される２次元電子ガスと電気的に接続されている。
引き続き、バリア層２９を、例えば５ｎｍなる厚さを伴って半導体多層構造２６のソース電極・ドレイン電極間の部分の全面に堆積し、更に例えばＷＳiＮ／Ａuを局所的に堆積することにより、例えば長さ０．１μｍのゲート電極２１０が形成される。
【００３０】
更に、例えば、１×１０¹⁰ｄｙｎ／ｃｍ²なる圧縮性の応力を伴う絶縁層を、例えば１．５μｍなる厚さを伴って全面に堆積し、更に、例えばリアクティブイオンエッチング法により、ソース電極２７、ドレイン電極２８及びゲート電極２１０への上部に付着した絶縁層を削除することにより、各電極への電気的接続が達成されるとともにソース電極・ゲート電極間のバリア層２９表面の全面及びドレイン電極・ゲート電極間のバリア層２９表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層１１１及び１１２が形成され、もって本実施例に係る電界効果トランジスタが形成される。
【００３１】
本実施例の電界効果トランジスタとしての動作原理は第１の従来構造と同様であるので詳細な説明は省略する。
第１の実施例と同様に、本実施例においても、ゲート電極直下の半導体多層構造中に圧縮性のひずみが発生し、その大きさは絶縁層中の応力及び絶縁層の厚さとゲート長の比によって決定される。
本実施例においては、上記圧縮性ひずみの大きさは、それが原因となってピエゾ電気効果によって生ずる負の電荷の総量が、キャリア供給層２４中のドナがイオン化して生ずる正電荷量とチャネル層２２とスペーサ層２３及びキャリア供給層２４中の自発分極の相違に起因する正電荷量の総和を上回る。
【００３２】
従ってゲート電極直下のチャネル層中にはゲート電極にゲート電圧を印加していない状態で二次元電子ガスが存在せず、正の閾値を有するトランジスタ動作が実現される。
更に、第１の実施例と同様に、本実施例においては絶縁層２１１及び２１２の直下の半導体多層構造中に伸張性のひずみが生じ、それが原因となってピエゾ電気効果による正の電荷が発生する。
それを中和するために、絶縁層２１１及び２１２の直下のチャネル層２２中の二次元電子ガス濃度が増加する。
【００３３】
チャネル層２２中の二次元電子ガス濃度の高い領域はゲート電極に対して自己整合的に形成される、即ち、二次元電子ガス濃度の高い領域と二次元電子ガスが存在しない領域の境界の位置は、伸張性のひずみが生じている領域と圧縮性のひずみが生じている領域の境界の位置、言い換えるならばゲート電極２１０と絶縁層２１１及び２１２の境界の位置に合致するので、本実施例による電界効果トランジスタの寄生抵抗は従来構造と比較して著しく低下する。
【００３４】
更に本実施例においては、ゲート電極の直下にバリア層２９が位置している。この結果、第１の実施例と比較して同一ゲート電圧を印加した際のゲートリーク電流は著しく抑制されるので、更に優れたトランジスタ動作特性が実現される。
加えて、第１の実施例と同様に、絶縁層２１１及び２１２中の応力の大きさ、絶縁層の厚さ、及びゲート長は極めて高精度かつ高再現性を伴って制御されるのであるから、本実施例による電界効果トランジスタにおいては、高精度かつ高再現性を有するトランジスタ動作特性が実現される。
【００３５】
［実施例３］
図３は本発明に係る第３の実施の例を示す説明図である。
同図において、図１と同様の符号は同一または同等の部材を示す。
即ち、サファイア（０００１）基板３０上にＡlＮ（４０ｎｍ）のバッファ層３１，ＧaＮ（３μｍ）のチャネル層３２が順次エピタキシャル成長（例えば、ＭＯＣＶＤやＲＦＭＢＥ等）され、半導体多層構造３６が形成されている。
チャネル層３２の表面側の所定の厚さの部分には所定の濃度のＳiドナがドープされている。
【００３６】
このようにして作製された半導体多層構造３６の表面には、例えばＴi／Ａl等によるソース電極３７、ドレイン電極３８のオーミックコンタクト領域が形成され、チャネル層３２に形成される電子ガスと電気的に接続されている。
引き続き、例えばＷＳiＮ／Ａuを局所的に堆積することにより、例えば長さ０．１μｍのゲート電極３１０が形成される。
【００３７】
更に、例えば、１×１０¹⁰ｄｙｎ／ｃｍ²なる圧縮性の応力を伴う絶縁層を、例えば０．５μｍなる厚さを伴って全面に堆積し、更に、例えばリアクティブエッチング法により、ソース電極３７、ドレイン電極３８及びゲート電極３１０への上部に付着した絶縁層を削除することにより、各電極への電気的接続が達成されるとともにソース電極・ゲート電極間の半導体多層構造３６表面の全面及びドレイン電極・ゲート電極間の半導体多層構造３６表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層３１１及び３１２が形成され、もって本実施例に係る電界効果トランジスタが形成される。
【００３８】
本実施例の電界効果トランジスタとしての動作原理は第２の従来構造と同様であるので詳細な説明は省略する。
第１及び弟２の実施例と同様に、本実施例においても、ゲート電極直下の半導体多層構造中に圧縮性のひずみが発生し、その大きさは絶縁層中の応力及び絶縁層の厚さとゲート長の比によって決定される。
本実施例においては、上記圧縮性ひずみの大きさは、それが原因となってピエゾ電気効果によって生ずる負の電荷の総量が、チャネル層３４中のドナがイオン化して生ずる正電荷量を上回る。
【００３９】
従ってゲート電極直下のチャネル層中にはゲート電極にゲート電圧を印加していない状態で電子ガスが存在せず、正の閾値を有するトランジスタ動作が実現される。
更に、第１及び第２の実施例と同様に、本実施例においては絶縁層３１１及び３１２の直下の半導体多層構造中に伸張性のひずみが生じ、それが原因となってピエゾ電気効果による正の電荷が発生する。
それを中和するために、絶縁層３１１及び３１２の直下のチャネル層３２中の電子密度が増加する。
【００４０】
チャネル層３２中の電子密度の高い領域はゲート電極に対して自己整合的に形成される、即ち、電子密度の高い領域と電子ガスが存在しない領域の境界の位置は、伸張性のひずみが生じている領域と圧縮性のひずみが生じている領域の境界の位置、言い換えるならば、ゲート電極３１０と絶縁層３１１及び３１２の境界の位置に合致するので、本実施例による電界効果トランジスタの寄生抵抗は従来構造と比較して著しく低下する。
【００４１】
加えて、絶縁層３１１及び３１２中の応力の大きさ、絶縁層の厚さ、及びゲート長は極めて高精度かつ高再現性を伴って制御されるのであるから、本実施例による電界効果トランジスタにおいては、高精度かつ高再現性を有するトランジスタ動作特性が実現される。
【００４２】
［実施例４］
図４は本発明に係る第４の実施の例を示す説明図である。
同図において、図１と同様の符号は同一または同等の部材を示す。
即ち、サファイア（０００１）基板４０上にＡlＮ（４０ｎｍ）のバッファ層４１，ＧaＮ（３μｍ）のチャネル層４２が順次エピタキシャル成長（例えば、ＭＯＣＶＤやＲＦＭＢＥ等）され、半導体多層構造４６が形成されている。
チャネル層４２の表面側の所定の厚さの部分には所定の濃度のＳiドナがドープされている。
【００４３】
このようにして作製された半導体多層構造４６の表面には、例えばＴi／Ａl等によるソース電極４７、ドレイン電極４８のオーミックコンタクト領域が形成され、チャネル層４２に形成される電子ガスと電気的に接続されている。
引き続き、バリア層４９を、例えば５ｎｍなる厚さを伴って半導体多層構造４６のソース電極・ドレイン電極間の部分の全面に堆積し、更に例えばＷＳiＮ／Ａuを局所的に堆積することにより、例えば長さ０．１μｍのゲート電極４１０が形成される。
【００４４】
更に、例えば、１×１０¹⁰ｄｙｎ／ｃｍ²なる圧縮性の応力を伴う絶縁層を一列えば０．５μｍなる厚さを伴って全面に堆積し、更に、例えばリアクティブエッチング法により、ソース電極４７、ドレイン電極４８及びゲート電極４１０への上部に付着した絶縁層を削除することにより、各電極への電気的接続が達成されるとともにソース電極・ゲート電極間のバリア層４９表面の全面及びドレイン電極・ゲート電極間のバリア層４９表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層４１１及び４１２が形成され、もって本実施例に係る電界効果トランジスタが形成される。
【００４５】
本実施例の電界効果トランジスタとしての動作原理は第２の従来構造と同様であるので詳細な説明は省略する。
第１〜第３の実施例と同様に、本実施例においても、ゲート電極直下の半導体多層構造中に圧縮性のひずみが発生し、その大きさは絶縁層中の応力及び絶縁層の厚さとゲート長の比によって決定される。
本実施例においては、上記圧縮性ひずみの大きさは、それが原因となってピエゾ電気効果によって生ずる負の電荷の総量が、チャネル層４２中のドナがイオン化して生ずる正電荷量を上回る。
【００４６】
従って、ゲート電極直下のチャネル層中にはゲート電極にゲート電圧を印加していない状態で電子ガスが存在せず、正の閾値を有するトランジスタ動作が実現される。
更に、第２の実施例と同様に、本実施例においては絶縁層４１１及び４１２の直下の半導体多層構造中に伸張性のひずみが生じ、それが原因となってピエゾ電気効果による正の電荷が発生する。
それを中和するために、絶縁層４１１及び４１２の直下のチャネル層４２中の電子密度が増加する。
【００４７】
チャネル層３２中の電子密度の高い領域はゲート電極に対して自己整合的に形成される、即ち、電子密度の高い領域と電子ガスが存在しない領域の境界の位置は、伸張性のひずみが生じている領域と圧縮性のひずみが生じている領域の境界の位置、言い換えるならば、ゲート電極４１０と絶縁層４１１及び４１２の境界の位置に合致するので、本実施例による電界効果トランジスタの寄生抵抗は従来構造と比較して著しく低下する。
【００４８】
更に本実施例においては、第２の実施例と同様にゲート電極の直下にバリア層４９が位置している。
この結果、第３の実施例と比較して同一ゲート電圧を印加した際のゲートリーク電流は著しく抑制されるので、更に優れたトランジスタ動作特性が実現される。
加えて、絶縁層４１１及び４１２中の応力の大きさ、絶縁層の厚さ、及びゲート長は極めて高精度かつ高再現性を伴って制御されるのであるから、本実施例による電界効果トランジスタにおいては、高精度かつ高再現性を有するトランジスタ動作特性が実現される。
【００４９】
このように本発明の趣旨はソース電極・ゲート電極間及びドレイン電極・ゲート電極間に圧縮性の応力を伴う絶縁層を形成することにあるので、ソース電極、ドレイン電極、ゲート電極の材料及びその形成方法に関して変更を行った電界効果トランジスタも本発明に含まれることは明らかである。
変更の例としては、ソース電極及びドレイン電極を、例えばＴi／Ａlを局所的に堆積し、例えばＷＳiからなる高融点金属を前記Ｔi／Ａlの表面及び側面を覆う形状を伴って局所的に堆磧した後に、熱処理することによって形成するという変更が可能である。
また、ゲート電極を例えば、Ｎi／Ａuを順次堆積した後リフトオフにより形成するという変更が可能である。
【００５０】
更に、第１の実施例及び第３の実施例においては、先にゲート電極を形成した後に圧縮性の応力を伴う絶縁層を形成するという手法により本発明の効果を説明したが、先ず圧縮性の応力を伴う絶縁層を形成した後に、ゲート開口部分を形成し、その後にゲート電極を形成するという変更が可能である。
尚、本発明は実施例で示した半導体多層構造からなる電界効果トランジスタのみならず同様の機能を有する他の半導体多層構造からなる電界効果トランジスタにも適用可能である。
【００５１】
【発明の効果】
以上、実施例に基づいて詳細に説明したように、本発明は、ソース電極・ゲート電極間及びドレイン電極・ゲート電極間に所定の圧縮性の応力及び所定の厚さを伴う絶縁層を形成することにより、半導体多層構造中のゲート電極直下の部分に圧縮性のひずみを発生させるとともに半導体多層構造の絶縁層直下の部分に伸張性のひずみを発生させ・正の閾値電圧を伴うとともに寄生抵抗の低い電界効果トランジスタを提供するものである。これにより、優れたトランジスタ特性を有するノーマリオフ型のナイトライド系化合物半導体材料からなる電界効果トランジスタが提供される。
【図面の簡単な説明】
【図１】本発明に係る第１の実施例を示す説明図である。
【図２】本発明に係る第２の実施例を示す説明図である。
【図３】本発明に係る第３の実施例を示す説明図である。
【図４】本発明に係る第４の実施例を示す説明図である。
【図５】第１の従来例を示す説明図である。
【図６】第２の従来例を示す説明図である。
【符号の説明】
１０，２０，３０，４０，５０，６０基板
１１，２１，３１，４１，５１，６１バッファ層
１２，２２，３２，４２，５２，６２チャネル層
１３，２３，５３スペーサ層
１４，２４，５４，キャリア供給層
１５，２５，５５，ショットキー層
１６，２６，３６，４６，５６，６６半導体多層構造
１７，２７，３７，４７，５７，６７ソース電極
１８，２８，３８，４８，５８，６８ドレイン電極
２９，４９バリア層
１００，２１０，３１０，４１０，５１０，６１０ゲート電極
１１１，１１２，２１１，２１２，３１１，３１２，４１１，４１２絶縁層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an n-type field effect transistor made of a nitride compound semiconductor material excellent in breakdown voltage characteristics and high-frequency power characteristics, and more particularly to an n-type field effect transistor realizing a positive threshold voltage and a small parasitic resistance. It is.
[0002]
[Prior art]
A conventional field effect transistor (hereinafter referred to as FET = Field Effect Transistor) made of a nitride compound semiconductor material will be described.
FIG. 5 is an explanatory view showing a first typical structure of a conventional FET.
A buffer layer 51 of AlN (40 nm), a channel layer 52 of GaN (3 μm), Al on a sapphire (0001) substrate 50. _0.25 Ga _0.75 N (3 nm) spacer layer 53, Al doped with Si donor of predetermined concentration _0.25 Ga _0.75 An N (8 nm) carrier supply layer 54 and a GaN (4 nm) Schottky layer 55 are sequentially epitaxially grown (for example, MOCVD, RF MBE, etc.), and a semiconductor multilayer structure 56 is formed.
[0003]
In this multilayer structure, Al in a thermal equilibrium state is used. _0.25 Ga _0.75 Due to the difference in lattice constant between N and GaN, Al _0.25 Ga _0.75 Extensive strain occurs in the N spacer layer 53 and the carrier supply layer 54.
Al _0.25 Ga _0.75 Due to the piezoelectric effect of N, Al _0.25 Ga _0.75 Positive charges are induced at the interface between the N spacer layer 53 and the GaN channel layer 52.
Also, Al _0.25 Ga _0.75 A positive charge is induced at the interface due to the difference in spontaneous polarization between N and GaN.
In addition, Al _0.25 Ga _0.75 The donor in the N carrier supply layer 54 becomes an ion having a positive charge.
[0004]
A two-dimensional electron gas having an action of neutralizing these positive charges is formed in the vicinity of the interface with the spacer layer 53 in the channel layer 52.
On the surface of the semiconductor multilayer structure thus fabricated, ohmic contact regions of the source electrode 57 and the drain electrode 58 made of, for example, Ti / Al are formed, and the two-dimensional electron gas formed in the channel layer 52 is electrically It is connected to the.
For example, WSiN / Au is sequentially deposited on the surface of the Schottky layer 55 to form the gate electrode 510.
[0005]
FIG. 6 is an explanatory view showing a second typical structure of a conventional FET.
A buffer layer 61 of AlN (40 nm) and a channel layer 62 of GaN (3 μm) are sequentially epitaxially grown on the sapphire (0001) substrate 60 (for example, MOCVD, RF MBE, etc.) to form a semiconductor multilayer structure 66.
A portion having a predetermined thickness on the surface side of the channel layer 62 is doped with Si donor having a predetermined concentration.
In this multilayer structure, the donor in the channel layer 62 becomes ions having a positive charge.
[0006]
An electron gas having an action of neutralizing the positive charge is formed in the channel layer 62.
The channel layer 62 has a donor ion which is a positive ion, but no electron gas, and a Schottky barrier is formed by a surface depletion layer.
On the surface of the semiconductor multilayer structure manufactured in this way, ohmic contact regions of a source electrode 67 and a drain electrode 68 made of, for example, Ti / Al are formed, and are electrically connected to an electron gas formed in the channel layer 62. Has been.
[0007]
Further, the gate electrode 610 is formed by sequentially depositing, for example, WSiN / Au on the surface of the channel layer 62.
In the FET having this structure, the thickness of the depletion layer in the channel layer is changed by changing the gate voltage applied to the gate electrode, and the drain current is modulated.
[0008]
In any of the above two conventional structures, an electron gas is present in the channel layer immediately below without applying a bias voltage to the gate electrode, and the source electrode and the drain electrode are electrically connected.
In order to cut off electrical conduction between the source electrode and the drain electrode, it is necessary to apply a negative voltage to the gate electrode.
That is, all of the above conventional structures are normally-on transistors each having a negative threshold voltage.
[0009]
On the other hand, from the viewpoint of circuit design, when no bias voltage is applied to the gate electrode, the source electrode and the drain electrode are not electrically connected to each other. It is indispensable to realize a transistor having the characteristic that electrical conduction occurs in the transistor, that is, a normally-off transistor having a positive threshold voltage.
[0010]
As means for realizing a normally-off type transistor having a positive threshold voltage in the category of the conventional structure, for example, in the first conventional structure, when forming the semiconductor multilayer structure 56, the spacer layer 53 and The AlN composition (0.25 in the first conventional structure) of the carrier supply layer 54 is reduced, the tensile strain generated in these layers is reduced, and the interface between the spacer layer 53 and the GaN channel layer 52 is caused by the piezoelectric effect. Before the gate electrode 510 is formed, the semiconductor multilayer structure 56 immediately below the gate electrode 510 is formed. A method of locally etching the substrate or a combination of these methods is conceivable.
[0011]
As for the second conventional structure, when the semiconductor multilayer structure 66 is formed, a method of thinning a portion doped with Si donor on the surface side of the channel layer 62, or reducing the doping concentration of the donor. Prior to the formation of the gate electrode 610, the semiconductor multilayer structure 66 in the region immediately below it is locally etched, and the portion of the channel layer 62 on the surface side of the channel layer 62 only in that region is thinned. Or a combination of these methods.
[0012]
However, these methods have the following problems.
In the method of controlling the thickness of the Si donor-containing layer, the donor concentration, or the AlN composition of the spacer layer and the barrier layer in the first conventional structure when forming the semiconductor multilayer structure, When no bias voltage is applied to the electrode, there is no electron gas in the channel layer directly under the gate electrode, but there is almost no electron gas in the channel layer between the source electrode and the gate electrode and between the drain electrode and the gate electrode. .
[0013]
Therefore, the parasitic resistance is remarkably increased and it is impossible to realize an excellent transistor operation.
Further, in the method of locally etching the semiconductor multilayer structure immediately below the gate electrode formation, the electron gas concentration in the portion adjacent to the region immediately below the gate electrode of the channel layer is kept high. Although the parasitic resistance does not increase, it is impossible to produce a transistor with uniform characteristics because the etching depth cannot be accurately controlled.
[0014]
[Problems to be solved by the invention]
Thus, conventionally, it has been difficult to accurately realize a normally-off transistor that is made of a nitride compound semiconductor material and has a small parasitic resistance and a positive threshold voltage.
The present invention is to solve such problems, and provides a transistor made of a normally-off type nitride compound semiconductor material having a small parasitic resistance and a positive threshold voltage with good reproducibility and controllability. For the purpose.
[0015]
[Means for Solving the Problems]
In order to achieve such an object, according to claim 1 of the present invention. Nitride compound semiconductor As illustrated in FIG. 1, the field effect transistor is formed by sequentially depositing a buffer layer 11, a channel layer 12, a spacer layer 13, a carrier supply layer 14, and a Schottky layer 15 on a substrate 10. Nitride compound semiconductor A semiconductor multilayer structure 16 is formed, and a source electrode 17, a drain electrode 18, and a gate electrode 110 are formed on the surface of the semiconductor multilayer structure 16. Nitride compound semiconductor In a field effect transistor, an insulating layer having compressive stress with a shape covering the entire surface of the semiconductor multilayer structure 16 between the source electrode and the gate electrode and the entire surface of the semiconductor multilayer structure 16 between the drain electrode and the gate electrode 111 and 112 are formed The piezo effect is normally off It has a feature in that.
[0016]
According to claim 2 of the present invention Nitride compound semiconductor As illustrated in FIG. 2, the field effect transistor is formed by sequentially depositing a buffer layer 21, a channel layer 22, a spacer layer 23, a carrier supply layer 24, and a Schottky layer 25 on a substrate 20. Nitride compound semiconductor A semiconductor multilayer structure 26 is formed, and a source electrode 27 and a drain electrode 28 are formed on the surface of the semiconductor multilayer structure 26. Nitride compound semiconductor In the field effect transistor, a barrier layer 29 with compressive stress is formed between the source electrode and the drain electrode on the surface of the semiconductor multilayer structure 26, and a gate electrode 210 is locally formed on the barrier layer 29, Insulating layers 211 and 212 with compressive stress are formed with a shape covering the entire surface of the barrier layer 2 between the gate electrodes 19 and the entire surface of the barrier layer 29 between the drain electrode and the gate electrode. The piezo effect is normally off It has a feature in that.
[0017]
According to claim 3 of the present invention Nitride compound semiconductor As illustrated in FIG. 3, the field effect transistor is formed by sequentially depositing a buffer layer 31 and a channel layer 32 on a substrate 30. Nitride compound semiconductor A semiconductor multilayer structure 36 is formed, and a source electrode 37, a drain electrode 38, and a gate electrode 310 are formed on the surface of the semiconductor multilayer structure 36. Nitride compound semiconductor In the field effect transistor, an insulating layer with compressive stress is formed with a shape covering the entire surface of the semiconductor multilayer structure 36 between the source electrode and the gate electrode and the entire surface of the semiconductor multilayer structure 36 between the drain electrode and the gate electrode. 311 and 312 are formed The piezo effect is normally off It has a feature in that.
[0018]
Further, according to claim 4 of the present invention. Nitride compound semiconductor As illustrated in FIG. 4, the field effect transistor is formed by sequentially depositing a buffer layer 41 and a channel layer 42 on a substrate 40. Nitride compound semiconductor A semiconductor multilayer structure 46 is formed, and a source electrode 47 and a drain electrode 48 are formed on the surface of the semiconductor multilayer structure 46. Nitride compound semiconductor In the field effect transistor, a barrier layer 49 with compressive stress is formed between the source electrode and the drain electrode on the surface of the semiconductor multilayer structure 46, and a gate electrode 410 is locally formed on the barrier layer 49. Insulating layers 411 and 412 with compressive stress are formed with a shape covering the entire surface of the barrier layer 49 between the gate electrodes and the entire surface of the barrier layer 49 between the drain electrode and the gate electrode. The piezo effect is normally off It has a feature in that.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
The field effect transistor according to the present invention includes an insulating layer having compressive stress on the surface of the semiconductor multilayer structure, the entire surface of the semiconductor multilayer structure between the source electrode and the gate electrode, and the entire surface of the semiconductor multilayer structure between the drain electrode and the gate electrode. It is deposited with a shape that covers.
The region immediately below the insulating layer of the semiconductor multilayer structure is accompanied by an extensible strain as a reaction of the stress in the insulating layer, whereas the region immediately below the gate electrode is accompanied by a compressive strain.
[0020]
Due to the effect of compressive strain generated in the region immediately below the gate electrode of the semiconductor multilayer structure, the threshold voltage of the transistor changes in the positive direction due to the piezoelectric effect as compared with the case without the insulating layer. A transistor having a desired positive threshold voltage is realized by controlling the stress generated therein and the thickness of the insulating layer and generating a predetermined strain in the semiconductor multilayer structure.
Further, due to the stretchable strain generated in the region immediately below the insulating layer, the electron concentration in the channel layer in this region increases due to the piezoelectric effect.
[0021]
The boundary between the region with tensile strain and the region with compressive strain in the semiconductor multilayer structure coincides with the boundary between the gate electrode and the insulating layer. It is formed in a self-aligned manner with respect to the electrode.
Therefore, a field effect transistor in which parasitic resistance due to the region is suppressed is realized by the present invention.
Furthermore, since the stress of the insulating layer and the thickness of the insulating layer can be controlled with high accuracy and reproducibility, a field effect transistor having the above characteristics can be provided with high reproducibility and controllability.
[0022]
【Example】
Embodiments of the present invention will be described with reference to the drawings.
[Example 1]
FIG. 1 is an explanatory view showing a first embodiment according to the present invention.
In the figure, an AlN (40 nm) buffer layer 11, a GaN (3 μm) channel layer 12, Al on a sapphire (0001) substrate 10. _0.25 Ga _0.75 N (3 nm) spacer layer 13, Al doped with Si donor at a predetermined concentration _0.25 Ga _0.75 An N (8 nm) carrier supply layer 14 and a GaN (4 nm) Schottky layer 15 are sequentially epitaxially grown (for example, MOCVD, RF MBE, etc.), and a semiconductor multilayer structure 16 is formed.
[0023]
On the surface of the multilayer structure thus fabricated, ohmic contact regions of the source electrode 17 and the drain electrode 18 are formed by locally depositing and heat-treating, for example, Ti / Al, and are formed in the channel layer 12. It is electrically connected to a two-dimensional electron gas.
Subsequently, for example, WSiN / Au is locally deposited to form a gate electrode 110 having a length of, for example, 0.1 μm.
[0024]
Furthermore, for example, 1 × 10 ^Ten dyn / cm ² An insulating layer with compressive stress is deposited on the entire surface with a thickness of 0.5 μm, for example, and further, for example, by reactive ion etching, an upper portion on the source electrode 17, the drain electrode 18 and the gate electrode 110. By removing the insulating layer attached to the electrode, electrical connection to each electrode is achieved and the entire surface of the semiconductor multilayer structure 16 between the source electrode and the gate electrode and the surface of the semiconductor multilayer structure 16 between the drain electrode and the gate electrode Insulating layers 111 and 112 with compressive stress are formed with a shape covering the entire surface, and thus the field effect transistor according to this embodiment is formed.
[0025]
Since the operating principle of the field effect transistor of this embodiment is the same as that of the first conventional structure, detailed description thereof is omitted.
In this embodiment, compressive strain is generated in the semiconductor multilayer structure directly under the gate electrode, and the magnitude thereof is determined by the stress in the insulating layer and the ratio between the thickness of the insulating layer and the gate length.
In the present embodiment, the magnitude of the compressive strain is such that the total amount of negative charges caused by the piezoelectric effect is caused by the positive charge amount generated by ionization of the donor in the carrier supply layer 14 and the channel. This exceeds the total amount of positive charges resulting from the difference in spontaneous polarization in the layer 12, the spacer layer 13, and the carrier supply layer 14.
[0026]
Therefore, in the channel layer immediately below the gate electrode, there is no two-dimensional electron gas in a state where no gate voltage is applied to the gate electrode, and a transistor operation having a positive threshold is realized.
Furthermore, in this embodiment, a tensile strain is generated in the semiconductor multilayer structure immediately below the insulating layers 111 and 112, and this causes a positive charge due to the piezoelectric effect.
In order to neutralize it, the two-dimensional electron gas concentration in the channel layer 12 immediately below the insulating layers 111 and 112 increases.
[0027]
A region having a high two-dimensional electron gas concentration in the channel layer 12 is formed in a self-aligned manner with respect to the gate electrode, that is, a position of a boundary between a region having a high two-dimensional electron gas concentration and a region where no two-dimensional electron gas exists. Corresponds to the position of the boundary between the region where the tensile strain is generated and the region where the compressive strain is generated, in other words, the position of the boundary between the gate electrode 110 and the insulating layers 111 and 112. The parasitic resistance of the field effect transistor according to the example is significantly reduced compared to the conventional structure.
In addition, since the magnitude of the stress in the insulating layers 111 and 112, the thickness of the insulating layer, and the gate length are controlled with extremely high accuracy and high reproducibility, in the field effect transistor according to this embodiment, The transistor operating characteristics with high accuracy and high reproducibility are realized.
[0028]
[Example 2]
FIG. 2 is an explanatory view showing a second embodiment according to the present invention. In the figure, the same reference numerals as those in FIG. 1 denote the same or equivalent members.
That is, a buffer layer 21 of AlN (40 nm), a channel layer 22 of GaN (3 μm), Al on a sapphire (0001) substrate 20. _0.25 Ga _0.75 N (3 nm) spacer layer 23, Al doped with Si donor at a predetermined concentration _0.25 Ga _0.75 An N (8 nm) carrier supply layer 24 and a GaN (4 nm) Schottky layer 25 are sequentially epitaxially grown (for example, MOCVD, RF MBE, etc.) to form a semiconductor multilayer structure 26.
[0029]
On the surface of the semiconductor multilayer structure thus fabricated, ohmic contact regions of the source electrode 27 and the drain electrode 28 are formed by locally depositing and heat-treating, for example, Ti / Al, and are formed in the channel layer 22. Electrically connected to the two-dimensional electron gas.
Subsequently, the barrier layer 29 is deposited on the entire surface of the portion between the source electrode and the drain electrode of the semiconductor multilayer structure 26 with a thickness of, for example, 5 nm, and further, for example, by locally depositing WSiN / Au, for example, A gate electrode 210 having a thickness of 0.1 μm is formed.
[0030]
Furthermore, for example, 1 × 10 ^Ten dyn / cm ² An insulating layer with compressive stress is deposited on the entire surface with a thickness of, for example, 1.5 μm, and the upper portions on the source electrode 27, the drain electrode 28, and the gate electrode 210 are further formed by, for example, reactive ion etching. By removing the insulating layer attached to the electrode, electrical connection to each electrode is achieved, and the entire surface of the barrier layer 29 between the source electrode and the gate electrode and the entire surface of the barrier layer 29 between the drain electrode and the gate electrode Insulating layers 111 and 112 with compressive stress are formed with the shape covering the film, thereby forming the field effect transistor according to this embodiment.
[0031]
Since the operating principle of the field effect transistor of this embodiment is the same as that of the first conventional structure, detailed description thereof is omitted.
Similar to the first embodiment, also in this embodiment, compressive strain is generated in the semiconductor multilayer structure immediately below the gate electrode, and the magnitude thereof is the stress in the insulating layer, the thickness of the insulating layer, and the gate length. Determined by the ratio.
In the present embodiment, the magnitude of the compressive strain is such that the total amount of negative charges generated by the piezoelectric effect due to the compressive strain is the amount of positive charges generated by ionization of the donor in the carrier supply layer 24 and the channel. This exceeds the total amount of positive charges resulting from the difference in spontaneous polarization in the layer 22, the spacer layer 23, and the carrier supply layer 24.
[0032]
Therefore, in the channel layer immediately below the gate electrode, there is no two-dimensional electron gas in a state where no gate voltage is applied to the gate electrode, and a transistor operation having a positive threshold is realized.
Further, as in the first embodiment, in this embodiment, a tensile strain is generated in the semiconductor multilayer structure immediately below the insulating layers 211 and 212, and this causes a positive charge due to the piezoelectric effect. appear.
In order to neutralize it, the two-dimensional electron gas concentration in the channel layer 22 immediately below the insulating layers 211 and 212 increases.
[0033]
A region having a high two-dimensional electron gas concentration in the channel layer 22 is formed in a self-aligned manner with respect to the gate electrode, that is, a position of a boundary between a region having a high two-dimensional electron gas concentration and a region where no two-dimensional electron gas exists. Corresponds to the position of the boundary between the region where the compressive strain is generated and the region where the compressive strain is generated, in other words, the position of the boundary between the gate electrode 210 and the insulating layers 211 and 212. The parasitic resistance of the field effect transistor due to is significantly reduced as compared with the conventional structure.
[0034]
Further, in this embodiment, the barrier layer 29 is located immediately below the gate electrode. As a result, the gate leakage current when the same gate voltage is applied as compared with the first embodiment is remarkably suppressed, so that further excellent transistor operating characteristics are realized.
In addition, as in the first embodiment, the magnitude of stress in the insulating layers 211 and 212, the thickness of the insulating layer, and the gate length are controlled with extremely high accuracy and high reproducibility. In the field effect transistor according to this embodiment, transistor operation characteristics having high accuracy and high reproducibility are realized.
[0035]
[Example 3]
FIG. 3 is an explanatory view showing a third embodiment according to the present invention.
In the figure, the same reference numerals as those in FIG. 1 denote the same or equivalent members.
That is, a buffer layer 31 of AlN (40 nm) and a channel layer 32 of GaN (3 μm) are sequentially epitaxially grown (for example, MOCVD, RF MBE, etc.) on the sapphire (0001) substrate 30 to form a semiconductor multilayer structure 36. .
A portion having a predetermined thickness on the surface side of the channel layer 32 is doped with Si donor having a predetermined concentration.
[0036]
On the surface of the semiconductor multilayer structure 36 manufactured in this way, ohmic contact regions of a source electrode 37 and a drain electrode 38 made of, for example, Ti / Al are formed, and are electrically connected to an electron gas formed in the channel layer 32. It is connected.
Subsequently, for example, WSiN / Au is locally deposited to form a gate electrode 310 having a length of, for example, 0.1 μm.
[0037]
Furthermore, for example, 1 × 10 ^Ten dyn / cm ² An insulating layer with compressive stress is deposited on the entire surface with a thickness of, for example, 0.5 μm, and is further formed on the source electrode 37, the drain electrode 38, and the gate electrode 310 by, for example, reactive etching. By removing the attached insulating layer, electrical connection to each electrode is achieved, and the entire surface of the semiconductor multilayer structure 36 between the source electrode and the gate electrode and the surface of the semiconductor multilayer structure 36 between the drain electrode and the gate electrode are formed. Insulating layers 311 and 312 having compressive stress are formed with a shape covering the entire surface, and thus the field effect transistor according to this embodiment is formed.
[0038]
Since the operating principle of the field effect transistor of this embodiment is the same as that of the second conventional structure, detailed description thereof is omitted.
Similar to the first and second embodiment, in this embodiment, compressive strain is generated in the semiconductor multilayer structure directly under the gate electrode, and the magnitude of the strain is the stress in the insulating layer and the thickness of the insulating layer. It is determined by the ratio of gate length.
In this embodiment, the magnitude of the compressive strain is such that the total amount of negative charges caused by the piezoelectric effect is greater than the amount of positive charges generated by ionization of the donor in the channel layer 34.
[0039]
Accordingly, in the channel layer immediately below the gate electrode, there is no electron gas in a state where no gate voltage is applied to the gate electrode, and a transistor operation having a positive threshold is realized.
Further, as in the first and second embodiments, in this embodiment, tensile strain is generated in the semiconductor multilayer structure immediately below the insulating layers 311 and 312, which causes positive distortion due to the piezoelectric effect. Is generated.
In order to neutralize it, the electron density in the channel layer 32 immediately below the insulating layers 311 and 312 increases.
[0040]
A region having a high electron density in the channel layer 32 is formed in a self-aligned manner with respect to the gate electrode. That is, the position of the boundary between the region having a high electron density and the region where no electron gas is present causes stretchable strain. The parasitic resistance of the field effect transistor according to this embodiment is the same as the position of the boundary between the gate electrode 310 and the insulating layers 311 and 312. Is significantly lower than the conventional structure.
[0041]
In addition, since the magnitude of stress in the insulating layers 311 and 312, the thickness of the insulating layer, and the gate length are controlled with extremely high accuracy and high reproducibility, in the field effect transistor according to this embodiment, The transistor operating characteristics with high accuracy and high reproducibility are realized.
[0042]
[Example 4]
FIG. 4 is an explanatory view showing a fourth embodiment according to the present invention.
In the figure, the same reference numerals as those in FIG. 1 denote the same or equivalent members.
That is, the buffer layer 41 of AlN (40 nm) and the channel layer 42 of GaN (3 μm) are sequentially epitaxially grown (for example, MOCVD, RF MBE, etc.) on the sapphire (0001) substrate 40 to form the semiconductor multilayer structure 46. .
A portion having a predetermined thickness on the surface side of the channel layer 42 is doped with Si donor having a predetermined concentration.
[0043]
On the surface of the semiconductor multilayer structure 46 manufactured in this way, ohmic contact regions of a source electrode 47 and a drain electrode 48 made of, for example, Ti / Al are formed, and are electrically connected to an electron gas formed in the channel layer 42. It is connected.
Subsequently, the barrier layer 49 is deposited on the entire surface of the portion between the source electrode and the drain electrode of the semiconductor multilayer structure 46 with a thickness of, for example, 5 nm, and further, for example, by locally depositing WSiN / Au, A gate electrode 410 having a thickness of 0.1 μm is formed.
[0044]
Furthermore, for example, 1 × 10 ^Ten dyn / cm ² An insulating layer with compressive stress is deposited on the entire surface with a thickness of 0.5 μm if it is arranged in one row, and further, for example, by a reactive etching method on the upper part to the source electrode 47, the drain electrode 48 and the gate electrode 410. By removing the attached insulating layer, electrical connection to each electrode is achieved, and the entire surface of the barrier layer 49 between the source electrode and the gate electrode and the entire surface of the barrier layer 49 between the drain electrode and the gate electrode are formed. Insulating layers 411 and 412 with compressive stress are formed along with the shape to be covered, so that the field effect transistor according to this embodiment is formed.
[0045]
Since the operating principle of the field effect transistor of this embodiment is the same as that of the second conventional structure, detailed description thereof is omitted.
Similar to the first to third embodiments, in this embodiment, compressive strain is generated in the semiconductor multilayer structure directly under the gate electrode, and the magnitude of the strain is the same as the stress in the insulating layer and the thickness of the insulating layer. It is determined by the ratio of the gate length.
In this embodiment, the magnitude of the compressive strain is such that the total amount of negative charges caused by the piezoelectric effect is greater than the amount of positive charges generated by ionization of the donor in the channel layer 42.
[0046]
Therefore, in the channel layer immediately below the gate electrode, there is no electron gas in a state where no gate voltage is applied to the gate electrode, and a transistor operation having a positive threshold is realized.
Further, as in the second embodiment, in this embodiment, a tensile strain is generated in the semiconductor multilayer structure immediately below the insulating layers 411 and 412, and this causes a positive charge due to the piezoelectric effect. appear.
In order to neutralize it, the electron density in the channel layer 42 immediately below the insulating layers 411 and 412 increases.
[0047]
A region having a high electron density in the channel layer 32 is formed in a self-aligned manner with respect to the gate electrode. That is, the position of the boundary between the region having a high electron density and the region where no electron gas is present causes stretchable strain. The parasitic resistance of the field effect transistor according to this embodiment is the same as the position of the boundary between the gate electrode 410 and the insulating layers 411 and 412. Is significantly lower than the conventional structure.
[0048]
Further, in this embodiment, the barrier layer 49 is located immediately below the gate electrode, as in the second embodiment.
As a result, the gate leakage current when the same gate voltage is applied as compared with the third embodiment is remarkably suppressed, so that further excellent transistor operating characteristics are realized.
In addition, since the magnitude of the stress in the insulating layers 411 and 412, the thickness of the insulating layer, and the gate length are controlled with extremely high accuracy and high reproducibility, in the field effect transistor according to this embodiment, The transistor operating characteristics with high accuracy and high reproducibility are realized.
[0049]
Thus, since the gist of the present invention is to form an insulating layer with compressive stress between the source electrode and the gate electrode and between the drain electrode and the gate electrode, the material of the source electrode, the drain electrode, and the gate electrode and its It is obvious that the present invention also includes a field effect transistor in which the formation method is changed.
As an example of the modification, the source electrode and the drain electrode are locally deposited, for example, Ti / Al, and a refractory metal made of, for example, WSi is locally deposited with a shape covering the surface and side surfaces of the Ti / Al. It is possible to change it by forming it by heat treatment after it has been wrinkled.
In addition, it is possible to change the gate electrode by, for example, forming Ni / Au sequentially by lift-off.
[0050]
Further, in the first embodiment and the third embodiment, the effect of the present invention has been described by the method of forming the insulating layer with compressive stress after forming the gate electrode first. It is possible to change such that the gate opening is formed after the insulating layer having the above stress is formed, and then the gate electrode is formed.
The present invention can be applied not only to the field effect transistor having the semiconductor multilayer structure shown in the embodiment but also to the field effect transistor having another semiconductor multilayer structure having the same function.
[0051]
【The invention's effect】
As described above in detail based on the embodiments, the present invention forms an insulating layer having a predetermined compressive stress and a predetermined thickness between the source electrode and the gate electrode and between the drain electrode and the gate electrode. As a result, compressive strain is generated in the portion immediately below the gate electrode in the semiconductor multilayer structure and tensile strain is generated in the portion immediately below the insulating layer of the semiconductor multilayer structure. A low field effect transistor is provided. This provides a field effect transistor made of a normally-off nitride compound semiconductor material having excellent transistor characteristics.
[Brief description of the drawings]
FIG. 1 is an explanatory view showing a first embodiment according to the present invention.
FIG. 2 is an explanatory view showing a second embodiment according to the present invention.
FIG. 3 is an explanatory view showing a third embodiment according to the present invention.
FIG. 4 is an explanatory view showing a fourth embodiment according to the present invention.
FIG. 5 is an explanatory diagram showing a first conventional example.
FIG. 6 is an explanatory diagram showing a second conventional example.
[Explanation of symbols]
10, 20, 30, 40, 50, 60 substrate
11, 21, 31, 41, 51, 61 Buffer layer
12, 22, 32, 42, 52, 62 channel layer
13, 23, 53 Spacer layer
14, 24, 54, carrier supply layer
15, 25, 55, Schottky layer
16, 26, 36, 46, 56, 66 Semiconductor multilayer structure
17, 27, 37, 47, 57, 67 Source electrode
18, 28, 38, 48, 58, 68 Drain electrode
29, 49 Barrier layer
100, 210, 310, 410, 510, 610 Gate electrode
111, 112, 211, 212, 311, 312, 411, 412 Insulating layer

Claims

A buffer layer, a channel layer, a spacer layer, a carrier supply layer, and a Schottky layer are sequentially deposited on the substrate to form a nitride compound semiconductor multilayer semiconductor structure, and the source electrode, the drain electrode, and the gate electrode are the semiconductor. In the field effect transistor of nitride compound semiconductor formed on the surface of the multilayer structure, the shape covering the entire surface of the semiconductor multilayer structure between the source electrode and the gate electrode and the entire surface of the semiconductor multilayer structure between the drain electrode and the gate electrode the accompanied, insulated layer with a compressive stress is formed, nitride compound semiconductor field effect transistor, characterized that you have a normally-off by the piezoelectric effect.

A buffer layer, a channel layer, a spacer layer, a carrier supply layer, and a Schottky layer are sequentially deposited on the substrate to form a nitride compound semiconductor semiconductor multilayer structure, and a source electrode and a drain electrode are formed on the surface of the semiconductor multilayer structure. In the field effect transistor of nitride compound semiconductor formed on the barrier layer, a barrier layer is formed between the source electrode and the drain electrode on the surface of the semiconductor multilayer structure, a gate electrode is locally formed on the barrier layer, and the source the entire surface of the barrier layer surface between the entire surface of the barrier layer surface between the electrode and the gate electrode and the drain electrode and the gate electrode with a shape covering, insulation layer with a compressive stress is formed, and the normally-off by the piezoelectric effect is optionally nitride compound semiconductor field effect transistor according to claim Rukoto.

Buffer layer and the channel layer on a substrate a semiconductor multi-layer structure of the nitride compound semiconductor is formed by is sequentially deposited nitride-based source electrode, a drain electrode and a gate electrode is formed on the semiconductor multilayer structure surface In compound semiconductor field-effect transistors, insulation with compressive stress, with a shape covering the entire surface of the semiconductor multilayer structure between the source and gate electrodes and the entire surface of the semiconductor multilayer structure between the drain and gate electrodes layers are formed, nitride compound semiconductor field effect transistor, characterized that you have a normally-off by the piezoelectric effect.

A semiconductor multilayer structure of a nitride compound semiconductor is formed by sequentially depositing a buffer layer and a channel layer on a substrate, and a nitride compound semiconductor having a source electrode and a drain electrode formed on the surface of the semiconductor multilayer structure . In the field effect transistor, a barrier layer is formed between the source electrode and the drain electrode on the surface of the semiconductor multilayer structure, a gate electrode is locally formed on the barrier layer, and the entire surface of the barrier layer surface between the source electrode and the gate electrode is formed. and with a shape that covers the entire surface of the barrier layer surface between the drain electrode and the gate electrode, an insulating layer with a compressive stress is formed, nitride compound, characterized that you have a normally-off by the piezoelectric effect Semiconductor field effect transistor.