KR101172857B1 - Enhancement normally off nitride smiconductor device and manufacturing method thereof - Google Patents

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Abstract

본 발명은 노멀리 오프(normally off) 질화물 반도체 소자 및 그 제조방법에 관한 것으로, 기판 상부에 제1 질화물 반도체 층을 형성하는 단계; 상기 제1 질화물 반도체 층 소정 부위에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 상기 제1 질화물 반도체 층에 이온을 주입하는 단계; 상기 게이트 전극의 절연막을 소정 두께로 식각하는 단계; 상기 이온이 주입된 소스/드레인 영역의 상기 제1 질화물 반도체 층 상부에 제2 질화물 반도체 층을 형성하는 단계; 및 상기 제2 질화물 반도체 층 상부에 소스/드레인 전극을 형성하는 단계를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a normally off nitride semiconductor device and a method of manufacturing the same; forming a first nitride semiconductor layer on a substrate; Forming a gate electrode on a predetermined portion of the first nitride semiconductor layer; Implanting ions into the first nitride semiconductor layer on which the gate electrode is formed; Etching the insulating film of the gate electrode to a predetermined thickness; Forming a second nitride semiconductor layer overlying said first nitride semiconductor layer in said ion implanted source / drain region; And forming a source / drain electrode on the second nitride semiconductor layer.

이와 같은 본 발명을 제공하면, 게이트와 소오스/드레인이 셀프 얼라인으로 형성이 되고, 소스/드레인 영역에서의 2DEG 농도의 증가와 LDD 구조로 인하여 더 큰 항복전압을 갖는 노멀리 오프(normally-off) 소자를 구현할 수 있을 뿐만 아니라, 2DEG 농도를 선택적으로 높이기 위한 이온주입을 용이하게 함으로써 E 모드의 고출력/고주파 반도체 소자의 제조공정의 수를 많이 줄일 수 있어서 제조단가를 크게 낮출 수 있는 큰 장점이 있다.In the present invention, the gate and the source / drain are formed in self-alignment, and the normally-off has a higher breakdown voltage due to the increase of 2DEG concentration in the source / drain region and the LDD structure. Not only can the device be implemented, but also the ion implantation to selectively increase the 2DEG concentration can be facilitated, thereby greatly reducing the number of manufacturing processes of the high power / high frequency semiconductor device in the E mode, thereby greatly reducing the manufacturing cost. have.

2DEG, 노멀리 오프(normally off), HEMT, 질화물 반도체, 밴드갭, LDD(Lightly Doped Drain) 2DEG, normally off, HEMT, nitride semiconductor, bandgap, lightly doped drain

Description

인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법{Enhancement normally off nitride smiconductor device and manufacturing method thereof}Enhancement normally off nitride smiconductor device and manufacturing method

본 발명은 질화물 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 더 큰 항복전압과 노멀리 오프(normally-off) 소자를 구현할 수 있을 뿐만 아니라, 제조공정의 수를 많이 줄일 수 있는 인헨스먼트(enhancement) 모드의 고출력/고주파 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nitride semiconductor device and a method of manufacturing the same, and more particularly, to improve a breakdown voltage and a normally-off device, and to reduce the number of manufacturing processes. A high output / high frequency semiconductor device in an enhancement mode and a method of manufacturing the same.

고 전자 이동도 트랜지스터(HEMT)는 전통적인 전력 반도체 소자의 한 예이다. HEMT는 Ⅲ족 질화물 반도체를 사용하여 제작되는데, 이 반도체는 본 명세서에 언급된 대로, GaN, AlGaN, InGaN 또는 그와 같은 AlInGaN 계(system)로부터의 반도체 합금을 의미한다.High electron mobility transistors (HEMTs) are an example of traditional power semiconductor devices. HEMTs are fabricated using Group III nitride semiconductors, which refer to semiconductor alloys from GaN, AlGaN, InGaN or such AlInGaN systems, as mentioned herein.

전통적으로 알려진 기술에 의하면, HEMT는 예를 들어 도핑되지 않은 GaN으로 구성되는 제 1 Ⅲ족 질화물 반도체 바디와, 제 1 Ⅲ족 질화물 반도체 바디 위에 배치되며 예를 들어 AlGaN으로 구성되는 제 2 Ⅲ족 질화물 반도체 바디를 포함한다.According to conventionally known techniques, HEMTs are for example a group 1 III nitride semiconductor body composed of undoped GaN and a group II nitride nitride disposed over the group 1 III nitride semiconductor body and composed of AlGaN, for example. A semiconductor body.

잘 알려진 대로, 제 1 Ⅲ족 질화물 반도체 바디와 제 2 Ⅲ족 질화물 반도체 바디의 이종접합부(heterojunction)는 일반적으로 이차원 전자가스(2DEG)로 언급되는 전도성 영역을 형성하게 된다. 전형적인 HEMT는 또한 적어도 2 개의 전력 전극들(power electrodes)을 포함한다. 전류는 이 2개의 전력 전극들 사이에서 2DEG를 통하여 전도된다.As is well known, the heterojunctions of the first group III nitride semiconductor body and the second group III nitride semiconductor body form a conductive region, commonly referred to as a two-dimensional electron gas (2DEG). A typical HEMT also includes at least two power electrodes. Current is conducted through the 2DEG between these two power electrodes.

HEMT는 또한 게이트 장치(gate arrangement)를 포함하는데, 이 게이트 장치는 원하는 바에 따라 2DEG를 작동 가능하게 하거나 억제하도록 작동되며, 이에 의해 소자를 온(ON) 시키거나 오프(OFF) 시킬 수 있다. 결과적으로, HEMT는 전계효과 트랜지스터(FET)처럼 작동될 수 있다. 사실, 이러한 소자는 때로는 이종접합 전계효과 트랜지스터(HFET)로서 언급된다.The HEMT also includes a gate arrangement, which is operated to enable or suppress the 2DEG as desired, thereby enabling the device to be turned on or off. As a result, the HEMT can be operated like a field effect transistor (FET). In fact, such devices are sometimes referred to as heterojunction field effect transistors (HFETs).

높은 전류 운반 능력 및 높은 절연 파괴 전압(breakdown voltage) 성능을 갖는 Ⅲ족 질화물계의 이종접합 전력반도체 소자는 그것의 낮은 손실로 인하여 전력 어플리케이션에 적합하다. 그러나, 많은 Ⅲ족 질화물 반도체 소자들은 노멀리 온(normally ON) 소자인 바, 이는 소자를 오프시키려면 게이트에 바이어스를 걸어주는 것이 요구됨을 의미한다.Heterojunction power semiconductor devices of group III nitride based systems having high current carrying capacity and high breakdown voltage performance are suitable for power applications because of their low loss. However, many group III nitride semiconductor devices are normally ON devices, which means that biasing the gate is required to turn the device off.

노멀리 온 소자들은 전력 어플리케이션에 있어서는 덜 바람직한데, 그 이유는 a) 이러한 소자들은 노멀리 오프 소자보다 덜 효율적으로 작동되고, b) 노멀리 온 소자를 위한 구동 회로가 더욱 복잡하고 그로 인하여 더욱 비싸기 때문이다. 그래서, 노멀리 오프의 Ⅲ족 질화물 전력 반도체 소자를 제공하는 것이 요망된다.Normally on devices are less desirable for power applications because: a) these devices operate less efficiently than normally off devices, and b) the drive circuits for the normally on devices are more complex and therefore more expensive. Because. It is therefore desirable to provide a normally off group III nitride power semiconductor device.

AlGaN/GaN 이종 구조는 고출력 전계 효과 트랜지스터로 사용되는 것으로 AlGaN/GaN 계면에서 2차원 전자 가스(2DEG)를 이용하여 소스-드레인 전류의 흐름을 게이트 전압을 통하여 제어시킨다. 이러한 2차원 전자 가스는 AlGaN 표면 아래에 양의 전하에 반대되는 것이 생성되는 분극 현상으로 인하여 생성되는 것이다. 이러한 양의 전하는 주변 환경에 매우 민감하여 소스-드레인 전류에 요동을 가져오게 만든다.The AlGaN / GaN heterostructure is used as a high output field effect transistor. The AlGaN / GaN heterostructure uses a two-dimensional electron gas (2DEG) at the AlGaN / GaN interface to control the flow of the source-drain current through the gate voltage. This two-dimensional electron gas is generated due to a polarization phenomenon in which the opposite of the positive charge is generated below the AlGaN surface. This amount of charge is very sensitive to the surrounding environment, causing fluctuations in the source-drain current.

또한, 고출력/고주파 반도체 소자의 성능 향상을 위해서는 소스/드레인 전류의 캐리어로서 역할을 수행하는 2차원 전자 가스(2DEG) 농도를 높이고, 상대적으로 채널영역에서는 전자 이동도를 높일 수 있는 반도체 소자를 제조하는데 있어서 용이하면서 단가를 낮출 수 있는 제조방법이 요구되어 지고 있다.In addition, in order to improve the performance of the high power / high frequency semiconductor device, a semiconductor device capable of increasing the concentration of two-dimensional electron gas (2DEG) serving as a carrier of source / drain current and relatively increasing the electron mobility in the channel region is manufactured. There is a demand for a manufacturing method that can reduce the cost and ease the cost.

상술한 문제를 해결하기 위한 본 발명의 과제는 소스/드레인 영역에서의 2DEG 농도의 증가와 LDD 구조로 인하여 더 큰 항복전압을 갖는 노멀리 오프(normally-off) 소자를 구현하고자 하는 것과, E 모드의 고출력/고주파 반도체 소자의 제조공정의 수를 많이 줄여 제조단가를 크게 낮추고자 함이다. 또한, 오믹접촉시 열처리를 하더라도 접합저항을 크게 낮출 수 있고, 반도체층에 합금(Alloyed Metal) 전극이 아닌 금속을 바로 형성할 수 있게 하고자 함이다.An object of the present invention to solve the above problems is to implement a normally-off device having a higher breakdown voltage due to the increase of 2DEG concentration in the source / drain region and LDD structure, and E mode It is intended to significantly reduce the manufacturing cost by reducing the number of manufacturing processes of high power / high frequency semiconductor devices. In addition, even if the heat treatment during ohmic contact can significantly lower the bonding resistance, and to form a metal, rather than an alloy (Alloyed Metal) electrode directly on the semiconductor layer.

상술한 문제를 해결하기 위한 본 발명에 따른 반도체 소자의 제조방법으로서, 특징은 기판에 상부에 제1 질화물 반도체 층을 형성하는 단계; 상기 제1 질화물 반도체 층 소정 부위에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 상기 제1 질화물 반도체 층에 이온을 주입하는 단계; 상기 게이트 전극의 절연막을 소정 두께로 식각하는 단계; 상기 이온이 주입된 소스/드레인 영역의 상기 제1 질화물 반도체 층 상부에 제2 질화물 반도체 층을 형성하는 단계; 상기 제2 질화물 반도체 층 상부에 소스/드레인 전극을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to the present invention for solving the above problems, characterized in that the step of forming a first nitride semiconductor layer on the substrate; Forming a gate electrode on a predetermined portion of the first nitride semiconductor layer; Implanting ions into the first nitride semiconductor layer on which the gate electrode is formed; Etching the insulating film of the gate electrode to a predetermined thickness; Forming a second nitride semiconductor layer overlying said first nitride semiconductor layer in said ion implanted source / drain region; And forming a source / drain electrode on the second nitride semiconductor layer.

여기서, 상기 게이트 전극을 형성하는 단계는, 상기 제1 질화물 반도체 층 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 폴리 실리콘 또는 금속 막을 형성하는 단계; 상기 폴리 실리콘 또는 금속 막 상부에 절연막을 형성하는 단계; 상기 게이트 전극 몸체 형성을 위해 식각하는 단계; 상기 몸체가 형성된 기판 상부에 적어도 하나의 절연막을 형성하는 단계 및 상기 몸체 측면에 스페이서를 형성할 수 있도록 식각하는 단계를 포함하는 것이 바람직하다.The forming of the gate electrode may include forming a gate insulating layer on the first nitride semiconductor layer; Forming a polysilicon or metal film on the gate insulating film; Forming an insulating film on the polysilicon or metal film; Etching to form the gate electrode body; It is preferable to include forming at least one insulating film on the substrate on which the body is formed and etching to form a spacer on the side of the body.

또한, 상기 제1 질화물 반도체 층은 고 저항성(highly resistive) GaN 층인 것이 바람직하고, 상기 제2 질화물 반도체 층은 AlGaN 층인 것이 바람직하며, 상기 제1 질화물 반도체 층 및 제2 질화물 반도체 층은 MOCVD 법 또는 MBE 법으로 형성하는 것이 바람직하다.In addition, the first nitride semiconductor layer is preferably a highly resistive GaN layer, the second nitride semiconductor layer is preferably an AlGaN layer, the first nitride semiconductor layer and the second nitride semiconductor layer is MOCVD method or It is preferable to form by MBE method.

더하여, 바람직하게는 상기 절연막은 Al2O3 , HFO2, Si3N2 및 SiO2 중 적어도 어느 하나를 재질로 하는 것일 수 있고, 상기 기판 및 상기 제1 질화물 반도체 층 사이에 AlN 을 재질로 하는 버퍼층을 형성하는 단계를 더 포함하는 것일 수 있으며, 상기 스페이서는 실리콘 규소막 및 실리콘 산화막으로 형성하는 것일 수 있다. In addition, the insulating film is preferably Al 2 O 3 , HFO 2 , Si 3 N 2 and SiO 2 It may be made of at least one of the material, and further comprising the step of forming a buffer layer of AlN material between the substrate and the first nitride semiconductor layer, the spacer is a silicon silicon film and a silicon oxide film It may be to form.

그리고, 본 발명에 따른 질화물 반도체 소자로서, 상술한 제조방법으로 제조된 것을 특징으로 한다.In addition, the nitride semiconductor device according to the present invention is characterized by being manufactured by the above-described manufacturing method.

이와 같은 본 발명을 제공하면, 게이트와 소오스/드레인이 셀프 얼라인으로 형성이 되고, 소스/드레인 영역에서의 2DEG 농도의 증가와 LDD 구조로 인하여 더 큰 항복전압을 갖는 노멀리 오프(normally-off) 소자를 구현할 수 있을 뿐만 아니라, 게이트 전극을 및 LDD 구조를 먼저 형성함으로써, 2DEG 농도를 선택적으로 높 이기 위한 이온주입을 용이하게 함으로써 E 모드의 고출력/고주파 반도체 소자의 제조공정의 수를 많이 줄일 수 있어서 제조단가를 크게 낮출 수 있는 큰 장점이 있다.In the present invention, the gate and the source / drain are formed in self-alignment, and the normally-off has a higher breakdown voltage due to the increase of 2DEG concentration in the source / drain region and the LDD structure. In addition to implementing the device, the gate electrode and the LDD structure are formed first, thereby facilitating ion implantation to selectively increase the 2DEG concentration, thereby greatly reducing the number of manufacturing processes of the high power / high frequency semiconductor device in the E mode. There is a great advantage that can be significantly lower the manufacturing cost.

또한, 소스/드레인 전극의 오믹접촉 성능을 향상시키기 위해 상기 소스/드레인 영역의 2차원 전자 가스 농도를 증가시켜, 오믹접촉시 열처리를 하더라도 접합저항을 크게 낮출 수 있고, 반도체층에 합금(Alloyed Metal) 전극이 아닌 금속을 바로 형성할 수 있다는 점에서, 공정수가 상당히 줄어들고 제조단가를 낮출 수 있는 장점이 있다. In addition, in order to improve ohmic contact performance of the source / drain electrodes, the concentration of the two-dimensional electron gas in the source / drain regions may be increased, thereby significantly lowering the bonding resistance even when heat treatment is performed in the ohmic contact. In that it can directly form a metal rather than an electrode, there is an advantage that the number of processes can be significantly reduced and the manufacturing cost can be lowered.

이하 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

도 1(도 1a 내지 도 1e)은 본 발명에 따른 실시예로서, 노멀리 오프(normally-off) 질화물 전력 반도체 소자의 제조공정을 예시한 도면이고, 도 2는 본 발명의 실시예에 따른 노멀리 오프 질화물 반도체 소자의 제조공정의 흐름도를 예시한 것으로 이하 같이 참조하여 설명하기로 한다.FIG. 1 (FIGS. 1A to 1E) is an embodiment according to the present invention, which illustrates a manufacturing process of a normally-off nitride power semiconductor device, and FIG. 2 is a furnace according to an embodiment of the present invention. A flowchart of a manufacturing process of a far off nitride semiconductor device is illustrated and will be described below with reference to the following.

본 발명의 공정은 전체적으로, 기판에 상부에 제1 질화물 반도체 층을 형성하는 단계(S100); 상기 제1 질화물 반도체 층 소정부위에 게이트 전극을 형성하는 단계(S200); 상기 게이트 전극이 형성된 상기 제1 질화물 반도체 층에 이온을 주입 하는 단계(S300); 상기 게이트 전극의 절연막을 소정 두께로 식각하는 단계(S350); 상기 이온이 주입된 소스/드레인 영역의 상기 제1 질화물 반도체 층 상부에 제2 질화물 반도체 층을 형성하는 단계(S400); 및 상기 제2 질화물 반도체 층 상부에 소스/드레인 전극을 형성하는 단계(S500)를 포함하여 구성한다.The process of the present invention, as a whole, the step of forming a first nitride semiconductor layer on the substrate (S100); Forming a gate electrode on a predetermined portion of the first nitride semiconductor layer (S200); Implanting ions into the first nitride semiconductor layer on which the gate electrode is formed (S300); Etching the insulating film of the gate electrode to a predetermined thickness (S350); Forming a second nitride semiconductor layer on the first nitride semiconductor layer in the source / drain region into which the ions are implanted (S400); And forming a source / drain electrode on the second nitride semiconductor layer (S500).

도 1a 나타낸 바와 같이, 기판(10)에 버퍼층을 형성하는데, 이는 Si, SiC, 사파이어등 일반적인 반도체 기판(10)에 제1 질화물 반도체 층인 질화갈륨(GaN) 층(20)을 형성하기 위해서는 상기 기판(10)과 질화갈륨(GaN) 층(20)의 격자 부정합을 완화하기 위해 버퍼층을 형성하는 것이 바람직하다. 버퍼층으로는 질화알루미늄(AlN) 또는 저온에서 형성되는 GaN을 사용하는 것이 바람직하다. 이는 상기 양층의 접합시 격자 부정합으로 생기는 스트레스를 완화하기 위해 격자상수의 차이를 줄여 줄 수 있는 중간정도의 격자상수를 갖는 합금층을 형성하기 위함이다. 그 외에도 상술한 양층 간의 격자 부정합으로 인한 스트레스를 완화하기 위한 격자상수를 갖는 물질이면 어떤 것도 가능함은 물론이다.(도시하지 않음)As shown in FIG. 1A, a buffer layer is formed on a substrate 10, which is used to form a gallium nitride (GaN) layer 20, which is a first nitride semiconductor layer, on a general semiconductor substrate 10 such as Si, SiC, and sapphire. It is preferable to form a buffer layer to mitigate lattice mismatch between the (10) and gallium nitride (GaN) layer 20. It is preferable to use aluminum nitride (AlN) or GaN formed at a low temperature as the buffer layer. This is to form an alloy layer having a moderate lattice constant that can reduce the difference in lattice constant in order to alleviate the stress caused by lattice mismatching when the two layers are bonded. In addition, any material having a lattice constant for alleviating the stress caused by the lattice mismatch between the two layers described above is of course possible (not shown).

기판(10)에 버퍼층(AlN)을 형성하고, 제1 질화물 반도체 층으로 고저항성(Highly resistive) 질화갈륨(GaN) 층(20)을 형성하는데, 질화갈륨층의 형성은 물리적, 화학적 증착방법 모두 사용할 수 있으나 유기금속화학증착(MOCVD:Metal Organic Chemical Vapor Deposition) 방법 또는 분자선에픽탁시(MBE)법을 이용한 에피탁시얼 성장시키는 것이 바람직하다.(S100) A buffer layer (AlN) is formed on the substrate 10 and a highly resistive gallium nitride (GaN) layer 20 is formed as the first nitride semiconductor layer. The gallium nitride layer is formed by both physical and chemical vapor deposition methods. Although it may be used, it is preferable to grow epitaxially by using a metal organic chemical vapor deposition (MOCVD) method or a molecular beam epitaxy (MBE) method (S100).

MOCVD법은 유기금속화합물과 수소화합물의 가스 열분해 반응에 의하여 반도체 박막을 기판(10)위에 성장시키는 에피탁시 방법으로 1968년 GaAs 박막 성장을 시작으로 발전되어 많은 반도체의 성장에 응용되고 있다. 특히 1982년 MOCVD를 이용하여 제조한 수십나노 크기의 저차원 물질에서 일반 벌크구조와는 다른 독특한 특성이 발견된 이래, MOCVD법은 3차원 에피탁시 공정 이외에도 다양한 저차원 나노구조체의 합성에도 응용되고 있다.The MOCVD method is an epitaxial method for growing a semiconductor thin film on a substrate 10 by gas pyrolysis of an organometallic compound and a hydrogen compound. The MOCVD method has been developed since GaAs thin film growth in 1968 and has been applied to the growth of many semiconductors. Especially, in 1982, MOCVD method was applied to the synthesis of various low-dimensional nanostructures in addition to the three-dimensional epitaxy process. have.

MOCVD를 이용한 GaN의 에피성장은 Si, SiC, 사파이어(sapphire) 등과 같은 기판(10)과의 격자 부정합을 해결하기 위해서 상술한 바와 같이, 사파이어(sapphire)기판(10) 위에 GaN 버퍼층(buffer layer)(AlN)을 성장하고 다시 그 위에 GaN 에피층을 성장시키는 2단 성장법이 사용된다.The epitaxial growth of GaN using MOCVD is performed on the GaN buffer layer on the sapphire substrate 10 as described above to solve the lattice mismatch with the substrate 10 such as Si, SiC, sapphire, or the like. A two-stage growth method is used in which (AlN) is grown and again a GaN epilayer is grown thereon.

2단 성장법은 에피층 성장온도 이상(1100℃)에서 열 에칭(Themal etching)을 한 후 550℃ 근처에서 GaN 버퍼층(AlN)을 성장하고 1050℃ 이상에서 GaN 에피층(20)을 성장시키는 방법이다. 이처럼 MOCVD법은 박막형성 반응에 사용되는 반응가스의 공급원이 유기금속전구체로 낮은 온도에서 공급원의 분압이 높고 분해가 잘되는 장점이 있으므로 박막 증착시 반응가스의 공급을 원활하게 할 수 있다. 또한, 고순도로 정제된 공급원을 사용할 수 있어 성장되는 박막의 특성을 우수하게 할 수 있다. The two-stage growth method is a method of growing a GaN buffer layer (AlN) at around 550 ° C. and growing a GaN epitaxial layer 20 at a temperature of at least 1050 ° C. after thermal etching at an epitaxial growth temperature or higher (1100 ° C.). to be. As such, the MOCVD method has an advantage that the source of the reaction gas used in the thin film formation reaction is an organometallic precursor having a high partial pressure of the source at a low temperature and well decomposed, so that the reaction gas can be smoothly supplied when the thin film is deposited. In addition, a highly purified source can be used to improve the properties of the growing thin film.

그리고, 도 1b에 나타낸 바와 같이, 제1 질화물 반도체 층인 GaN 층(20) 상부에 게이트 절연막으로 Al2O3 층(25)을 증착하고, 그 위에 게이트 전극으로 사용되는 폴리 실리콘 막(30)을 형성하고 다시 절연막(35)을 형성한다.(S210) 여기서 게이트 절연막(25)으로 Al2O3 이외에서 절연성이 뛰어난 어떠한 화합물도 가능함은 물 론이다. 그리고, 게이트 전극의 재질로 폴리 실리콘막(30)을 사용하는 것도 가능하지만, 게이트 전극의 접합은 쇼트키 접합으로 합금 또는 금속 등 증착하기 쉽고 전도성이 높은 물질이면 다양한 재질을 사용하는 것이 가능하다.As shown in FIG. 1B, an Al 2 O 3 layer 25 is deposited on the GaN layer 20 as the first nitride semiconductor layer as a gate insulating film, and the polysilicon film 30 used as the gate electrode is deposited thereon. And the insulating film 35 is formed again. (S210) Here, the gate insulating film 25 may be any compound having excellent insulation other than Al 2 O 3 . In addition, although the polysilicon film 30 may be used as the material of the gate electrode, the gate electrode may be a Schottky junction, and various materials may be used as long as it is easy to deposit an alloy or a metal and has a high conductivity.

도 1c에 나타낸 바와 같이, GaN 층 상부에 절연막(25,35) 및 금속막(30)으로 형성된 게이트 전극 몸체를 형성하기 위해, 양 측면을 식각한다.(S220) 식각은 습식 및 건식 식각 모두 가능하며 노광장치를 이용한 포토리소그라피를 이용하는 방법도 가능하다.As shown in FIG. 1C, both side surfaces of the GaN layer may be etched to form a gate electrode body formed of the insulating layers 25 and 35 and the metal layer 30. (S220) Etching may be performed by both wet and dry etching. It is also possible to use photolithography using an exposure apparatus.

도 1d를 참조하면, 식각을 통하여 게이트 전극의 몸체가 형성되고, 게이트 전극 몸체 및 GaN 층(20) 상부에 소정 두께의 질화 규소막(Si3N2)(37) 즉, 절연막을 형성한다.(S230) 질화 규소막(37)의 두께는 약 10nm ~ 50nm 로 형성하는데, 이는 이 후의 게이트 전극의 LDD(Lightly Doped Drain) 스페이서를 형성하기 위한 절연막으로 역할을 수행하게 된다. 질화 규소막 외에도 절연성이 높은 물질이면 모두 가능하다.Referring to FIG. 1D, a body of the gate electrode is formed through etching, and a silicon nitride film (Si 3 N 2 ) 37, that is, an insulating film having a predetermined thickness is formed on the gate electrode body and the GaN layer 20. The thickness of the silicon nitride film 37 is about 10 nm to 50 nm, which serves as an insulating film for forming a lightly doped drain (LDD) spacer of the gate electrode. In addition to the silicon nitride film, any material having a high insulating property is possible.

질화 규소막(Si3N2)(37)이 형성된 후, 도 1e를 참조하면, 다시 보다 완전한 절연과 이 후의 이온주입 등에서 발생할 수 있는 전극의 손상 또는 이온의 게이트 전극으로의 침투를 방지하기 위해 상기 질화 규소막(37) 상부에 다시 실리콘 산화막(SiO2)(39)을 형성한다. 실리콘 산화막의 두께는 약 100nm ~ 300nm로 상기 질화 규소막(37) 보다 두껍게 형성한다. 실리콘 산화막(39)은 열처리만으로도 형성하기 쉽고 절연성이 뛰어나기 때문에 반도체 소자의 제조에 많이 사용되는 절연막이다.After the silicon nitride film (Si 3 N 2 ) 37 is formed, referring to FIG. 1E, again to prevent damage to the electrode or penetration of ions into the gate electrode, which may occur in more complete insulation and subsequent ion implantation. A silicon oxide film (SiO 2 ) 39 is formed again on the silicon nitride film 37. The silicon oxide film is about 100 nm to 300 nm thicker than the silicon nitride film 37. The silicon oxide film 39 is an insulating film widely used in the manufacture of semiconductor devices because it is easy to be formed only by heat treatment and has excellent insulation.

도 1f에 나타낸 바와 같이, 상술한 바와 같이 게이트 전극 몸체와 제1 질화물 반도체 층인 GaN 층(20) 상부에 적어도 하나의 절연막(37,39)이 형성되어 있는 상태에서, 게이트 전극의 몸체를 중심으로 일정한 구조를 형성하고, 측면 부위에 LDD 스페이서를 형성하기 위해 다시 식각 과정을 수행한다.(S240) 즉, 게이트 전극 몸체의 측면에 절연막이 일정한 두께를 형성하는 LDD 스페이서(37,39)를 형성하고, 몸체 상부의 절연막 또한 일정 두께까지 식각하고, 나머지 소스/드레인 영역에서 GaN층 까지 식각하게 된다.As shown in FIG. 1F, as described above, the at least one insulating layer 37 and 39 is formed on the gate electrode body and the GaN layer 20, which is the first nitride semiconductor layer. In order to form a predetermined structure and to form the LDD spacer on the side portion, the etching process is performed again (S240). That is, the LDD spacers 37 and 39 are formed on the side of the gate electrode body to form a constant thickness. In addition, the insulating film on the body is also etched to a certain thickness, and the etching to the GaN layer in the remaining source / drain region.

그리고 도 1g를 참조하면, GaN 층(20) 상부의 소정 부위에 게이트 전극이 형성된 상태에서 이온 주입을 한다.(S300) 즉, 절연층과 고저항성 GaN 층(30) 표면 중 소스/드레인 영역 하부 소정 깊이에 Ar, N, H, P, As, He, Si Zn 및 Mg 등의 중 어느 하나의 이온을 절연막으로 둘러싸인 게이트 전극이 형성된 기판에 일괄적으로 주입한다.(이온 임플란테이션, 플라즈마 도핑 등) 여기서 주입 이온은 반도체에 주입 가능한 어떤 이온도 가능 함은 물론이다. 또한 도즈(Dose)는 7×1014/㎠ 이고, 깊이를 수십nm로 하여 에너지를 약 55keV 하여 주입시킨다. 물론 도즈와 에너지를 변화시킴에 따라 주입되는 양이나 깊이가 달라질 수 있다. Referring to FIG. 1G, ion implantation is performed while a gate electrode is formed on a predetermined portion of the GaN layer 20 (S300), that is, under the source / drain region of the insulating layer and the high resistivity GaN layer 30. At a predetermined depth, any one of Ar, N, H, P, As, He, Si Zn, and Mg is collectively implanted into a substrate on which a gate electrode surrounded by an insulating film is formed. (Ion Implantation, Plasma Doping) Etc. Here, the implanted ions may be any ions that can be implanted into the semiconductor. In addition, the dose is 7 × 10 14 / cm 2, and the energy is injected at about 55 keV with a depth of several tens of nm. Of course, as the dose and energy change, the amount or depth injected can vary.

이처럼, 절연막이 덮여진 게이트 전극을 먼저 형성하고(S200), 일괄적으로 이온을 주입하게 되면(S300), 게이트 영역 아래에 및 LDD 스페이서 하부 영역에서는 이온(27) 불순물이 주입되지 않고, GaN 층(30)에서 소스/드레인 영역 하부에만 선택적으로 이온(27)을 주입하게 되어, 다시 제2 질화물 반도체 층인 AlGaN 층(40) 을 GaN 층(20)에 헤테로접합(heterojunction) 하게 되는 경우, 그 경계면에서만 형성되는 2DEG(29)의 농도를 높일 뿐만 아니라, 게이트 전극 하부에는 2DEG(29) 형성을 원천적으로 봉쇄할 수 있다.As such, when the gate electrode covered with the insulating film is first formed (S200), and the ions are collectively implanted (S300), the ions 27 impurities are not implanted under the gate region and in the LDD spacer lower region, and the GaN layer In the case where the ion 27 is selectively implanted only in the lower portion of the source / drain region at 30, and the second GaN layer 40 is heterojunction to the GaN layer 20 again, the interface is formed. In addition to increasing the concentration of the 2DEG (29) formed only in the gate electrode, the formation of the 2DEG (29) can be blocked at the source.

그리고, LDD 스페이서 하부에는 이온이 주입되지 않기 때문에, 이온이 주입된 부분의 2DEG 농도(28)가 상대적으로 줄어들어, 전계를 낮추어 더 큰 항복 전압을 구현할 수 있게 된다. 즉 전자 캐리어의 농도를 높이고, E 모드(Enhencement)의 노멀리 오프(normally off) 질화물 반도체 소자를 제공할 수 있게 된다.In addition, since ions are not implanted under the LDD spacer, the 2DEG concentration 28 of the ion implanted portion is relatively reduced, thereby lowering the electric field to implement a higher breakdown voltage. In other words, it is possible to increase the concentration of the electron carrier and provide a normally off nitride semiconductor device in an E mode.

도 1h에 나타낸 바와 같이, 소스/드레인 영역의 제1 질화물 반도체 층에 선택적으로 이온을 주입한 후, MOCVD 또는 MBE 법으로 제2 질화물 반도체 층 즉, AlGaN 층을 성장시킨다. AlGaN 층은 GaN 층과 밴드갭이 서로 달라서 헤테로 접합하게 되고, 이로 인하여 분극현상이 유발되어 계면 부근에 2차원 전자 가스(2DEG)가 형성되게 된다.As shown in FIG. 1H, after the ion is selectively implanted into the first nitride semiconductor layer in the source / drain region, the second nitride semiconductor layer, that is, the AlGaN layer is grown by MOCVD or MBE method. The AlGaN layer is hetero-bonded because the GaN layer and the band gap are different from each other, thereby causing polarization to form a two-dimensional electron gas (2DEG) near the interface.

2DEG(29)는 상술한 바와 같이, 상이한 밴드갭 에너지를 갖는 두 반도체 물질(20,40)의 헤테로접합(heterojunction)에서 2차원 전자 가스(2DEG: two-dimensional electron gas)(29)가 형성되는데, 이는 접합되는 계면에서 분극현상으로 발생되는 것으로 알려져 있다. 그러므로, 본 발명은 게이트 전극 및 LDD 스페이서를 먼저 형성하고 일괄적으로 이온을 주입함으로써, LDD 스페이서 하부를 제외한 소스/드레인 영역 하부에만 이온이 형성되어 분극현상 유발을 더욱 촉진시켜 2차원 전자 가스(2DEG)(29) 농도를 증가시키고, 상대적으로 LDD 스페이서 하부의 2DEG 농도를 줄여 항복전압을 높이고자 하는 점에 착안하였다.As described above, the 2DEG 29 forms a two-dimensional electron gas (2DEG) at a heterojunction of two semiconductor materials 20 and 40 having different band gap energies. This is known to occur due to polarization at the interface to be bonded. Therefore, in the present invention, by forming the gate electrode and the LDD spacer first and injecting ions at the same time, ions are formed only in the source / drain region except for the lower LDD spacer to further induce polarization, thereby promoting the two-dimensional electron gas (2DEG). (29) It was focused on increasing the breakdown voltage by increasing the concentration and relatively decreasing the 2DEG concentration under the LDD spacer.

그리고 나서, 상기 AlGaN 층에 소스/드레인 전극(50,60)을 형성하게 된다. 소스/드레인 전극은 금속 또는 합금으로 형성할 수 있는데, 특히 비합금(non alloyed) 금속으로 증착하여 오믹접합이 가능하게 된다. 여기서 금속으로는 Ta, Ti, Al, Ni, Cu, Au, Pt, Ag 중 적어도 어느 하나를 선택하여 오믹접촉 하는 것이 가능할 뿐만 아니라, 전기 전도성이 높은 어떠한 금속도 가능하다.(S500)Then, source / drain electrodes 50 and 60 are formed in the AlGaN layer. The source / drain electrodes may be formed of metals or alloys, in particular by depositing with non alloyed metals to enable ohmic bonding. Here, as the metal, not only at least one of Ta, Ti, Al, Ni, Cu, Au, Pt, and Ag can be brought into ohmic contact, but also any metal having high electrical conductivity is possible.

이처럼, 본 발명에서는 소스/드레인 영역의 GaN 층(20) 및 AlGaN 층(40) 사이의 계면 하부에 이온(27)을 용이하게 선택적으로 주입하여 게이트 영역과 달리 상대적으로 2차원 전자 가스(29) 농도의 증가시키게 되면, 반도체 소자의 소스/드레인 전극형성에 있어서, 오믹컨텍을 유도하게 된다. 즉, 일반적으로 FET 소자에서의 소스/드레인 전극(50,600)은 질화갈륨층에 오믹접촉을 위해 합금을 사용하는데, 이것은 접촉되는 양 금속의 일함수의 차이를 줄이기 때문이다.As described above, in the present invention, the ion 27 is easily selectively implanted in the lower portion of the interface between the GaN layer 20 and the AlGaN layer 40 in the source / drain region so that the two-dimensional electron gas 29 is relatively different from the gate region. Increasing the concentration leads to ohmic contact in forming the source / drain electrodes of the semiconductor device. That is, in general, the source / drain electrodes 50,600 in the FET device use an alloy for ohmic contact with the gallium nitride layer because it reduces the difference in work function of both metals in contact.

또한, 부분적인 이온주입으로 인하여, 소스/드레인 영역은 2차원 전자 가스(2DEG)(29) 농도를 증가시켜 전극의 오믹접촉을 유도하고, 상대적으로 게이트 영역에 하부에는 반도체 헤테로 접합이 이루어 지지 않아, 상대적인 농도 증가에 의한 전자 이동도(mobility)의 감소를 막을 수 있게 된다.In addition, due to partial ion implantation, the source / drain region increases the concentration of 2D electron gas (2DEG) 29 to induce ohmic contact of the electrode, and relatively no semiconductor heterojunction is formed at the lower portion of the gate region. As a result, it is possible to prevent a decrease in electron mobility due to a relative increase in concentration.

오믹접촉(Ohmic Contact)은 반도체 소자에서 금속 결선을 뽑아낼 때 전극 금속이 소자의 특성에 큰 영향을 주지 않도록 하려면 전극 금속과 반도체 간의 접촉 저항치가 작은 옴 접촉을 말한다. 그러나, 일반적으로 불순물 농도가 낮은 반도체에 금속이 접촉되면 접촉면에 전위 장벽이 형성되기 때문에 양호한 옴 접촉을 기대할 수 없다. 원리적으로 전위 장벽의 높이는 금속과 반도체 간의 일함수의 차이로 결정되므로 적당한 금속을 선택함으로써 캐리어(carrier:반도체에서 움직이는 상태에 있는 전도 전자 또는 정공)에 대한 전위 장벽이 형성되지 않도록 해야한다.Ohmic contact refers to an ohmic contact having a small contact resistance between the electrode metal and the semiconductor so that the electrode metal does not significantly affect the characteristics of the device when the metal wire is drawn from the semiconductor device. However, in general, when a metal is brought into contact with a semiconductor having a low impurity concentration, a good ohmic contact cannot be expected because a potential barrier is formed on the contact surface. In principle, the height of the potential barrier is determined by the difference in the work function between the metal and the semiconductor. Therefore, by selecting a suitable metal, it is necessary to prevent the formation of a potential barrier for carriers (conducting electrons or holes in a moving state on the semiconductor).

금속의 일함수를 fm, 반도체의 일함수를 fs라 했을 때 n형 반도체에 대해서는 fm＜fs, p형 반도체에 대해서는 fm＞fs가 되는 조합을 선택하면 캐리어에 대한 전위 장벽은 생기지 않기 때문에, 본 발명에서는 계면 하부에 일정 깊이의 이온 도핑층을 형성하여 반도체(AlGaN)와 금속간의 전위장벽을 낮출 수 있게 함으로써, 일함수 차이를 줄여 오믹접촉을 가능하게 한다.When the work function of the metal is fm and the work function of the semiconductor is fs, a combination of fm <fs for n-type semiconductors and fm> fs for p-type semiconductors does not create a potential barrier to carriers. In the present invention, by forming an ion doped layer having a predetermined depth under the interface, the potential barrier between the semiconductor AlGaN and the metal can be lowered, thereby reducing the difference in work function, thereby enabling ohmic contact.

이와 같이, 본 발명에서는 소스/드레인 영역에서의 2DEG 농도의 증가와 LDD 구조로 인하여 더 큰 항복전압을 갖는 노멀리 오프(normally-off) 소자를 구현할 수 있을 뿐만 아니라, 게이트 전극을 및 LDD 구조를 먼저 형성함으로써, 2DEG 농도를 선택적으로 높이기 위한 이온주입을 용이하게 함으로써 E 모드의 고출력/고주파 반도체 소자의 제조공정의 수를 많이 줄일 수 있어서 제조단가를 크게 낮출 수 있는 큰 장점이 있다.As described above, the present invention not only realizes a normally-off device having a higher breakdown voltage due to the increase of 2DEG concentration in the source / drain region and the LDD structure, but also the gate electrode and the LDD structure. By first forming, the ion implantation for selectively increasing the 2DEG concentration can be facilitated, thereby greatly reducing the number of manufacturing processes of the high power / high frequency semiconductor device in the E mode, thereby greatly reducing the manufacturing cost.

또한, 소스/드레인 전극의 오믹접촉 성능을 향상시키기 위해 상기 소스/드레인 영역의 2차원 전자 가스 농도를 증가시켜, 오믹접촉시 열처리를 하더라도 접합저항을 크게 낮출 수 있고, 반도체층에 합금(Alloyed Metal) 전극이 아닌 금속을 바로 형성할 수 있다는 점에서, 공정수가 상당히 줄어들고 제조단가를 낮출 수 있는 장점이 있다. In addition, in order to improve ohmic contact performance of the source / drain electrodes, the concentration of the two-dimensional electron gas in the source / drain regions may be increased, thereby significantly lowering the bonding resistance even when heat treatment is performed in the ohmic contact. In that it can directly form a metal rather than an electrode, there is an advantage that the number of processes can be significantly reduced and the manufacturing cost can be lowered.

본 발명 공정의 단계는 완전 시계열적 순서에 의한 것이라고 한정하는 것은 아니고, 일반적인 반도체고 공정에 적용하는 순서에 따라 발명을 이해하기 쉽게 기재한 것으로, 발명의 공정 순서는 필요에 따라 변경 또는 수정 가능함은 물론이다. 그리고, 질화물 반도체라 함은 질화물을 포함하는 다양한 반도체를 의미하며 상기 실시예에서 적용하는 반도체에 한정하는 것은 아니다.The steps of the process of the present invention are not limited to those in a complete time series order, but the invention is easily described according to the order of application to a general semiconductor high process, and the process order of the invention can be changed or modified as necessary. Of course. In addition, the nitride semiconductor refers to various semiconductors including nitride, and is not limited to the semiconductor applied in the above embodiment.

이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.While the invention has been shown and described with respect to the specific embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the invention as defined by the appended claims. Anyone with it will know easily.

도 1(도 1a 내지 도 1e)은 본 발명에 따른 실시예로서, 노멀리 오프(normally-off) 질화물 전력 반도체 소자의 제조공정을 예시한 도면이고, FIG. 1 (FIGS. 1A to 1E) is a diagram illustrating a manufacturing process of a normally-off nitride power semiconductor device as an embodiment according to the present invention.

도 2는 본 발명의 실시예에 따른 노멀리 오프 질화물 반도체 소자의 제조공정의 흐름도를 예시한 도면이다.2 is a flowchart illustrating a manufacturing process of a normally off nitride semiconductor device according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 상세한 설명><Detailed Description of Main Parts of Drawing>

10: 기판, 20: GaN 층 또는 제1 질화물 반도체 층, 25: 게이트 절연막10 substrate, 20 GaN layer or first nitride semiconductor layer, 25 gate insulating film

27: 이온, 29: 2차원 전자 가스(2DEG) 30: 폴리 실리콘막,27: ions, 29: two-dimensional electron gas (2DEG) 30: polysilicon film,

35: 절연막, 37: 질화 규소막, 39: 실리콘 산화막, 35: insulating film, 37 silicon nitride film, 39: silicon oxide film,

40: AlGaN 층 또는 제2 질화물 반도체 층, 50: 소스 전극, 60: 드레인 전극40: AlGaN layer or second nitride semiconductor layer, 50: source electrode, 60: drain electrode

Claims (9)

기판에 상부에 제1 질화물 반도체 층을 형성하는 단계;Forming a first nitride semiconductor layer on the substrate; 상기 제1 질화물 반도체 층 소정 부위에 측면에 LDD 스페이서가 형성된 게이트 전극을 형성하는 단계;Forming a gate electrode on which a LDD spacer is formed on a predetermined portion of the first nitride semiconductor layer; 상기 게이트 전극이 형성된 상기 제1 질화물 반도체 층에 이온을 주입하는 단계;Implanting ions into the first nitride semiconductor layer on which the gate electrode is formed; 상기 LDD 스페이서 영역을 식각하는 단계;Etching the LDD spacer region; 소스/드레인 영역의 상기 제1 질화물 반도체 층 상부에 밴드갭이 서로 다른 제2 질화물 반도체 층을 형성하는 단계; 및Forming a second nitride semiconductor layer having a different band gap on the first nitride semiconductor layer in the source / drain region; And 상기 제2 질화물 반도체 층 상부에 소스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 노멀리 오프(normally off) 질화물 반도체 소자의 제조방법.And forming a source / drain electrode on the second nitride semiconductor layer. 제1항에 있어서,The method of claim 1, 상기 게이트 전극을 형성하는 단계는,Forming the gate electrode, 상기 제1 질화물 반도체 층 상부에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the first nitride semiconductor layer; 상기 게이트 절연막 상부에 폴리 실리콘 또는 금속 막을 형성하는 단계;Forming a polysilicon or metal film on the gate insulating film; 상기 폴리 실리콘 또는 금속 막 상부에 절연막을 형성하는 단계;Forming an insulating film on the polysilicon or metal film; 상기 게이트 전극 몸체 형성을 위해 식각하는 단계;Etching to form the gate electrode body; 상기 몸체가 형성된 기판 상부에 적어도 하나의 절연막을 형성하는 단계; 및Forming at least one insulating film on the substrate on which the body is formed; And 상기 몸체 측면에 LDD 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 노멀리 오프(normally off) 질화물 반도체 소자의 제조방법.And forming an LDD spacer on the side of the body. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 질화물 반도체 층은 GaN 층인 것을 특징으로 하는 노멀리 off(normally-off) 질화물 반도체 소자 제조방법.The method of claim 1, wherein the first nitride semiconductor layer is a GaN layer. 제3항에 있어서,The method of claim 3, 상기 제2 질화물 반도체 층은 AlGaN 층인 것을 특징으로 하는 노멀리 오프(normally-off) 질화물 반도체 소자 제조방법.The second nitride semiconductor layer is an AlGaN layer, characterized in that the normally-off nitride semiconductor device manufacturing method. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 질화물 반도체 층 및 제2 질화물 반도체 층은 MOCVD 법 또는 MBE 법으로 형성하는 것을 특징으로 하는 질화물 반도체 소자 제조방법.And the first nitride semiconductor layer and the second nitride semiconductor layer are formed by a MOCVD method or an MBE method. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 절연막은 Al2O3 , HFO2, Si3N2 및 SiO2 중 적어도 어느 하나를 재질로 하는 것을 특징으로 하는 노멀리 오프(normally-off) 질화물 반도체 소자 제조방법.The insulating film is Al 2 O 3 , HFO 2 , Si 3 N 2 and SiO 2 A method for manufacturing a normally-off nitride semiconductor device, characterized in that at least one of the materials. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 기판 및 상기 제1 질화물 반도체 층 사이에 AlN 을 재질로 하는 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 노멀리 오프(normally-off) 질화물 반도체 소자 제조방법.A method for manufacturing a normally-off nitride semiconductor device, further comprising forming a buffer layer made of AlN between the substrate and the first nitride semiconductor layer. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 LDD 스페이서는 실리콘 규소막 및 실리콘 산화막으로 형성하는 것을 특징으로 하는 노멀리 오프(normally-off) 질화물 반도체 소자 제조방법.The LDD spacer is formed of a silicon silicon film and a silicon oxide film, the method of manufacturing a normally-off nitride semiconductor device. 삭제delete
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