JP3689769B2 - 復調回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、４相位相変調されたディジタル信号を復調するディジタル復調回路に関するものである。
【０００２】
【従来技術】
４相位相変調されたディジタル信号を復調する方式として、遅延検波方式がある。遅延検波復調方式は、同期検波復調方式等に比べて基準信号発生回路が必要ないため、回路が簡単であることを特徴とする。図８に従来の４相位相変調方式における遅延検波復調回路の構成を示す。４相ＰＳＫの入力信号は１タイムスロット遅延回路５１によって１タイムスロット（１シンボル）の時間分だけ遅延される。この１タイムスロット遅延回路５１によって遅延された信号と前記の入力信号とは、第１の位相検波回路５２において相互の位相が比較されて、その比較結果が第１の識別再生回路５３へ入力される。第１の識別再生回路５３では、タイミング波抽出回路５４において抽出されたクロックにより１、０の信号を識別してチャネル１の信号として出力される。
【０００３】
また、１タイムスロット遅延回路５１によって遅延された信号はπ／２位相シフト回路５５によって位相が９０度シフトされ、第２の位相検波回路５６に入力される。その後は、第１の位相検波回路５２に入力された信号と同様に、入力信号との位相比較がその第２の位相検波回路５６で行われ、第２の識別再生回路５７からチャネル２の信号として出力される。
【０００４】
ここで、１タイムスロット遅延回路５１やπ／２位相シフト回路５５にはアナログ信号が入力されるため、これらの回路はアナログ回路で構成される。π／２位相シフト回路５５は、抵抗と容量からなるＲＣ−ＣＲ回路またはポリフェーズフィルタ等で構成される。抵抗値や容量値は、ＲＣフィルタのカットオフ周波数によって決定される。また、タイミング波抽出回路５４は入力信号であるアナログ信号からタイミングクロックを抽出する。
【０００５】
【発明が解決しようとする課題】
しかしながら、１タイムスロット遅延回路５１やπ／２位相シフト回路５５はアナログ回路で構成されるため、素子のばらつきにより遅延時間がずれたり、位相シフトが正しくπ／２にならないという問題があった。また、π／２位相シフト回路５５は、入力信号の周波数が低い場合には、抵抗または容量の値を大きくしなければならず、回路規模が大きくなるという問題もあった。
【０００６】
本発明は上記の点に鑑みなされたもので、その目的は、遅延時間誤差や位相ずれを小さくでき、しかもこのための回路規模を小さくできるようにした復調回路を提供することである。
【０００７】
【課題を解決するための手段】
上記課題を解決するために請求項１の発明は、４相位相変調された入力信号をディジタル信号に変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段によってディジタル信号に変換された信号を１タイムスロット期間分保持する１タイムスロット保持手段と、該１タイムスロット保持手段により保持されている１タイムスロット期間分のデータをさらに１タイムスロット期間分保持する１タイムスロット遅延手段と、前記１タイムスロット保持手段により保持されているデータと前記１タイムスロット遅延手段により保持されているデータとを位相比較する第１の位相検波手段と、前記１タイムスロット遅延手段により保持されている信号の位相をπ／２だけシフトするπ／２位相シフト手段と、前記１タイムスロット保持手段により保持されているデータと前記π／２位相シフト手段の出力データとを位相比較する第２の位相検波手段と、前記第１の位相検波手段の出力に応じて１又は０の信号を出力する第１の識別再生手段と、前記第２の位相検波手段の出力に応じて１又は０の信号を出力する第２の識別再生手段と、を具備する復調回路であって、前記１タイムスロット保持手段および前記１タイムスロット遅延手段は、４ｎｍ個（４ｎは入力信号周波数に対するＡ／Ｄ変換手段のサンプリング周波数の倍率、ｍは入力信号の周期に対する倍率で、ｍ，ｎは１，２，３等の整数）のフリップフロップをシリーズ接続したレジスタから各々構成され、前記π／２位相シフト手段は、前記１タイムスロット遅延手段の４ｎｍ個のフリップフロップの出力の内の前段側のｎｍ個のフリップフロップの出力信号を後段側の３ｎｍ個のフリップフロップの出力信号のさらに後段側に移す回路で構成され、前記第１の位相検波手段は、前記１タイムスロット保持手段の最前段のフリップフロップの出力と前記１タイムスロット遅延手段の最前段のフリップフロップの出力との非排他的論理和をとる第１のＥＸＮＯＲと、前記１タイムスロット遅延手段の最前段のフリップフロップの出力と前記１タイムスロット遅延手段から溢れた最初の出力との非排他的論理和をとる第２のＥＸＮＯＲと、前記第１のＥＸＮＯＲの１の出力を加算し前記第２のＥＸＮＯＲの１の出力を減算する第１のカウンタとから構成され、前記第２の位相検波手段は、前記１タイムスロット保持手段の最前段のフリップフロップの出力と前記π／２位相シフト手段の最前段の出力との非排他的論理和をとる第３のＥＸＮＯＲと、前記π／２位相シフト手段の最前段の出力と前記１タイムスロット遅延手段から溢れた最初の出力との非排他的論理和をとる第４のＥＸＮＯＲと、前記第３のＥＸＮＯＲの１の出力を加算し前記第４のＥＸＮＯＲの１の出力を減算する第２のカウンタとから構成されている、ことを特徴とする復調回路とした。
【０００８】
請求項２の発明は、４相位相変調された入力信号をディジタル信号に変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段によってディジタル信号に変換された信号を１タイムスロット期間分保持する１タイムスロット保持手段と、該１タイムスロット保持手段により保持されている１タイムスロット期間分のデータをさらに１タイムスロット期間分保持する１タイムスロット遅延手段と、前記１タイムスロット保持手段により保持されているデータと前記１タイムスロット遅延手段により保持されているデータとを位相比較する第１の位相検波手段と、前記１タイムスロット遅延手段により保持されている信号の位相をπ／２だけシフトするπ／２位相シフト手段と、前記１タイムスロット保持手段により保持されているデータと前記π／２位相シフト手段の出力データとを位相比較する第２の位相検波手段と、前記第１の位相検波手段の出力に応じて１又は０の信号を出力する第１の識別再生手段と、前記第２の位相検波手段の出力に応じて１又は０の信号を出力する第２の識別再生手段と、を具備する復調回路であって、前記１タイムスロット保持手段および前記１タイムスロット遅延手段は、４ｎｍ個（４ｎは入力信号周波数に対するＡ／Ｄ変換手段のサンプリング周波数の倍率、ｍは入力信号の周期に対する倍率で、ｍ，ｎは１，２，３等の整数）のフリップフロップをシリーズ接続したレジスタから各々構成され、前記π／２位相シフト手段は、前記１タイムスロット遅延手段の４ｎｍ個のフリップフロップの出力の内の後段側のｎｍ個のフリップフロップの出力信号を前段側の３ｎｍ個のフリップフロップの出力信号のさらに前段側に移す回路で構成され、前記第１の位相検波手段は、前記１タイムスロット保持手段の最前段のフリップフロップの出力と前記１タイムスロット遅延手段の最前段のフリップフロップの出力との非排他的論理和をとる第１のＥＸＮＯＲと、前記１タイムスロット遅延手段の最前段のフリップフロップの出力と前記１タイムスロット遅延手段から溢れた最初の出力との非排他的論理和をとる第２のＥＸＮＯＲと、前記第１のＥＸＮＯＲの１の出力を加算し前記第２のＥＸＮＯＲの１の出力を減算する第１のカウンタとから構成され、前記第２の位相検波手段は、前記１タイムスロット保持手段の最前段のフリップフロップの出力と前記π／２位相シフト手段の最前段の出力との非排他的論理和をとる第３のＥＸＮＯＲと、前記π／２位相シフト手段の最前段の出力と前記１タイムスロット遅延手段から溢れた最初の出力との非排他的論理和をとる第４のＥＸＮＯＲと、前記第３のＥＸＮＯＲの１の出力を加算し前記第４のＥＸＮＯＲの１の出力を減算する第２のカウンタとから構成されている、ことを特徴とする復調回路とした。
【００１２】
請求項３の発明は、請求項１又は２の発明において、前記Ａ／Ｄ変換手段の前段に、入力信号の振幅を制限して増幅するリミッタ増幅手段を接続したことを特徴とする復調回路とした。
【００１３】
【発明の実施の形態】
図１に本発明の原理構成を示す。ここでは、４相位相変調された入力信号をディジタル信号に変換するＡ／Ｄ変換手段１と、Ａ／Ｄ変換手段１によってディジタル信号に変換された信号を１タイムスロット（１シンボル）期間分保持する１タイムスロット保持手段２と、１タイムスロット保持手段２により保持されている１タイムスロット期間分のデータよりさらに１タイムスロット期間分だけデータ保持する１タイムスロット遅延手段３と、１タイムスロット保持手段２および１タイムスロット遅延手段３により保持されているデータを比較する第１の位相検波手段４と、１タイムスロット遅延手段３により保持されている信号の位相をπ／２だけ進ませまたは遅らせるπ／２位相シフト手段５と、１タイムスロット保持手段２により保持されているデータとπ／２位相シフト手段５の出力データを比較する第２の位相検波手段６と、タイミング抽出機能を持ち第１の位相検波手段４の出力を識別して１、０の信号へ変換する第１の識別再生手段７と、タイミング抽出機能を持ち第２の位相検波手段６の出力を識別して１、０の信号へ変換する第２の識別再生手段８とを有する。
【００１４】
このように、変調された入力信号をＡ／Ｄ変換してそれ以降をディジタル信号で処理することにより、素子ばらつきによる遅延時間誤差や位相ずれを無くすことができる。なお、図２に示すように、Ａ／Ｄ変換手段１の前段に入力信号の振幅を振り切らせるリミッタ増幅手段９を設ける構成にすると、入力信号振幅が小さい場合や雑音が重畳されていて信号が安定していないときに、Ａ／Ｄ変換誤りを低減させることができる。
【００１５】
図３は本発明の１つの実施形態の復調回路を示すブロック図である。図３において、１１はＡ／Ｄ変換器、１２はフレームバッファ、１３は１タイムスロット遅延回路、１４は第１の位相検波回路、１５はπ／２位相シフト回路、１６は第２の位相検波回路、１７は第１の識別再生回路、１８は第２の識別再生回路である。
【００１６】
入力信号は、まず最初にＡ／Ｄ変換器１１によってディジタル信号に変換される。Ａ／Ｄ変換器１１のサンプリング周波数ｆsは、入力変調信号周波数ｆinの４の倍数倍の周波数に設定しておく。すなわち、
ｆs＝ｆin×４×ｎ（ｎは１，２，３等の整数） (1)
である。１タイムスロット（１シンボル）は、入力変調信号の周期の整数倍にすればよいが、ここでは簡単化のため、１倍とする。すなわち、１タイムスロットは４ｎクロック期間となる。
【００１７】
フレームバッファ１２は、１タイムスロット期間の入力信号を保持しており、図５に示すようにフリップフロップ１２１を４ｎ個シリーズ接続してシフトレジスタを構成し、保持した４ｎ個のデータを第１、第２の位相検波回路１４，１６に出力する。
【００１８】
１タイムスロット遅延回路１３は、フレームバッファ１２と同じように４ｎ個のフリップフロップで構成されたシフトレジスタからなり、フレームバッファ１２内に保持されている１タイムスロットより１つ前のタイムスロットを保持し、４ｎ個のデータを第１の位相検波回路１４とπ／２位相シフト回路１５に出力する。
【００１９】
π／２位相シフト回路１５は、上記１タイムスロット遅延回路１３の４ｎ個の保持データの順序を変更することでπ／２位相シフトを実現する。図６(a)に示すように、４ｎ個の出力のうちの前段側のｎ個のフリップフロップの出力を後段側の３ｎ個の出力の後に移すことにより、π／２位相遅れのシフトを実現できる。また、図６(b)に示すように、後段側のｎ個のフリップフロップの出力を前段側の３ｎ個の出力の前に移せば、π／２位相進みが実現できる。
【００２０】
第１の位相検波回路１４は、図７(a)に示すように、フレームバッファ１２内の１フレーム分（１タイムスロット分、つまり１シンボル分）の各入力信号と、１タイムスロット遅延回路１３内の１フレーム分の各信号との位相差を比較する。比較は４ｎ個のＥＸＮＯＲ回路１４１で行い、その結果をカウンタ１４２に入力する。カウンタ１４２は、４ｎ個のＥＸＮＯＲ回路１４１の出力の１の数をカウントする。フレームバッファ１２内の信号と、１タイムスロット遅延回路１３の信号の位相が完全に合っている場合には、４ｎ個のＥＸＮＯＲ回路１４１はすべて１を出力し、このときカウンタ１４２は４ｎを出力する。また両者の位相が９０度遅れまたは９０度進みの場合には、カウンタは２ｎを出力し、位相差１８０度の場合には０を出力する。
【００２１】
第２の位相検波回路１６は、第１の位相検波回路１４と同様に図７(a)に示す構成であり、フレームバッファ１２内の１フレーム分の各入力信号と、π／２位相シフト回路１５から出力される１フレーム分の各入力信号とを比較する。ここでフレームバッファ１２内の信号と比較される信号は、１タイムスロット遅延回路１３内の信号がさらにπ／２位相ずれているので、第２の位相検波回路１６は、第１の位相検波回路１４と異なる結果を出力する。すなわち、第１の位相検波回路１４の出力が４ｎまたは０のとき第２の位相検波回路１６の出力は２ｎを、また、第１の位相検波回路１４の出力が２ｎのとき第２の位相検波回路１６の出力は４ｎまたは０を出力する。この４ｎまたは０を検知すれば、位相変調信号を復調できる。
【００２２】
第１の識別再生回路１７は、第１の位相検波回路１４の出力結果が４ｎまたは０となることを検知して、１または０の信号を出力する。第２の識別再生回路１８は、第１の識別再生回路１７と同様に、第２の位相検波回路１６の出力結果が４ｎまたは０となることを検知して、１または０の信号を出力する。
【００２３】
なお、本実施形態では、図４に示すように、Ａ／Ｄ変換器１１の前段にリミッタアンプ１９を含む構成としてもよい。入力信号振幅が小さい場合や入力信号に雑音が乗っていて信号が安定していない場合にＡ／Ｄ変換器１１の前段にリミッタアンプ１９を挿入することで、Ａ／Ｄ変換器１１のアナログ／ディジタル変換誤りを低減させる効果がある。
【００２４】
また、本発明において、第１の位相検波回路１４は、比較の度に４ｎ個の比較結果をカウントするのではなく、図７(b)に示すように、フレームバッファ１２の初段のフリップフロップの出力Ａと１タイムスロット遅延回路３の初段のフリップフロップの出力ＢをＥＸＮＯＲ１４３で比較したもの（すなわち、ＡとＢの非排他的論理和）を加算し、１タイムスロット遅延回路１３の初段のフリップフロップの出力Ｂとこの１タイムスロット遅延回路１３から溢れた最初の出力ＣをＥＸＮＯＲ１４４で比較したもの（すなわち、ＢとＣの非排他的論理和）を減算するカウンタ１４５を用いても良い。
【００２５】
フレームバッファ１２と１タイムスロット遅延回路１３を構成するシフトレジスタ内の現在のデータは、１クロック前のデータと比較すると、フレームバッファヘＡが新たに加わりＢが抜け、その他はシフトしただけであり、１タイムスロット遅延回路１３では、Ｂが新たに加わりＣが抜け、その他はシフトしているだけである。このとき、第１の位相検波回路１４の出力COUNTは、
COUNT＝COUNT＋EXNOR(A,B)-EXNOR(B,C) (2)
と表せる。
【００２６】
以上は、第２の位相検波回路１６についてもほぼ同様であるが、この場合にはＥＸＮＯＲ１４３には、１タイムスロット保持手段の最前段のフリップフロップの出力と前記π／２位相シフト手段の最前段の出力とが入力され、ＥＸＮＯＲ１４４には、前記π／２位相シフト手段の最前段の出力と前記１タイムスロット遅延手段から溢れ出た最初の出力とが入力される構成となる。このような回路を用いることで、カウンタの構成が簡単化され、回路規模を大幅に減らすことができる。
【００２７】
また、本発明において、第１、第２の識別再生回路１７、１８は、０の識別判定基準を０〜０＋Ｘ１（ただし、Ｘ１はｎ以下の整数）、４ｎの識別基準を４ｎ〜４ｎ−Ｘ２（ただし、Ｘ２はｎ以下の整数）としてもよい。０と４ｎを正確に検知できればよいが、ノイズなどの影響により、０または４ｎを正確にカウントできるとは限らない。そのため、カウントミスがあっても復調できるようマージンをとれば、より雑音耐性がよくなる。
【００２８】
また、以上の説明では１タイムスロット（１シンボル）を入力信号周波数の１周期としたが、ｍ（ｍは１，２，３等の整数）周期であればよく、このときは１タイムスロットは４ｎｍクロック期間となるので、前記した図５のフリップフロップ１２１は４ｎｍ個となり、図６のｎ個と３ｎ個の入れ替えはｎｍ個と３ｎｍ個の入れ替えとなり、図７(a)のＥＸＮＯＲ１４１の数は４ｎｍ個となる。
【００２９】
【発明の効果】
上述から本発明によれば、変調入力信号にＡ／Ｄ変換を行うことによって、ディジタル信号による処理を行うので、素子ばらつきによる影響を低減でき、さらに回路規模を小さくできる利点がある。
【図面の簡単な説明】
【図１】 本発明の原理説明用の復調回路のブロック図である。
【図２】 図１の復調回路の変形例のブロック図である。
【図３】 本発明の１つの実施形態の復調回路のブロック図である。
【図４】 図３の復調回路の変形例のブロック図である。
【図５】 フレームバッファの回路図である。
【図６】 π／２位相シフト回路の回路図である。
【図７】 第１の位相検波回路の回路図である。
【図８】 従来の復調回路のブロック図である。
【符号の説明】
１：Ａ／Ｄ変換手段、２：１タイムスロット保持手段、３：１タイムスロット遅延手段、４：第１の位相検波手段、５：π／２位相シフト手段、６：第２の位相検波手段、７：第１の識別再生手段、８：第２の識別再生手段、９：リミッタ増幅手段
１１：Ａ／Ｄ変換器、１２：フレームバッファ、１３：１タイムスロット遅延回路、１４：第１の位相検波回路、１５：π／２位相シフト回路、１６：第２の位相検波回路、１７：第１の識別再生回路、１８：第２の識別再生回路、９：リミッタアンプ
１２１：フリップフロップ
１４１，１４３，１４４：ＥＸＮＯＲ、１４２、１４５：カウンタ
５１：１タイムスロット遅延回路、５２：第１の位相検波回路、５３：第１の識別再生回路、５４：タイミング波抽出回路、５５：π／２位相シフト回路、５６：第２の位相検波回路、５７：第２の識別回路
【発明の属する技術分野】
本発明は、４相位相変調されたディジタル信号を復調するディジタル復調回路に関するものである。
【０００２】
【従来技術】
４相位相変調されたディジタル信号を復調する方式として、遅延検波方式がある。遅延検波復調方式は、同期検波復調方式等に比べて基準信号発生回路が必要ないため、回路が簡単であることを特徴とする。図８に従来の４相位相変調方式における遅延検波復調回路の構成を示す。４相ＰＳＫの入力信号は１タイムスロット遅延回路５１によって１タイムスロット（１シンボル）の時間分だけ遅延される。この１タイムスロット遅延回路５１によって遅延された信号と前記の入力信号とは、第１の位相検波回路５２において相互の位相が比較されて、その比較結果が第１の識別再生回路５３へ入力される。第１の識別再生回路５３では、タイミング波抽出回路５４において抽出されたクロックにより１、０の信号を識別してチャネル１の信号として出力される。
【０００３】
また、１タイムスロット遅延回路５１によって遅延された信号はπ／２位相シフト回路５５によって位相が９０度シフトされ、第２の位相検波回路５６に入力される。その後は、第１の位相検波回路５２に入力された信号と同様に、入力信号との位相比較がその第２の位相検波回路５６で行われ、第２の識別再生回路５７からチャネル２の信号として出力される。
【０００４】
ここで、１タイムスロット遅延回路５１やπ／２位相シフト回路５５にはアナログ信号が入力されるため、これらの回路はアナログ回路で構成される。π／２位相シフト回路５５は、抵抗と容量からなるＲＣ−ＣＲ回路またはポリフェーズフィルタ等で構成される。抵抗値や容量値は、ＲＣフィルタのカットオフ周波数によって決定される。また、タイミング波抽出回路５４は入力信号であるアナログ信号からタイミングクロックを抽出する。
【０００５】
【発明が解決しようとする課題】
しかしながら、１タイムスロット遅延回路５１やπ／２位相シフト回路５５はアナログ回路で構成されるため、素子のばらつきにより遅延時間がずれたり、位相シフトが正しくπ／２にならないという問題があった。また、π／２位相シフト回路５５は、入力信号の周波数が低い場合には、抵抗または容量の値を大きくしなければならず、回路規模が大きくなるという問題もあった。
【０００６】
本発明は上記の点に鑑みなされたもので、その目的は、遅延時間誤差や位相ずれを小さくでき、しかもこのための回路規模を小さくできるようにした復調回路を提供することである。
【０００７】
【課題を解決するための手段】
上記課題を解決するために請求項１の発明は、４相位相変調された入力信号をディジタル信号に変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段によってディジタル信号に変換された信号を１タイムスロット期間分保持する１タイムスロット保持手段と、該１タイムスロット保持手段により保持されている１タイムスロット期間分のデータをさらに１タイムスロット期間分保持する１タイムスロット遅延手段と、前記１タイムスロット保持手段により保持されているデータと前記１タイムスロット遅延手段により保持されているデータとを位相比較する第１の位相検波手段と、前記１タイムスロット遅延手段により保持されている信号の位相をπ／２だけシフトするπ／２位相シフト手段と、前記１タイムスロット保持手段により保持されているデータと前記π／２位相シフト手段の出力データとを位相比較する第２の位相検波手段と、前記第１の位相検波手段の出力に応じて１又は０の信号を出力する第１の識別再生手段と、前記第２の位相検波手段の出力に応じて１又は０の信号を出力する第２の識別再生手段と、を具備する復調回路であって、前記１タイムスロット保持手段および前記１タイムスロット遅延手段は、４ｎｍ個（４ｎは入力信号周波数に対するＡ／Ｄ変換手段のサンプリング周波数の倍率、ｍは入力信号の周期に対する倍率で、ｍ，ｎは１，２，３等の整数）のフリップフロップをシリーズ接続したレジスタから各々構成され、前記π／２位相シフト手段は、前記１タイムスロット遅延手段の４ｎｍ個のフリップフロップの出力の内の前段側のｎｍ個のフリップフロップの出力信号を後段側の３ｎｍ個のフリップフロップの出力信号のさらに後段側に移す回路で構成され、前記第１の位相検波手段は、前記１タイムスロット保持手段の最前段のフリップフロップの出力と前記１タイムスロット遅延手段の最前段のフリップフロップの出力との非排他的論理和をとる第１のＥＸＮＯＲと、前記１タイムスロット遅延手段の最前段のフリップフロップの出力と前記１タイムスロット遅延手段から溢れた最初の出力との非排他的論理和をとる第２のＥＸＮＯＲと、前記第１のＥＸＮＯＲの１の出力を加算し前記第２のＥＸＮＯＲの１の出力を減算する第１のカウンタとから構成され、前記第２の位相検波手段は、前記１タイムスロット保持手段の最前段のフリップフロップの出力と前記π／２位相シフト手段の最前段の出力との非排他的論理和をとる第３のＥＸＮＯＲと、前記π／２位相シフト手段の最前段の出力と前記１タイムスロット遅延手段から溢れた最初の出力との非排他的論理和をとる第４のＥＸＮＯＲと、前記第３のＥＸＮＯＲの１の出力を加算し前記第４のＥＸＮＯＲの１の出力を減算する第２のカウンタとから構成されている、ことを特徴とする復調回路とした。
【０００８】
請求項２の発明は、４相位相変調された入力信号をディジタル信号に変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段によってディジタル信号に変換された信号を１タイムスロット期間分保持する１タイムスロット保持手段と、該１タイムスロット保持手段により保持されている１タイムスロット期間分のデータをさらに１タイムスロット期間分保持する１タイムスロット遅延手段と、前記１タイムスロット保持手段により保持されているデータと前記１タイムスロット遅延手段により保持されているデータとを位相比較する第１の位相検波手段と、前記１タイムスロット遅延手段により保持されている信号の位相をπ／２だけシフトするπ／２位相シフト手段と、前記１タイムスロット保持手段により保持されているデータと前記π／２位相シフト手段の出力データとを位相比較する第２の位相検波手段と、前記第１の位相検波手段の出力に応じて１又は０の信号を出力する第１の識別再生手段と、前記第２の位相検波手段の出力に応じて１又は０の信号を出力する第２の識別再生手段と、を具備する復調回路であって、前記１タイムスロット保持手段および前記１タイムスロット遅延手段は、４ｎｍ個（４ｎは入力信号周波数に対するＡ／Ｄ変換手段のサンプリング周波数の倍率、ｍは入力信号の周期に対する倍率で、ｍ，ｎは１，２，３等の整数）のフリップフロップをシリーズ接続したレジスタから各々構成され、前記π／２位相シフト手段は、前記１タイムスロット遅延手段の４ｎｍ個のフリップフロップの出力の内の後段側のｎｍ個のフリップフロップの出力信号を前段側の３ｎｍ個のフリップフロップの出力信号のさらに前段側に移す回路で構成され、前記第１の位相検波手段は、前記１タイムスロット保持手段の最前段のフリップフロップの出力と前記１タイムスロット遅延手段の最前段のフリップフロップの出力との非排他的論理和をとる第１のＥＸＮＯＲと、前記１タイムスロット遅延手段の最前段のフリップフロップの出力と前記１タイムスロット遅延手段から溢れた最初の出力との非排他的論理和をとる第２のＥＸＮＯＲと、前記第１のＥＸＮＯＲの１の出力を加算し前記第２のＥＸＮＯＲの１の出力を減算する第１のカウンタとから構成され、前記第２の位相検波手段は、前記１タイムスロット保持手段の最前段のフリップフロップの出力と前記π／２位相シフト手段の最前段の出力との非排他的論理和をとる第３のＥＸＮＯＲと、前記π／２位相シフト手段の最前段の出力と前記１タイムスロット遅延手段から溢れた最初の出力との非排他的論理和をとる第４のＥＸＮＯＲと、前記第３のＥＸＮＯＲの１の出力を加算し前記第４のＥＸＮＯＲの１の出力を減算する第２のカウンタとから構成されている、ことを特徴とする復調回路とした。
【００１２】
請求項３の発明は、請求項１又は２の発明において、前記Ａ／Ｄ変換手段の前段に、入力信号の振幅を制限して増幅するリミッタ増幅手段を接続したことを特徴とする復調回路とした。
【００１３】
【発明の実施の形態】
図１に本発明の原理構成を示す。ここでは、４相位相変調された入力信号をディジタル信号に変換するＡ／Ｄ変換手段１と、Ａ／Ｄ変換手段１によってディジタル信号に変換された信号を１タイムスロット（１シンボル）期間分保持する１タイムスロット保持手段２と、１タイムスロット保持手段２により保持されている１タイムスロット期間分のデータよりさらに１タイムスロット期間分だけデータ保持する１タイムスロット遅延手段３と、１タイムスロット保持手段２および１タイムスロット遅延手段３により保持されているデータを比較する第１の位相検波手段４と、１タイムスロット遅延手段３により保持されている信号の位相をπ／２だけ進ませまたは遅らせるπ／２位相シフト手段５と、１タイムスロット保持手段２により保持されているデータとπ／２位相シフト手段５の出力データを比較する第２の位相検波手段６と、タイミング抽出機能を持ち第１の位相検波手段４の出力を識別して１、０の信号へ変換する第１の識別再生手段７と、タイミング抽出機能を持ち第２の位相検波手段６の出力を識別して１、０の信号へ変換する第２の識別再生手段８とを有する。
【００１４】
このように、変調された入力信号をＡ／Ｄ変換してそれ以降をディジタル信号で処理することにより、素子ばらつきによる遅延時間誤差や位相ずれを無くすことができる。なお、図２に示すように、Ａ／Ｄ変換手段１の前段に入力信号の振幅を振り切らせるリミッタ増幅手段９を設ける構成にすると、入力信号振幅が小さい場合や雑音が重畳されていて信号が安定していないときに、Ａ／Ｄ変換誤りを低減させることができる。
【００１５】
図３は本発明の１つの実施形態の復調回路を示すブロック図である。図３において、１１はＡ／Ｄ変換器、１２はフレームバッファ、１３は１タイムスロット遅延回路、１４は第１の位相検波回路、１５はπ／２位相シフト回路、１６は第２の位相検波回路、１７は第１の識別再生回路、１８は第２の識別再生回路である。
【００１６】
入力信号は、まず最初にＡ／Ｄ変換器１１によってディジタル信号に変換される。Ａ／Ｄ変換器１１のサンプリング周波数ｆsは、入力変調信号周波数ｆinの４の倍数倍の周波数に設定しておく。すなわち、
ｆs＝ｆin×４×ｎ（ｎは１，２，３等の整数） (1)
である。１タイムスロット（１シンボル）は、入力変調信号の周期の整数倍にすればよいが、ここでは簡単化のため、１倍とする。すなわち、１タイムスロットは４ｎクロック期間となる。
【００１７】
フレームバッファ１２は、１タイムスロット期間の入力信号を保持しており、図５に示すようにフリップフロップ１２１を４ｎ個シリーズ接続してシフトレジスタを構成し、保持した４ｎ個のデータを第１、第２の位相検波回路１４，１６に出力する。
【００１８】
１タイムスロット遅延回路１３は、フレームバッファ１２と同じように４ｎ個のフリップフロップで構成されたシフトレジスタからなり、フレームバッファ１２内に保持されている１タイムスロットより１つ前のタイムスロットを保持し、４ｎ個のデータを第１の位相検波回路１４とπ／２位相シフト回路１５に出力する。
【００１９】
π／２位相シフト回路１５は、上記１タイムスロット遅延回路１３の４ｎ個の保持データの順序を変更することでπ／２位相シフトを実現する。図６(a)に示すように、４ｎ個の出力のうちの前段側のｎ個のフリップフロップの出力を後段側の３ｎ個の出力の後に移すことにより、π／２位相遅れのシフトを実現できる。また、図６(b)に示すように、後段側のｎ個のフリップフロップの出力を前段側の３ｎ個の出力の前に移せば、π／２位相進みが実現できる。
【００２０】
第１の位相検波回路１４は、図７(a)に示すように、フレームバッファ１２内の１フレーム分（１タイムスロット分、つまり１シンボル分）の各入力信号と、１タイムスロット遅延回路１３内の１フレーム分の各信号との位相差を比較する。比較は４ｎ個のＥＸＮＯＲ回路１４１で行い、その結果をカウンタ１４２に入力する。カウンタ１４２は、４ｎ個のＥＸＮＯＲ回路１４１の出力の１の数をカウントする。フレームバッファ１２内の信号と、１タイムスロット遅延回路１３の信号の位相が完全に合っている場合には、４ｎ個のＥＸＮＯＲ回路１４１はすべて１を出力し、このときカウンタ１４２は４ｎを出力する。また両者の位相が９０度遅れまたは９０度進みの場合には、カウンタは２ｎを出力し、位相差１８０度の場合には０を出力する。
【００２１】
第２の位相検波回路１６は、第１の位相検波回路１４と同様に図７(a)に示す構成であり、フレームバッファ１２内の１フレーム分の各入力信号と、π／２位相シフト回路１５から出力される１フレーム分の各入力信号とを比較する。ここでフレームバッファ１２内の信号と比較される信号は、１タイムスロット遅延回路１３内の信号がさらにπ／２位相ずれているので、第２の位相検波回路１６は、第１の位相検波回路１４と異なる結果を出力する。すなわち、第１の位相検波回路１４の出力が４ｎまたは０のとき第２の位相検波回路１６の出力は２ｎを、また、第１の位相検波回路１４の出力が２ｎのとき第２の位相検波回路１６の出力は４ｎまたは０を出力する。この４ｎまたは０を検知すれば、位相変調信号を復調できる。
【００２２】
第１の識別再生回路１７は、第１の位相検波回路１４の出力結果が４ｎまたは０となることを検知して、１または０の信号を出力する。第２の識別再生回路１８は、第１の識別再生回路１７と同様に、第２の位相検波回路１６の出力結果が４ｎまたは０となることを検知して、１または０の信号を出力する。
【００２３】
なお、本実施形態では、図４に示すように、Ａ／Ｄ変換器１１の前段にリミッタアンプ１９を含む構成としてもよい。入力信号振幅が小さい場合や入力信号に雑音が乗っていて信号が安定していない場合にＡ／Ｄ変換器１１の前段にリミッタアンプ１９を挿入することで、Ａ／Ｄ変換器１１のアナログ／ディジタル変換誤りを低減させる効果がある。
【００２４】
また、本発明において、第１の位相検波回路１４は、比較の度に４ｎ個の比較結果をカウントするのではなく、図７(b)に示すように、フレームバッファ１２の初段のフリップフロップの出力Ａと１タイムスロット遅延回路３の初段のフリップフロップの出力ＢをＥＸＮＯＲ１４３で比較したもの（すなわち、ＡとＢの非排他的論理和）を加算し、１タイムスロット遅延回路１３の初段のフリップフロップの出力Ｂとこの１タイムスロット遅延回路１３から溢れた最初の出力ＣをＥＸＮＯＲ１４４で比較したもの（すなわち、ＢとＣの非排他的論理和）を減算するカウンタ１４５を用いても良い。
【００２５】
フレームバッファ１２と１タイムスロット遅延回路１３を構成するシフトレジスタ内の現在のデータは、１クロック前のデータと比較すると、フレームバッファヘＡが新たに加わりＢが抜け、その他はシフトしただけであり、１タイムスロット遅延回路１３では、Ｂが新たに加わりＣが抜け、その他はシフトしているだけである。このとき、第１の位相検波回路１４の出力COUNTは、
COUNT＝COUNT＋EXNOR(A,B)-EXNOR(B,C) (2)
と表せる。
【００２６】
以上は、第２の位相検波回路１６についてもほぼ同様であるが、この場合にはＥＸＮＯＲ１４３には、１タイムスロット保持手段の最前段のフリップフロップの出力と前記π／２位相シフト手段の最前段の出力とが入力され、ＥＸＮＯＲ１４４には、前記π／２位相シフト手段の最前段の出力と前記１タイムスロット遅延手段から溢れ出た最初の出力とが入力される構成となる。このような回路を用いることで、カウンタの構成が簡単化され、回路規模を大幅に減らすことができる。
【００２７】
また、本発明において、第１、第２の識別再生回路１７、１８は、０の識別判定基準を０〜０＋Ｘ１（ただし、Ｘ１はｎ以下の整数）、４ｎの識別基準を４ｎ〜４ｎ−Ｘ２（ただし、Ｘ２はｎ以下の整数）としてもよい。０と４ｎを正確に検知できればよいが、ノイズなどの影響により、０または４ｎを正確にカウントできるとは限らない。そのため、カウントミスがあっても復調できるようマージンをとれば、より雑音耐性がよくなる。
【００２８】
また、以上の説明では１タイムスロット（１シンボル）を入力信号周波数の１周期としたが、ｍ（ｍは１，２，３等の整数）周期であればよく、このときは１タイムスロットは４ｎｍクロック期間となるので、前記した図５のフリップフロップ１２１は４ｎｍ個となり、図６のｎ個と３ｎ個の入れ替えはｎｍ個と３ｎｍ個の入れ替えとなり、図７(a)のＥＸＮＯＲ１４１の数は４ｎｍ個となる。
【００２９】
【発明の効果】
上述から本発明によれば、変調入力信号にＡ／Ｄ変換を行うことによって、ディジタル信号による処理を行うので、素子ばらつきによる影響を低減でき、さらに回路規模を小さくできる利点がある。
【図面の簡単な説明】
【図１】 本発明の原理説明用の復調回路のブロック図である。
【図２】 図１の復調回路の変形例のブロック図である。
【図３】 本発明の１つの実施形態の復調回路のブロック図である。
【図４】 図３の復調回路の変形例のブロック図である。
【図５】 フレームバッファの回路図である。
【図６】 π／２位相シフト回路の回路図である。
【図７】 第１の位相検波回路の回路図である。
【図８】 従来の復調回路のブロック図である。
【符号の説明】
１：Ａ／Ｄ変換手段、２：１タイムスロット保持手段、３：１タイムスロット遅延手段、４：第１の位相検波手段、５：π／２位相シフト手段、６：第２の位相検波手段、７：第１の識別再生手段、８：第２の識別再生手段、９：リミッタ増幅手段
１１：Ａ／Ｄ変換器、１２：フレームバッファ、１３：１タイムスロット遅延回路、１４：第１の位相検波回路、１５：π／２位相シフト回路、１６：第２の位相検波回路、１７：第１の識別再生回路、１８：第２の識別再生回路、９：リミッタアンプ
１２１：フリップフロップ
１４１，１４３，１４４：ＥＸＮＯＲ、１４２、１４５：カウンタ
５１：１タイムスロット遅延回路、５２：第１の位相検波回路、５３：第１の識別再生回路、５４：タイミング波抽出回路、５５：π／２位相シフト回路、５６：第２の位相検波回路、５７：第２の識別回路
Claims (3)
- ４相位相変調された入力信号をディジタル信号に変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段によってディジタル信号に変換された信号を１タイムスロット期間分保持する１タイムスロット保持手段と、該１タイムスロット保持手段により保持されている１タイムスロット期間分のデータをさらに１タイムスロット期間分保持する１タイムスロット遅延手段と、前記１タイムスロット保持手段により保持されているデータと前記１タイムスロット遅延手段により保持されているデータとを位相比較する第１の位相検波手段と、前記１タイムスロット遅延手段により保持されている信号の位相をπ／２だけシフトするπ／２位相シフト手段と、前記１タイムスロット保持手段により保持されているデータと前記π／２位相シフト手段の出力データとを位相比較する第２の位相検波手段と、前記第１の位相検波手段の出力に応じて１又は０の信号を出力する第１の識別再生手段と、前記第２の位相検波手段の出力に応じて１又は０の信号を出力する第２の識別再生手段と、を具備する復調回路であって、
前記１タイムスロット保持手段および前記１タイムスロット遅延手段は、４ｎｍ個（４ｎは入力信号周波数に対するＡ／Ｄ変換手段のサンプリング周波数の倍率、ｍは入力信号の周期に対する倍率で、ｍ，ｎは１，２，３等の整数）のフリップフロップをシリーズ接続したレジスタから各々構成され、
前記π／２位相シフト手段は、前記１タイムスロット遅延手段の４ｎｍ個のフリップフロップの出力の内の前段側のｎｍ個のフリップフロップの出力信号を後段側の３ｎｍ個のフリップフロップの出力信号のさらに後段側に移す回路で構成され、
前記第１の位相検波手段は、前記１タイムスロット保持手段の最前段のフリップフロップの出力と前記１タイムスロット遅延手段の最前段のフリップフロップの出力との非排他的論理和をとる第１のＥＸＮＯＲと、前記１タイムスロット遅延手段の最前段のフリップフロップの出力と前記１タイムスロット遅延手段から溢れた最初の出力との非排他的論理和をとる第２のＥＸＮＯＲと、前記第１のＥＸＮＯＲの１の出力を加算し前記第２のＥＸＮＯＲの１の出力を減算する第１のカウンタとから構成され、
前記第２の位相検波手段は、前記１タイムスロット保持手段の最前段のフリップフロップの出力と前記π／２位相シフト手段の最前段の出力との非排他的論理和をとる第３のＥＸＮＯＲと、前記π／２位相シフト手段の最前段の出力と前記１タイムスロット遅延手段から溢れた最初の出力との非排他的論理和をとる第４のＥＸＮＯＲと、前記第３のＥＸＮＯＲの１の出力を加算し前記第４のＥＸＮＯＲの１の出力を減算する第２のカウンタとから構成されている、
ことを特徴とする復調回路。 - ４相位相変調された入力信号をディジタル信号に変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段によってディジタル信号に変換された信号を１タイムスロット期間分保持する１タイムスロット保持手段と、該１タイムスロット保持手段により保持されている１タイムスロット期間分のデータをさらに１タイムスロット期間分保持する１タイムスロット遅延手段と、前記１タイムスロット保持手段により保持されているデータと前記１タイムスロット遅延手段により保持されているデータとを位相比較する第１の位相検波手段と、前記１タイムスロット遅延手段により保持されている信号の位相をπ／２だけシフトするπ／２位相シフト手段と、前記１タイムスロット保持手段により保持されているデータと前記π／２位相シフト手段の出力データとを位相比較する第２の位相検波手段と、前記第１の位相検波手段の出力に応じて１又は０の信号を出力する第１の識別再生手段と、前記第２の位相検波手段の出力に応じて１又は０の信号を出力する第２の識別再生手段と、を具備する復調回路であって、
前記１タイムスロット保持手段および前記１タイムスロット遅延手段は、４ｎｍ個（４ｎは入力信号周波数に対するＡ／Ｄ変換手段のサンプリング周波数の倍率、ｍは入力信号の周期に対する倍率で、ｍ，ｎは１，２，３等の整数）のフリップフロップをシリーズ接続したレジスタから各々構成され、
前記π／２位相シフト手段は、前記１タイムスロット遅延手段の４ｎｍ個のフリップフロップの出力の内の後段側のｎｍ個のフリップフロップの出力信号を前段側の３ｎｍ個のフリップフロップの出力信号のさらに前段側に移す回路で構成され、
前記第１の位相検波手段は、前記１タイムスロット保持手段の最前段のフリップフロップの出力と前記１タイムスロット遅延手段の最前段のフリップフロップの出力との非排他的論理和をとる第１のＥＸＮＯＲと、前記１タイムスロット遅延手段の最前段のフリップフロップの出力と前記１タイムスロット遅延手段から溢れた最初の出力との非排他的論理和をとる第２のＥＸＮＯＲと、前記第１のＥＸＮＯＲの１の出力を加算し前記第２のＥＸＮＯＲの１の出力を減算する第１のカウンタとから構成され、
前記第２の位相検波手段は、前記１タイムスロット保持手段の最前段のフリップフロップの出力と前記π／２位相シフト手段の最前段の出力との非排他的論理和をとる第３のＥＸＮＯＲと、前記π／２位相シフト手段の最前段の出力と前記１タイムスロット遅延手段から溢れた最初の出力との非排他的論理和をとる第４のＥＸＮＯＲと、前記第３のＥＸＮＯＲの１の出力を加算し前記第４のＥＸＮＯＲの１の出力を減算する第２のカウンタとから構成されている、
ことを特徴とする復調回路。 - 請求項１又は２の復調回路において、
前記Ａ／Ｄ変換手段の前段に、入力信号の振幅を制限して増幅するリミッタ増幅手段を接続したことを特徴とする復調回路。
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