JP3680845B2 - 圧縮動画像の伸張装置及びそれを用いた画像表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、MPEG(Motion Picture Coding Experts Group)等にて圧縮された動画像を伸張する伸張装置及びそれを用いた画像表示装置に関する。
【0002】
【背景技術及び発明が解決しようとする課題】
従来のMPEG4の圧縮(エンコード)/伸張(デコード)装置は、一連のエンコード/デコード処理を全てハードウェアまたは全てソフトウェアにより実施していた。
【0003】
エンコード/デコードの全処理をハードウェアにて実施した場合、回路規模が必然的に大きくなり、ICの小型化を阻害する。特に携帯電話機などの携帯機器では、機器の小型化への要請に応えられない。
【0004】
一方、エンコード/デコードの全処理をソフトウェアにて実施した場合、CPUの負荷が増大してしまう。このため、CPUが他の処理に費やす時間に制約が生じ、機器が有するパフォーマンスを実現できなくなってしまう。また、CPUの稼動時間が増大するので消費電力も大きくなる。特に携帯電話機などの携帯機器では、バッテリーの消耗を抑えるための低消費電力化への要請に応えられない。
【0005】
そこで、本発明の目的は、圧縮動画像の伸張処理を、ハードウェアとソフトウェアにてシェアし、しかも、ハードウェアとソフトウェアとの優位性を発揮できる処理別に役割分担させた圧縮動画像の伸張装置及びそれを用いた画像表示装置を提供することにある。
【0006】
本発明の他の目的は、圧縮動画像の伸張処理を、ハードウェアとソフトウェアにて並列処理することができ、その際に必要なバッファ容量を低減することができる圧縮動画像の伸張装置及びそれを用いた画像表示装置を提供することにある。
【0007】
【課題を解決するための手段】
本発明の一態様に係る圧縮動画像の伸張装置は、圧縮された動画像データをソフトウェアにて伸張処理するソフトウェア処理部と、前記ソフトウェア処理部にて処理された動画像データを格納するデータ記憶部と、前記データ記憶部からの動画像データをハードウェアにて伸張処理するハードウェア処理部とを有し、前記ソフトウェア処理部は、可変長符号化された圧縮動画像データの可変長符号を復号する処理を少なくとも実施し、かつ、前記ハードウェア処理部は、前記ソフトウェア処理部にて処理された動画像データの逆量子化及びそれ以降の処理を実施する複数の処理部を少なくとも含むことを特徴とする。
【0008】
逆量子化される前の動画像データは、ゼロデータが圧倒的に多く、逆量子化された後のデータと比較すればデータの情報量の種類が圧倒的に少ない。しかも、可変長符号の復号処理の演算自体の負荷も少ない。よって、情報量が少なく演算負荷の軽い処理をソフトウェア処理部で処理しても、その処理の負荷は小さい。逆に、逆量子化以降の複数の処理の多くは、情報量が多い上に演算も複雑で、ソフトウェアで処理するには負荷が大きい。これらは負荷が重い処理ではあるが企画が決まっているため変更の必要性は乏しく、また、繰り返し処理が多いため、ハードウェア処理部での処理に適している。また、ソフトウェア処理部で処理されるデータ量が少ないので、ソフトウェア処理部からハードウェア処理部に伝送されるデータが少なく、伝送負荷も軽くなる。また、ソフトウェア処理部とハードウェア処理部との間には、バッファとして機能するデータ記憶部が介在するので、ソフトウェア処理とハードウェア処理とを並列的に処理することができる。さらに、ソフトウェア処理とハードウェア処理とを使い分けることで、装置の小型化と消費電力の低減の双方を実現できる。
【0009】
本発明の一態様においては、前記ソフトウェア処理部は、前記データ記憶部に記憶される動画像データを圧縮するデータ圧縮部を含むことができる。一方、前記ハードウェア処理部は、前記データ記憶部からの動画像データを伸張するデータ伸張部を含むことができる。こうすると、データ記憶部の容量を小さくでき、装置を小型化できる。
【0010】
本発明の一態様においては、前記データ圧縮部は、画素配列上で連続するゼロデータの数をカウントし、連続するゼロデータを、ゼロデータのカウント値に圧縮処理することができる。逆量子化前の動画像データは、特に高周波の交流成分にゼロデータが多く、効率よく圧縮できる。
【0011】
本発明の一態様においては、前記データ記憶部は、所定ビット数を有し、その上位側ビットにより種類を識別できる複数種のパケットを有することができる。データ圧縮部は、この複数種のパケットを、圧縮・非圧縮の種類ごとに使い分ける。
【0012】
この複数種のパケットの一つを、ゼロカウントデータパケットとすることができる。データ圧縮部は、上述したゼロデータのカウント値がゼロカウントデータパケットに格納する。
【0013】
複数種のパケットの他の一つを、圧縮データパケットとすることができる。データ圧縮部は、予め定められたビット数以下のビット数で表せる複数の動画像データを、同一の前記圧縮データパケットに格納することで、データ圧縮するができる。
【0014】
複数種のパケットのさらに他の一つを、非圧縮データパケットとすることができる。データ圧縮部は、予め定められたビット数を越えたビット数でしか表わすことができない動画像データを、非圧縮データパケットに格納する。逆量子化前の動画像データのうち、非圧縮データパケットに格納される動画像データは比較的少ないので、圧縮度が低下することはほとんどない。
【0015】
本発明の一態様においては、前記データ記憶部は、少なくとも1フレーム分の動画像データを記憶する記憶領域を有することができる。なお、ソフトウェア処理部に入力される圧縮された動画像データは、8画素×8画素の1ブロック単位で離散コサイン変換されている。このため、前記1フレーム分の記憶領域には、前記1ブロックに対応する記憶領域毎に前記複数種のパケットが格納される。
【0016】
本発明の一態様においては、前記1ブロックに対応する記憶領域には、前記ソフトウェア処理部にて生成されたコントロールデータを記憶するコントロールデータパケットをさらに設けることができる。これらのコントロールデータは、ハードウェア処理部での伸張処理に用いられる。
【0017】
本発明の一態様においては、前記データ記憶部には、前記ハードウェア処理部にて伸張された少なくとも1フレーム分の動画像を記憶する表示用記憶領域をさらに設けることができる。好ましくは、少なくとも2フレーム分の表示用記憶領域を設けることができ、この場合動画像をより円滑に表示することができる。
【0018】
本発明の一態様においては、前記ソフトウェア処理部は、前記可変長符号の復号処理に続いて実施される逆スキャン処理をさらに実施しても良い。加えて、前記ソフトウェア処理部は、前記逆スキャン処理に続いて実施される逆ACDC(交流・直流成分)予測を実施しても良い。
【0019】
本発明の他の態様に係る画像表示装置は、ホストCPUと、前記ホストCPUに接続され、圧縮された動画像データをソフトウェアにて伸張処理するソフトウェア処理部を有する第1の集積回路と、前記ホストCPUに接続され、表示制御を行う第2の集積回路と、前記第2の集積回路により表示制御される画像表示部とを有する。前記第2の集積回路は、前記ソフトウェア処理部にて処理された動画像データを格納するデータ記憶部と、前記データ記憶部からの動画像データをハードウェアにて伸張処理するハードウェア処理部とを有する。前記ソフトウェア処理部は、可変長符号化された圧縮動画像データの可変長符号を復号する処理を少なくとも実施する。前記ハードウェア処理部は、前記ソフトウェア処理部にて伸張処理された動画像データの逆量子化及びそれ以降の処理を実施する複数の処理部を少なくとも含む。
【0020】
このように、上述した伸張装置を画像表示装置に搭載することで、伸張装置の作用・効果に加えて、ホストCPUが第1,第2の集積回路間でデータ伝送する情報量が少ないので、ホストCPUがデータ伝送に専有される時間を短縮できる。
【0021】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照して説明する。
【0022】
(携帯電話機の概要)
図1は、本発明が適用される電子機器の一例である携帯電話機のブロック図である。図1において、この携帯電話機10は、通信機能部20と付加機能部30とに大別される。通信機能部20は、アンテナ21にて送受信される信号(圧縮動画像を含む)を処理する公知の各種ブロックを有する。通信機能部20の全ブロックの説明は省略するが、ベースバンドLSI(第1の集積回路)22は、主として音声などを処理するプロセッサであり、携帯電話10には必ず搭載されている。このベースバンドLSI22には、ベースバンドエンジン(BBE)やアプリーションプロセッサ等が搭載されている。これらのプロセッサ上のソフトウェアにより、図2(A)に示すMPEG4の圧縮(エンコード)処理のうち、可変長符号(VLC:Variable Length Code)への符号化(Encode)、スキャン(Scan)、ACDC(交流・直流成分)予測及びレートコントロール(Rate Control)が実施されるようになっている。さらに、ベースバンドLSI22に搭載されたプロセッサ上のソフトウェアにより、図2(B)に示すMPEG4の伸張(デコード)処理のうち、可変長符号(VLC)の復号(Decode)、逆スキャン(Reverse Scan)及び逆ACDC(交流・直流成分)予測が実施されるようになっている。MPEG4のデコード及びエンコードの他の処理については、付加機能部30に設けられたハードウェアにて実施される。
【0023】
付加機能部30は、通信機能部20のベースバンドLSI21に接続されたホストCPU(中央演算ユニット)31を有する。このホストCPU31にはLCDコントローラLSI(第2の集積回路)32が接続されている。このLCDコントローラLSI32には、画像表示部としての液晶表示装置(LCD)33と、撮像部としてのCCDカメラ34とが接続されている。MPEG4のデコード及びエンコードのうちのハードウェア処理については、LCDコントローラLSI32に設けられたハードウェアにて実施される。
【0024】
(MPEG4のエンコード及びデコード)
ここで、図2(A)及び図2(B)に示すMPEG4のエンコード及びデコードの各処理について簡単に説明する。この処理の詳細については、例えば日本実業出版社の「JPEG&MPEG 図解でわかる画像圧縮技術」(越智宏、黒田英夫の共著)に説明されているので、本発明に関する処理についてのみ主として説明する。
【0025】
図2(A)に示す圧縮(エンコード)処理では、まず、連続する2枚の画像間の動き検出(ME:Motion Estimation)が実施される(ステップ1)。具体的には2枚の画像間の同一画素同士の差分を求める。2枚の画像での静止画領域では差分が0になるので、情報量を少なくでき、この静止画領域のゼロデータに加え、動画領域の差分(プラス・マイナス成分)が動き検出後の情報となる。
【0026】
次に、離散コサイン変換(DCT:Discrete Cosine Transform)が実施される(ステップ2)。この離散コサイン変換(DCT)は、図3に示す8画素×8画素の1ブロック単位にて演算され、1ブロック毎にDCT係数を求めるものである。離散コサイン変換後のDCT係数は、1ブロック内の画像の濃淡変化を、全体の明るさ(DC成分)と空間周波数(AC成分)とで表わしたものである。図4は、8×8画素の1ブロック内のDCT係数の一例を示している(上述の図書の第116頁の図5−6を引用)。その左上隅のDCT係数がDC成分を示し、それ以外のDCT係数がAC成分を示す。なお、AC成分のうち、高周波成分を省略しても画像認識への影響が少ない。
【0027】
次に、DCT係数の量子化が行われる(ステップ3)。この量子化は、1ブロック内の各DCT係数を、量子化テーブル中の対応する位置の量子化ステップ値で除算して、情報量を少なくするために実施される。例えば、図4のDCT係数を図5の量子化テーブルを用いて量子化した1ブロック内のDCT係数を図6に示す(上述の図書の第117頁の図5−9及び図5−10を引用)。図6に示す通り、特に、高周波成分のDCT係数を量子化ステップ値で除算し、その小数点以下を四捨五入すると、ほとんどがゼロデータとなり、情報量が大幅に減少している。
【0028】
このエンコード処理には、処理フレームと次フレームとの間で上述の動き検出(ME)を実施するために、帰還ルートが必要となる。この帰還ルートでは、図2(A)に示すように、逆量子化(iQ)、逆DCT及び動き補償(MC:Motion Compensation)が実施される(ステップ4〜6)。なお、動き補償の詳細な動作については省略するが、この処理は図3に示す16画素×16画素の1マクロブロック単位で実施される。
【0029】
上述したステップ1〜6の処理は、本実施形態のLCDコントローラLSI32に設けられたハードウェアにて実施される。
【0030】
次に、図1のベースバンドLSI22に搭載されたプロセッサ上のソフトウェアにより実施されるACDC(交流・直流成分)予測、スキャン(Scan)、可変長符号(VLC:Variable Length Code)への符号化(Encode)及びレートコントロール(Rate Control)について説明する。
【0031】
図2(A)のステップ7で実施されるACDC(交流・直流成分)予測及びステップ8で実施されるスキャンは、共にステップ9の可変長符号の符号化に必要な処理である。なぜなら、ステップ9の可変長符号への符号化は、DC成分については隣接ブロック間での差分を符号化し、AC成分についてはブロック内を周波数が低い側から高い側に向けてスキャン(ジグザグスキャンとも称する)して符号化の順序を決める必要があるからである。
【0032】
ステップ9の可変長符号への符号化とは、エントロピー符号化とも称され、符号化原理として、出現頻度の多いものは少ない符号で表すように符号化するものである。ステップ7,8での結果を利用して、DC成分について隣接ブロック間での差分を符号化し、AC成分についてはスキャンされた順番で低周波側から高周波側から順にDCT係数値を符号化する。
【0033】
ここで、画像信号は、その画像の複雑さや動きの激しさによって情報の発生量が変動する。この変動を吸収し、一定の伝送速度で伝送するには符号発生量の制御が必要であり、これがステップ10のレートコントロールである。レートコントロールのために通常バッファメモリが設けられ、そのバッファメモリがオーバフローしないように蓄積情報量を監視し、情報発生量を抑えるようにする。具体的には、ステップ3での量子化特性を粗くして、DCT係数値を表すビット数を減らしている。
【0034】
図2(B)は圧縮された動画像の伸張(デコード)処理を示し、このデコード処理は図2(A)のエンコード処理を逆順でかつ逆処理することで達成される。なお、図2(B)中の「ポストフィルタ」とは、ブロックノイズを消去するためのフィルタである。このデコード処理でも、VLC復号化(ステップ1)、逆スキャン(ステップ2)及び逆ACDC予測(ステップ3)がソフトウェア処理され、逆量子化以降の処理がハードウェア処理される(ステップ4〜8)。
【0035】
(LCDコントローラLSIの構成及び動作)
図7は、図1に示すLCDコントローラLSI32の機能ブロック図である。なお、図7は圧縮動画像のデコード処理部に関係するハードウェアを示している。このLCDコントローラLSI32は、図2(B)のステップ4〜8を実施するハードウェア処理部40及びデータ記憶部50を有する。また、このLCDコントローラLSI32は、ホストインターフェース60を介してホストCPU31に接続される。ベースバンドLSI22内にはソフトウェア処理部70が設けられる。このソフトウェア処理部70は、図2(B)のステップ1〜3を実施する。このソフトウェア処理部70もまた、ホストCPU31に接続されている。
【0036】
まず、ソフトウェア処理部70について説明する。このソフトウェア処理部70は、ハードウェアとしてCPU71と画像処理プログラム格納部72とを有する。CPU71は、格納部72に格納された画像処理プログラムに従って、図1のアンテナ21から入力された圧縮動画像に対して、図2(B)に示すステップ1〜3を実施する。CPU71はさらに、図2(B)のステップ3の処理済データを圧縮するデータ圧縮部71Aとして機能する。圧縮されたデータは、ホストCPU31、ホストインターフェース60を介して、LCDコントローラ32内のデータ記憶部50(例えばSRAMなど)に設けられた圧縮データ用記憶領域51に格納される。
【0037】
一方、LCDコントローラ32内に設けられたハードウェア処理部40は、圧縮データ用記憶領域51からの圧縮データを伸張するデータ伸張部41を有する。このハードウェア処理部40には、図2(B)のステップ4〜7の各処理を実施するための処理部42〜45が設けられている。ポストフィルタ45にてブロックノイズが除去された動画像データは、データ記憶部50内の表示用記憶領域52内に格納される。色情報変換処理部46は、表示用記憶領域52内に格納された画像情報に基づいて、図2(B)のステップ8のYUV/RGB変換を実施する。処理部46の出力は、LCDインターフェース47を介してLCD33に供給され、表示駆動に供される。なお、表示用記憶領域52は、少なくとも1フレーム分の動画像を記憶する容量を有する。表示用記憶領域52は、好ましくは2フレーム分の動画像を記憶する容量を有し、動画像をより円滑に表示できるようにしても良い。
【0038】
ここで、本実施形態において、図2(B)のステップ1〜3をソフトウェア処理し、ステップ4〜8をハードウェア処理する理由は下記の通りである。まず、図2(B)のステップ4の逆量子化の前であれば、図6に示すように各ブロック内にはゼロデータが圧倒的に多く、逆量子化された後のデータ(図4)と比較すればデータの情報量の種類が圧倒的に少ない。しかも、ステップ1〜3の演算自体の負荷も少ないので、ステップ1〜3をソフトウェアで処理しても、その処理の負荷は小さくなる。逆に、図2(B)のステップ4の逆量子化やステップ5の逆DCTなどは、情報量が多い上に演算も複雑で、ソフトウェアで処理するには負荷が大きい。これらの逆量子化、逆DCT、動き補償などは、負荷が重い処理ではあるが規格が決まっているため変更の必要性は乏しく、また、繰り返し処理が多いため、ハードウェアでの処理に適している。また、上述した通りソフトウェアで処理される逆量子化前のデータ量が少ないので、ソフトウェア処理部70からホストCPU31を経由してハードウェア処理部40に伝送されるデータ量が少なく、ホストCPU31の負担も軽い。
【0039】
次に、ソフトウェア処理部70とハードウェア処理部40との間に設けられた圧縮データ用記憶領域51について説明する。ソフトウェア処理部70での処理は、動画像の複雑さや動きの激しさによって情報量が変動し、その情報量に応じて処理時間が変動する。その一方で、ハードウェア処理部40での処理時間の変動はほとんどない。このようなソフトウェア処理部70とハードウェア処理部40とを効率よく並列駆動するには、両者間にバッファとして機能する圧縮データ用記憶領域51が必要となる。このバッファは少なくとも1フレーム分必要であるが、図8に示すように複数、例えば第1,第2のフレームメモリ51A,51Bを設けても良い。このようにすると、ハードウェア処理部40は、ソフトウェア処理部70での処理時間に制約されることがほとんどない。
【0040】
本実施形態では、圧縮データ用記憶領域51に記憶されるデータは、図2(B)のステップ1〜3にてソフトウェア処理されたデータ(以下、QFデータと称する)を図7のデータ圧縮部71Aにてさらに圧縮したものである。よって、ホストCPU31を介してソフトウェア処理部70より圧縮データ用記憶領域51に伝送される情報量はさらに少なくなり、ホストCPU31をデータ伝送のために専有する時間が短くて済む。
【0041】
(ソフトウェア処理部でのデータ圧縮とハードウェア処理部でのデータ伸張)まず、図7のデータ圧縮部71Aでのデータ圧縮動作について説明する。図9は、図7に示す圧縮データ用記憶領域51での1フレーム分の記憶領域を示す。この1フレーム分の記憶領域は、前後のフレームエンドパケット間に配置され、かつ、図3に示す1ブロック毎に分割されている。各ブロックは、コントロールデータパケット1,2と多数のQFデータパケットから構成される。コントロールデータパケット1,2は、図2(B)のステップ1〜3の処理にて生成されたコントロールデータであって、ハードウェア処理部40でのデコード処理に必要なコントロールデータを記憶している。
【0042】
データ圧縮されるのは、図2(B)のステップ1〜3にて処理されたQFデータであり、図9のQFデータパケットに圧縮して格納される。このQFデータパケットには、例えば、図10(A)〜図10(C)に示すゼロカウントパケット、7ビット圧縮データパケット、非圧縮データパケットの3種類がある。
【0043】
図9に示すフレームエンドパケット、コントロールデータパケット及びQFデータパケットはいずれも、例えば16ビットのデータ長を有する。図10(A)に示すゼロカウントパケットは、上位4ビットにゼロカウントパケットを示す識別データ「1001」が格納され、残りの12ビットにゼロカウント値が格納される。図10(B)に示す7ビット圧縮データは、上位1ビット欄に7ビット圧縮データを示す識別データ「0」が格納され、次の7ビット欄に7ビット圧縮データが格納される。続くビット欄(下位8ビット目)はディスカードビット(Discard Bit)の符号欄であり、下位7ビットに格納される7ビットデータが、有効な圧縮データであれば「0」が、ダミーデータであれば「1」が格納される。このように、QFデータが7ビット以下であれば、一つの7ビット圧縮データパケットに2個のQFデータが格納されて圧縮される。図10(C)に示す非圧縮データパケットは、上位4ビット欄に非圧縮データパケットを示す識別データ「1000」が格納され、続く12ビット欄に非圧縮データが格納される。なお、7ビットの圧縮データ及び12ビットの非圧縮データの各最上位ビットには、プラスまたはマイナスの符号を意味するビットが割り当てられる。
【0044】
より具体的には、各種QFデータを各パケットに格納する状況が図11に示されている。図11は、図3に示す1ブロック内のQFデータを16進法の3桁で示したもの(プラス、マイナスの符号は省略)を、図10(A)〜図10(C)の3種類のデータパケットに圧縮した状況を示している(1ブロック内の上位2ラインのデータ圧縮のみ図示)。なお、図11中のA〜Fは、10〜15の数値にそれぞれ対応する。例えば、3桁の16進法の最大値FFFとは、15×162+15×161×15×160=4095を意味する。
【0045】
ここで、1ブロック内の先頭アドレスにある16進法の「025」とは10進法の「37」に相当する。これは、2進法では「0100101」と7ビットで表現できる(最上位ビットである符号ビットは0とした。以下、同様)。よって、このデータは7ビット圧縮データパケットの下位7ビット欄に格納される。次のアドレスにある16進法の「001」とは10進法の「1」に相当する。これは、2進法では「0000001」と7ビットで表現できる。よって、このデータは7ビット圧縮データパケットの上位側の7ビット欄に格納される。次のアドレス以降は「000」のゼロデータが6個連続している。よって、ゼロカウントデータパケットの最下位3ビットに0の連続数「6」を2進法で示す「110」が格納される。2ライン目にある16進法の「02F」及び「003」は10進法の「47」及び「3」に相当する。これらも2進法の7ビット以下で表せるので、図11に示す通り7ビット圧縮データパケットに格納される。次のアドレスには「000」が1個のみ存在するので、そのゼロカウント値がゼロカウトンデータパケットに格納される。次のアドレスにある16進法の「FFC」及び「FFF」は10進法の「4092」及び「4095」に相当する。これは2進法の7ビット以下のデータでは表せない。よって、「FFC」及び「FFF」は非圧縮データパケットに格納される。次のアドレス以降は「000」のゼロデータが3個連続している。よって、ゼロカウントデータパケットの最下位2ビットに0の連続数「3」を2進法で示す「11」が格納される。以下、同様にしてQFデータが圧縮される。
【0046】
図12は、上述のQFデータの圧縮処理手順を示すフローチャートである。QFデータ=0であれば、(ステップ1での判断がYES)、ゼロカウント値を一つカウントアップする。(ステップ2)。そのQFデータが最初のデータであればステップ3での判断はNOとなり、次のQFデータに移行する(ステップ17)。すなわち、QFデータ=0であれば、そのゼロデータの連続が終了するまでカウントアップを繰り返すため、圧縮データ用記憶領域(SRAM)51への書き込みは保留される。なお、0であるQFデータの一つ前のQFデータが7ビット以下である時には(ステップ3がYES)、後述するステップ10にて前回に生成した7ビット以下の圧縮データが、前回のSRAMアドレスの記憶領域に格納される。
【0047】
今回のQFデータが0でなければ(ステップ1の判断がNO)、前回までのゼロカウント値が0であるか否かが判断される(ステップ5)。前回までのゼロカウント値が0でなければ(ステップ5での判断がYES)、前回のQFデータ=0であることを意味し、かつ、今回初めてゼロデータの連続が終了したことを意味する。よって、今回のSRAMアドレスにゼロカウントデータを格納する(ステップ6)。さらに、ゼロカウント値を0にリセットし、かつアドレス値を一つカウントアップする(ステップ7)。
【0048】
次に、ステップ8にて、今回のQFデータが7ビット以下で表せるか否かを判断する。ステップ8での判断がYESであれば、さらに、前回のQFデータが7ビット以下で表せるか否かを判断する(ステップ9)。ステップ9での判断がNOであれば、ステップ10にて、今回のQFデータの圧縮データ(7ビットデータ)を生成する。このとき、ステップ11にてSRAMアドレスを一つカウントダウンさせておけば、その後のステップ16にてアドレスを一つカウントアップしても、前回のアドレスが維持される。その後、次のQFデータに移行される(ステップ17)。なお、今回生成した圧縮データの書き込みは保留される。このように、7ビット以下の圧縮データは、ステップ10で生成されるが、その圧縮データの格納は上述したステップ4の他、後述するステップ12またはステップ15のタイミングまで保留される。
【0049】
ステップ9での判断がYESであれば、前回のステップ10にて生成した圧縮データが、今回のSRAMアドレスの記憶領域に格納される。その後、ステップ16にてSRAMアドレスがカウントアップされ、次のQFデータに移行する(ステップ17)。
【0050】
ステップ8での判断がNOであれば、前回のQFデータが7ビット以下であるか否かが判断される(ステップ13)。ステップ13での判断がNOであれば、そのQFデータを非圧縮データとして、今回のSRAMアドレスの記憶領域に格納する(ステップ14)。ステップ13での判断がYESであれば、前回のSRAMアドレスに、ステップ10にて前回に生成した圧縮データを格納する(ステップ15)。これにより、図11に示すゼロカウントデータ、7ビット圧縮データまたは非圧縮データの格納が実現される。
【0051】
図13は、図7に示すハードウェア処理部40に設けられたデータ伸張部41でのデータ伸張動作を示している。
【0052】
まず、図7に示すデータ記憶部(SRAM)50の圧縮データ用記憶領域51よりデータを取り込み(ステップ1)、SRAMからのデータが7ビット圧縮データであるか否かが判断される(ステップ2)。ステップ2での判断がYESであれば、その7ビット圧縮データに基づいてQFデータを再生する(ステップ3)。次にそのパケット内のディスカードビットが0であれば(ステップ4での判断がYES)、同一パケット内にもう一つの有効データが存在することを意味する。この場合には、そのもう一つの有効データに基づいてQFデータを再生する(ステップ5)。ステップ4での判断がNOの時、またはステップ5での処理が終了した時、次のSRAMデータに移行する(ステップ10)。
【0053】
ステップ2での判断がNOであれば、SRAMからのデータが非圧縮データであるか否かが判断される(ステップ6)。ステップ6での判断がYESであれば、その非圧縮データに基づいてQFデータを再生する(ステップ7)。
【0054】
ステップ6での判断がNOであれば、SRAMからのデータがゼロカウントデータであるか否かが判断される(ステップ8)。ステップ8での判断がYESであれば、そのゼロカウント値と等しい数のQFデータ(=0)を再生する(ステップ9)。ステップ8での判断がNOの時、またはステップ9での処理が終了した時、次のSRAMデータに移行する(ステップ10)。
【0055】
図7のデータ伸張部41にて再生されたQFデータと、SRAM50からのコントロールデータとに基づいて、次段以降の処理部42〜47にて、図2(B)に示すステップ4〜8の各処理が実施され、MPEG4方式にて圧縮された動画像がデコードされる。
【0056】
なお、本実施形態では、図1に示すCCDカメラ34からの動画像を圧縮処理するMPEGエンコーダについては説明を省略した。このMPEGエンコーダにおいては、図2(A)に示すようにハードウェア処理とソフトウェア処理とに分け、かつ、両処理部間にバッファとして圧縮データ用記憶部を設けることで、上記の実施形態と同様の作用・効果を奏することができる。
【0057】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。本発明が適用される電子機器は携帯電話機に限定されず、他の電子機器特に携帯機器に好適に適用できる。また、動画像の圧縮手法についてはMPEG4方式に限定されず、可変長符号及び量子化等の処理を含む他の圧縮方式であっても良い。
【図面の簡単な説明】
【図1】 本発明が適用される電子機器の一例である携帯電話機の概略ブロック図である。
【図2】 図2(A)はMPEGエンコーダでの処理手順を、図2(B)はMPEGデコーダでの処理手順をそれぞれ示すフローチャートである。
【図3】 MPEGエンコーダ、デコーダでの処理単位である1ブロック及び1マクロブロックを示す図である。
【図4】 離散コサイン変換(DCT)にて得られるDCT係数の一例を示す図である。
【図5】 量子化の際に用いられる量子化テーブルの一例を示す図である。
【図6】 図4のDCT係数を図5の量子化テーブル中の数値にて除算して得られる量子化されたDCT係数(QFデータ)を示す図である。
【図7】 図1中の部材のうち、MPEGデコーダに関する構成を説明するためのブロック図である。
【図8】 ソフトウェア処理部とハードウェア処理部との間に設けられるバッファの一例を説明するための図である。
【図9】 バッファに格納された1フレーム分の情報を説明するための図である。
【図10】 図10(A)〜図10(C)は、図9中のQFデータパケットの種類を説明するための図である。
【図11】 1ブロック内のQFデータを各種データパケットに格納する動作を説明するための図である。
【図12】 図7のソフトウェア処理部内に設けられたデータ圧縮部でのデータ圧縮手順を示すフローチャートである。
【図13】 図7のハードウェア処理部内に設けられたデータ伸張部でのデータ伸張手順を示すフローチャートである。
【符号の説明】
10 携帯電話機、 20 通信機能部、 21 アンテナ、 22 ベースバンドLSI(第1の集積回路)、 30 付加機能部、 31 ホストCPU、32 LCDコントローラ(第2の集積回路)、 33 LCD(画像表示部)、 34 CCDカメラ(撮像部)、 40 ハードウェア処理部、 41 データ伸張部、 42 逆量子化部、 43 逆DCT処理部、 44 動き補償処理部、 45 ポストフィルタ、 46 色情報変換処理部、 47 LCDインターフェース、 50 データ記憶部、 51 圧縮データ用記憶領域、51A 第1のフレームメモリ、 51B 第2のフレームメモリ、 52 表示用記憶領域、 60 ホストインターフェース、 70 ソフトウェア処理部、 71 CPU、 71A データ圧縮部、 72 画像処理プログラム格納部
Claims (6)
- 圧縮された動画像データに対して、可変長符号化された圧縮動画像データの可変長符号を復号する処理と、前記可変長符号の復号処理に続いて実施される逆スキャン処理と、前記逆スキャン処理に続いて実施される逆ACDC(交流・直流成分)予測と、を実施するソフトウェア処理部と、
前記ソフトウェア処理部にて処理された動画像データを格納するデータ記憶部と、
前記データ記憶部からの動画像データに対して、動画像データの逆量子化及びそれ以降の伸張処理をハードウェアにより実施する複数の処理部を少なくとも含むハードウェア処理部と、
を有し、
前記ソフトウェア処理部は、前記ソフトウェア処理部にて処理された動画像を圧縮して、前記データ記憶部に記憶させるデータ圧縮部を含み、
前記ハードウェア処理部は、前記データ記憶部からの動画像データを伸張して、前記データ圧縮部での圧縮処理前に戻すデータ伸張部を含み、
前記データ記憶部は、所定ビット数を有し、その上位側ビットにより種類を識別できる複数種のパケットの記憶エリアを有し、
前記複数種のパケットの一つがゼロカウントデータパケットであり、
前記データ圧縮部は、画素配列上で連続するゼロデータの数をカウントし、連続するゼロデータを、ゼロデータのカウント値に圧縮処理し、前記ゼロデータのカウント値を前記ゼロカウントデータパケットの記憶エリアに格納し、
前記複数種のパケットの他の一つが圧縮データパケットであり、
前記データ圧縮部は、予め定められたビット数以下のビット数で表せる複数の動画像データを、同一の前記圧縮データパケットの記憶エリアに格納し、
前記複数種のパケットのさらに他の一つが非圧縮データパケットであり、
前記データ圧縮部は、予め定められたビット数を越えたビット数でしか表わすことができない動画像データを、前記非圧縮データパケットの記憶エリアに格納することを特徴とする圧縮動画像の伸張装置。 - 請求項1において、
前記データ記憶部は、少なくとも1フレーム分の動画像データを記憶する記憶領域を有することを特徴とする圧縮動画像の伸張装置。 - 請求項2において、
前記ソフトウェア処理部に入力される圧縮された前記動画像データは、8画素×8画素の1ブロック単位で離散コサイン変換されており、
前記1フレーム分の記憶領域には、前記1ブロックに対応する記憶領域毎に前記複数種のパケットが格納されていることを特徴とする圧縮動画像の伸張装置。 - 請求項3において、
前記1ブロックに対応する記憶領域には、前記ソフトウェア処理部にて生成され、前記ハードウェア処理部での伸張処理に必要なコントロールデータを記憶するコントロールデータパケットが設けられていることを特徴とする圧縮動画像の伸張装置。 - 請求項1乃至4のいずれかにおいて、
前記データ記憶部には、前記ハードウェア処理部にて伸張された少なくとも1フレーム分の動画像を記憶する表示用記憶領域がさらに設けられていることを特徴とする圧縮動画像の伸張装置。 - ホストCPUと、
前記ホストCPUに接続され、圧縮された動画像データをソフトウェアにて伸張処理するソフトウェア処理部を有する第1の集積回路と、
前記ホストCPUに接続され、表示制御を行う第2の集積回路と、
前記第2の集積回路により表示制御される画像表示部と、
を有し、
前記第2の集積回路は、
前記ソフトウェア処理部にて処理された動画像データを格納するデータ記憶部と、
前記データ記憶部からの動画像データをハードウェアにて伸張処理するハードウェア処理部と、
を有し、
前記ソフトウェア処理部は、圧縮された動画像データに対して、可変長符号化された圧縮動画像データの可変長符号を復号する処理と、前記可変長符号の復号処理に続いて実施される逆スキャン処理と、前記逆スキャン処理に続いて実施される逆ACDC(交流・直流成分)予測と、を実施し、かつ、前記ハードウェア処理部は、前記ソフトウェア処理部にて伸張処理された動画像データの逆量子化及びそれ以降の処理を実施する複数の処理部を少なくとも含み、
前記ソフトウェア処理部は、前記ソフトウェア処理部にて処理された動画像を圧縮して、前記データ記憶部に記憶させるデータ圧縮部を含み、
前記ハードウェア処理部は、前記データ記憶部からの動画像データを伸張して、前記データ圧縮部での圧縮処理前に戻すデータ伸張部を含み、
前記データ記憶部は、所定ビット数を有し、その上位側ビットにより種類を識別できる複数種のパケットの記憶エリアを有し、
前記複数種のパケットの一つがゼロカウントデータパケットであり、
前記データ圧縮部は、画素配列上で連続するゼロデータの数をカウントし、連続するゼロデータを、ゼロデータのカウント値に圧縮処理し、前記ゼロデータのカウント値を前記ゼロカウントデータパケットの記憶エリアに格納し、
前記複数種のパケットの他の一つが圧縮データパケットであり、
前記データ圧縮部は、予め定められたビット数以下のビット数で表せる複数の動画像データを、同一の前記圧縮データパケットの記憶エリアに格納し、
前記複数種のパケットのさらに他の一つが非圧縮データパケットであり、
前記データ圧縮部は、予め定められたビット数を越えたビット数でしか表わすことができない動画像データを、前記非圧縮データパケットの記憶エリアに格納することを特徴とする画像表示装置。
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