JP3672243B2 - シリコン・オン・インシュレータ（ｓｏｉ）技術の高ｋおよび低ｋ埋込酸化物のための方法および構造 - Google Patents

シリコン・オン・インシュレータ（ｓｏｉ）技術の高ｋおよび低ｋ埋込酸化物のための方法および構造 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、一般に集積回路に関し、さらに詳細には高Ｋ絶縁材料を用いて高出力デバイスから熱を散逸させると同時に低Ｋ絶縁材料を用いて低電力論理デバイスの低誘電率、低抵抗率の必要に対処する絶縁体に関する。
【０００２】
【従来の技術】
高性能／低電力集積回路デバイスの出現につれて、デバイスを隣接する基板から絶縁するために低Ｋ誘電体が通常使用されている。低Ｋ誘電体は、高Ｋ誘電体に比べて低い誘電率および低い熱抵抗率を与える。この電気的特性は、低電力デバイス（クリティカル・パス、ロジック・チェーン、その他のコア論理デバイス等）には極めて有利であるが、低Ｋ誘電体は、静電放電（ＥＳＤ）デバイス、クロック・バッファ、入出力（Ｉ／Ｏ）ドライバ等の高電力デバイスが必要とする高い熱伝導率は与えない。
【０００３】
したがって、集積回路の設計者は、低電力デバイスの電気的要求と高電力デバイスの熱的要求のバランスをとる必要がある。この二律背反により、低電力デバイスの性能は低下し、高電力デバイスが発生できる熱の量が制限される。下記に示す本発明は、この二律背反をなくし、集積回路設計者が低電力デバイスの性能を改善することを可能にすると同時に、高電力デバイスの発熱を増加することを可能にする。したがって、本発明は、ＥＳＤの構造、接続部、および回路の自己発熱の問題を克服する。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の一目的は、第１の部分および第２の部分を有する基板と、第１の部分を覆う第１の絶縁体と、第２の部分を覆う第２の絶縁体（第１の絶縁体は第２の絶縁体と異なる熱散逸特性を有する）と、第１の絶縁体および第２の絶縁体を覆うシリコン・フィルムとを備える集積回路ウェハを提供することである。
【０００５】
【課題を解決するための手段】
第１の絶縁体は第２の絶縁体よりも高い熱散逸性を有し、第１の絶縁体は第２の絶縁体よりも高い誘電率を有する。基板は第１の絶縁体を覆う第１のデバイスと、第２の絶縁体を覆う第２のデバイスを含む。第１のデバイスは第２のデバイスよりも多くの熱を発生し、第１のデバイスは第２のデバイスよりも高い誘電率を必要とする。
【０００６】
第１の絶縁体と第２の絶縁体は互いに隣接することができ、シリコン層がその上に配置される単一の平面状表面を形成することができる。あるいは、第１の絶縁体を第２の絶縁体の内部にシリコン層に隣接して置くこともできる。また第１の絶縁体を第２の絶縁体の内部に基板に隣接して置くこともできる。
【０００７】
本発明は、また、第１および第２の部分を有する基板を形成するステップと、第１の絶縁体を基板の上に付着するステップと、第１の絶縁体が第１の部分上のみに残るように第１の絶縁体をパターン形成するステップと、第２の絶縁体を基板の上に付着させる（第１の絶縁体は第２の絶縁体と異なる熱散逸特性を有する）ステップと、第２の絶縁体を研磨して平面状表面を形成するステップと、第１の絶縁体および第２の絶縁体の上にシリコン層を付着させるステップとを含む集積回路ウェハを形成する方法を含む。
【０００８】
【発明の実施の形態】
本発明は、絶縁体が低電力デバイスに隣接することになるかそれとも高電力デバイスに隣接することになるかに応じて異なる誘電率「Ｋ」を有する誘電体を選択的に形成することにより、先に論じた従来型構造の制限を克服する。より詳細には、本発明は、高電力デバイスに隣接する高Ｋ誘電体領域と低電力高性能デバイスに隣接する低Ｋ誘電体領域を含む単一の絶縁体層を形成する。
【０００９】
本発明の第１の実施形態を図１に示す。図１に示すＳＯＩ（シリコン・オン・インシュレータ）構造は、シリコン基板等の基板１０を形成することから始まる。その後、高Ｋ誘電体材料１１をシリコン基板１０の上に付着させる。高Ｋ誘電体１１は低Ｋ誘電体１２と比べて高い誘電率Ｋを有するものならどんな誘電体を含んでもよい。例えば、高Ｋ誘電体１１は、ＳｉＯ2（二酸化シリコン）等を含むことができ、低Ｋ誘電体１２は、ＨＳＱ（ヒドロシルセスキオキサン、ａｋａＦＯＸ）、ナノポーラス・シリカ（Nanoporous Silica）、ポリアリーレンエーテル、芳香族炭化水素、ハイブリッドＳ２（ｈｙｂｒｉｄ−Ｓ２）等を含むことができる。本発明はここで論じる上記材料のみに制限されるものではなく、当業者ならこの開示を示されればわかるように、類似のどんな誘電体も高Ｋまたは低Ｋ誘電体の代わりに使用することができる。
【００１０】
従来のマスキングおよびエッチング技術を用いて高Ｋ誘電体をパターン形成する。その後、低Ｋ誘電体１２を付着させる。その後、構造を研磨して高Ｋ誘導体１１と誘導体１２の上面を平坦にする（例えば平面状表面を形成する）。誘電体１１、１２の上面にシリコン層１３を付着させる。ＥＳＤネットワーク、入出力ドライバ、バッファ、受信機のコンデンサ等の高電力周辺デバイスが高Ｋ誘電体１１の上になるように、またコア・ロジック、メモリ回路等の低電力高性能デバイスが低Ｋ誘電体１２の上になるように、高Ｋ誘電体をパターン形成する。周辺デバイスとコア・ロジックは、同じシリコン層１３の内部にあることになる。代替実施形態では、低Ｋ誘電体を最初に付着させてパターン形成し、その後パターンの残りの部分に高Ｋ誘電体を充填することもできる。
【００１１】
本発明の構造は、単一の均質な絶縁体層を用いた従来型の構造よりも優れている。本発明のマルチＫ誘電絶縁体層により、コア・ロジックが、低Ｋ誘電絶縁体１２に伴う低い誘電率を利用することができると同時に、高Ｋ誘電絶縁体１１の高い熱伝導能力（例えば熱散逸性）を利用することができるからである。
【００１２】
例えば、高Ｋ誘電絶縁体は、０．０１４Ｗ／Ｃ−ｃｍの熱特性を有し、低Ｋ誘電絶縁体は、０．００３７Ｗ／Ｃ−ｃｍの熱特性を有し、高誘電体から低誘電体に移るとき、約１／５に減少する（ＳｉＯ2、ＦＯＸをそれぞれ高Ｋ誘電絶縁体、低Ｋ誘電絶縁体とみなした場合）。同様に、再びＳｉＯ2を高Ｋ誘電絶縁体とみなし、ＦＯＸを低Ｋ誘電絶縁体とみなした場合、誘電率はそれぞれ３．９および２．９であり、高Ｋ誘電体から低Ｋ誘電体に移るとき、誘電率が約２５％減少する。
【００１３】
図２は、低Ｋ誘電体２０を最初に付着させパターン形成した後、高Ｋ誘電体２１をパターンの開口部に付着させる、本発明の別の実施形態を示す。図１に示した構造と同様に、図２に示した構造は、研磨してから、シリコン１３とコア・ロジック構造の他の関連周辺デバイスを形成する。図３は、高Ｋ誘電体３０を最初に付着させパターン形成した後、低Ｋ誘電体３１を使用してパターンの開口部を充填する点を除き、図２に示した構造と同様である。周辺ロジックは、一般に熱を散逸させる必要があるが、コア・ロジックは、性能改善の利益を得るために低誘電体を必要とする。したがって、図２は、熱散逸が優先される回路の下にある高Ｋ誘電体を示し、図３は、性能本位のデバイスの下にある低Ｋ誘電体を示す。
【００１４】
図４は、高Ｋ誘電体４１をシリコン基板１０上に付着させてパターン形成する、本発明の別の実施形態を示す。その後、低Ｋ誘電体４０を付着させて、高Ｋ誘電体４１を完全に覆い、高Ｋ誘電体４１の上にある厚さで広がる。低Ｋ誘電体４０を平面化する際、低Ｋ誘電体４０の一部を高Ｋ誘電体４１の上に残す。当業者ならこの開示を示されればわかるように、高Ｋおよび低Ｋ誘電体は、この例では入れ替えることができる。この実施形態では、低Ｋ誘電体は全ての素子の下にあり、低Ｋ材料の厚さを薄くすることにより、熱抵抗は減少する。
【図面の簡単な説明】
【図１】本発明による集積回路ウェハの略断面図である。
【図２】本発明による集積回路ウェハの略断面図である。
【図３】本発明による集積回路ウェハの略断面図である。
【図４】本発明による集積回路ウェハの略断面図である。
【符号の説明】
１０ シリコン基板
１１ 高Ｋ誘電体
１２ 低Ｋ誘電体
１３ シリコン層
２０ 低Ｋ誘電体
２１ 高Ｋ誘電体
３０ 高Ｋ誘電体
３１ 低Ｋ誘電体
４０ 低Ｋ誘電体
４１ 高Ｋ誘電体

Claims (12)

  1. 第１および第２の部分を有する基板と、
    前記第１の部分を覆う第１の絶縁体と、
    前記第２の部分を覆う、前記第１の絶縁体と異なる熱散逸特性および誘電率を有する第２の絶縁体と、
    前記第１の絶縁体および前記第２の絶縁体を覆うシリコン層とを備え、
    前記第１の絶縁体が前記第２の絶縁体よりも高い熱散逸性を有し、前記第１の絶縁体が前記第２の絶縁体よりも高い誘電率を有し、
    前記基板が前記第１の絶縁体上の第１のデバイスと、前記第２の絶縁体上の第２のデバイスとを備え、前記第１のデバイスが前記第２のデバイスよりも多くの熱を発生し、前記第１のデバイスが前記第２のデバイスよりも高い誘電率を必要とする
    集積回路ウェハ。
  2. 前記第１の絶縁体と前記第２の絶縁体が互いに隣接し、前記シリコン層がその上に配置される単一の平面状表面を形成する、請求項１に記載の集積回路ウェハ。
  3. 前記第１の絶縁体が前記第２の絶縁体内部に前記シリコン層に隣接して配置される、請求項１に記載の集積回路ウェハ。
  4. 前記第１の絶縁体が前記第２の絶縁体内部に前記基板に隣接して配置される、請求項１に記載の集積回路ウェハ。
  5. 第１および第２の部分を有する基板を形成するステップと、
    第１の絶縁体を前記基板の上に付着させるステップと、
    前記第１の絶縁体が前記第１の部分上のみに残るように前記第１の絶縁体をパターン形成するステップと、
    前記第１の絶縁体と異なる熱散逸特性および誘電率を有する第２の絶縁体を基板上に付着させるステップと、
    前記第２の絶縁体を研磨して平面状表面を形成するステップと、
    前記第１の絶縁体および前記第２の絶縁体の上にシリコン層を付着させるステップとを含む集積回路ウェハを形成する方法であって、
    前記第１の絶縁体が前記第２の絶縁体よりも高い熱散逸性を有し、前記第１の絶縁体が前記第２の絶縁体よりも高い誘電率を有し、
    前記第１の絶縁体上の前記シリコン層内に第１のデバイスを形成し、前記第２の絶縁体上の前記シリコン層内に第２のデバイスを形成するステップをさらに含み、
    前記第１のデバイスが前記第２のデバイスよりも多くの熱を発生し、前記第１のデバイスが前記第２のデバイスよりも高い誘電率を必要とする
    集積回路ウェハを形成する方法。
  6. 前記第１の絶縁体と前記第２の絶縁体が互いに隣接して形成されるように前記第１の絶縁体をパターン形成し、前記研磨により前記シリコン層がその上に配置される単一の平面状表面を形成する、請求項５に記載の方法。
  7. 前記第１の絶縁体が前記第２の絶縁体の内部で前記シリコン層に隣接して配置されるように前記第１の絶縁体をパターン形成する、請求項５に記載の方法。
  8. 前記第１の絶縁体が前記第２の絶縁体の内部で前記基板に隣接して配置されるように前記第１の絶縁体をパターン形成する、請求項５に記載の方法。
  9. 第１および第２の部分を有する基板と、
    前記第１の部分上の第１の絶縁体と、
    前記第２の部分上に形成され、前記第１の絶縁体と異なる熱散逸特性および誘電率を有する第２の絶縁体と、
    前記第１の絶縁体と前記第２の絶縁体とを覆うシリコン層とを備え、
    前記第１の絶縁体が前記第２の絶縁体よりも高い熱散逸性を有し、前記第１の絶縁体が前記第２の絶縁体よりも高い誘電率を有し、
    前記基板が、前記第１の絶縁体上の第１のデバイスと前記第２の絶縁体上の第２のデバイスとを備え、前記第１のデバイスが前記第２のデバイスよりも多くの熱を発生し、前記第１のデバイスが前記第２のデバイスよりも高い誘電率を必要とする
    集積回路ウェハ。
  10. 前記第１の絶縁体と前記第２の絶縁体が互いに隣接し、前記シリコン層がその上に配置される単一の平面状表面を形成する、請求項９に記載の集積回路ウェハ。
  11. 前記第１の絶縁体が前記第２の絶縁体内に前記シリコン層に隣接して配置される、請求項９に記載の集積回路ウェハ。
  12. 前記第１の絶縁体が前記第２の絶縁体内部に前記基板に隣接して配置される、請求項９に記載の集積回路ウェハ。
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