JP3671879B2 - 電子部品製造方法および電子部品 - Google Patents

電子部品製造方法および電子部品 Download PDF

Info

Publication number
JP3671879B2
JP3671879B2 JP2001216365A JP2001216365A JP3671879B2 JP 3671879 B2 JP3671879 B2 JP 3671879B2 JP 2001216365 A JP2001216365 A JP 2001216365A JP 2001216365 A JP2001216365 A JP 2001216365A JP 3671879 B2 JP3671879 B2 JP 3671879B2
Authority
JP
Japan
Prior art keywords
substrate
plasma treatment
plasma
electronic component
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001216365A
Other languages
English (en)
Other versions
JP2002118128A (ja
Inventor
宏 土師
省二 酒見
勇 森迫
尚人 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2001216365A priority Critical patent/JP3671879B2/ja
Publication of JP2002118128A publication Critical patent/JP2002118128A/ja
Application granted granted Critical
Publication of JP3671879B2 publication Critical patent/JP3671879B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/8501—Cleaning, e.g. oxide removal step, desmearing
    • H01L2224/85013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、電子部品製造方法および電子部品に関するものである。
【０００２】
【従来の技術】
電子部品の種類としてＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどのように半導体素子を基板上に搭載し、半導体素子を基板に形成された銅電極にワイヤボンディングによって電気的に接続する構造のものが知られている。ところでこの銅電極の表面は、ワイヤボンディングに用いられる金ワイヤとの接合性を確保するため基板の製造過程において金メッキされる。この金メッキに先立ち、金メッキ後に銅が金メッキ層内へ拡散するのを防ぐ目的で、銅電極上にニッケルを含むバリアメタル層が形成される。
【０００３】
そして半導体素子を基板に搭載した後には、半導体素子を基板に接着する熱硬化性接着剤を硬化させるため熱処理が行われる。このとき、メッキ工程で金メッキ層中に混入したニッケルが金メッキ層の表面で空気に触れることにより酸化膜などのニッケル化合物が生成される。ところが、このニッケル化合物はワイヤボンディング時に金ワイヤと金メッキ層の表面との接合を阻害する。
【０００４】
そこでワイヤボンディングに先立って、この接合阻害物を除去してワイヤボンディング時の接合性を向上させる目的で基板の上面をプラズマ処理することが行われる。このプラズマ処理は、減圧雰囲気中でプラズマを発生させ、アルゴンなどのイオンを電子部品の上面に衝突させることにより、スパッタリング効果で金メッキ層表面の接合阻害物を除去するものである。このとき、接合阻害物を十分に除去するためには、金メッキ層の表面を５０〜１００オングストローム程度の厚さで除去することが必要とされる。
【０００５】
【発明が解決しようとする課題】
ところで、ワイヤボンディング後の電子部品は樹脂封止工程に送られ、エポキシ樹脂などの樹脂によって封止され樹脂モールドが形成される。この樹脂モールドは半導体素子やボンディングワイヤを樹脂で完全に包み込むことにより、外力によるダメージや異物の侵入から電子部品を保護するためのものであり、封止に用いられる樹脂と基板との密着性が良好であることが求められる。
【０００６】
ところが、基板のレジストの材質によっては封止樹脂との密着性が必ずしも良好でなく、封止後にレジストと封止樹脂の接着面から剥離を生じる場合がある。このレジストと封止樹脂の密着性を阻害する要因として、前述のプラズマ処理の条件が関係していると推測される。以下、封止樹脂と基板の密着性とプラズマ処理条件との相関関係を見いだすために行った実験について説明する。
【０００７】
図１０（ａ）、（ｂ）は実験対象基板のレジスト表面と封止樹脂の密着性を示すグラフ、図１１（ａ）は実験対象基板の平断面図、図１１（ｂ）は同側断面図である。図１０は、プラズマ発生用ガスとしてアルゴンガスを用いた場合の、基板のレジストと封止樹脂の密着性と、プラズマ処理時間および高周波電源出力との関係を示したものである。図１０（ａ）、および（ｂ）は、それぞれ高周波電源出力が５０Ｗ、および５００Ｗの場合の、密着性（縦軸）とプラズマ処理時間（横軸）をグラフに示している。
【０００８】
ここで、図１１（ａ）、（ｂ）を参照してこの実験で採用されている封止樹脂の密着性の評価方法について説明する。図１１（ａ）の電子部品の平面図において、基板１の表面にはリード状の電極２が形成されている。図１１（ｂ）の断面図に示すように基板１の表面は電極２の表面も含めてレジスト３によって被覆されている。このレジスト３上に封止樹脂の樹脂モールド４が形成される。この樹脂モールド４に外力が加えられた場合には、樹脂モールド４は基板１の表面から剥離するが、このとき樹脂モールド４とレジスト３の密着度によって、剥離の態様が異なる。
【０００９】
即ち、樹脂モールド４とレジスト３の密着性が良好な場合には、樹脂モールド４に外力を加えた場合の剥離面はレジスト３と基板１表面との接着面Ｂ（もしくはレジスト３と電極２との接着面Ｂ’）となり、樹脂モールド４とレジスト３の密着性が不良の場合には、剥離は樹脂モールド４とレジスト３の接着面Ｃに発生する。ここで、基板１の表面とレジスト３の表面は色彩が全く異なるので、外力を加えて樹脂モールド４を剥離させたときに、どの接着面から剥離したかを目視により明瞭に判別することができる。
【００１０】
したがって、全剥離面（図１１（ａ）に鎖線にて示すＡ）に占める接着面Ｂ（またはＢ’）の剥離面の割合、もしくは接着面Ｃの剥離面の割合を観察することにより、樹脂モールド４とレジスト３面との密着度を判断することができる。図１１（ａ）では、全剥離面Ａのうち、ＢまたはＢ’での剥離面（斜線部で示しており、電極２が露呈している）が約４０％であり、その他の部分ではレジスト３が基板１上に残留して電極２が覆われたままとなっている。
【００１１】
この実験では、前記剥離面の割合を目視により０から５までの６段階で評価している。剥離面の１００％が接着面Ｂ，Ｂ’で剥離している場合（すなわち、接着面Ｃは全く剥離しておらず、樹脂モールド４とレジスト３の密着性が最良の場合）を評価５、１００〜８０％を評価４、８０〜５０％を評価３、５０〜２０％を評価２、２０〜０％を評価１、０％を評価０と定義している。図１１（ａ）に示す例では、Ｂ、Ｂ’での剥離面が約４０％であり、したがって評価２となる。
【００１２】
ここで再び図１０に戻り、プラズマ処理による接着面Ｃの剥離度合いの変化を説明する。図１０（ａ）に示すように、プラズマ処理を行わない場合には接着面Ｃの密着度を示す剥離度合いは最悪の評価０であるが、高周波電源出力５０Ｗで５秒程度プラズマ処理を行うことにより評価は５まで上昇する。そしてプラズマ処理を３０秒継続して行った場合でもこの結果は変わらない。
【００１３】
これに対し、図１０（ｂ）に示す高周波電源出力が５００Ｗの例では、プラズマ処理を行わない場合に評価０であったサンプルが、プラズマ処理時間５秒程度で評価５まで上昇する点では高周波電源出力５０Ｗの場合と同様であるが、高周波電源出力５００Ｗの場合にはプラズマ処理時間が１０秒程度になると評価は急激に低下し０となる。すなわち、ある程度以上の出力で所定時間以上プラズマ処理を行うと樹脂モールド４とレジスト３の密着性は悪化する。なお、プラズマ処理の条件を変えることにより、どのようなメカニズムで密着性に悪影響を及ぼすかについてはまだ明確に解明されていない。
【００１４】
これらの結果から、樹脂モールド４とレジスト３の密着性を確保するためにはプラズマ処理の条件を低出力もしくは高出力・短時間に限定すればよいように見えるが、しかしながら、樹脂モールド４とレジスト３の密着性が低下しないプラズマ処理条件（図１０（ａ）の例）では、高周波電源出力が不足しているためスパッタリング効果が小さく、プラズマ処理の目的である電極２上の接合阻害物の除去という目的が達成できない。
【００１５】
そして、この接合阻害物除去のために十分な高周波電源出力の条件、すなわち５００Ｗ、１０秒以上（図１０（ｂ）の例）では、上述のように樹脂モールド４を形成する封止樹脂とレジスト３面の密着性が阻害される。このように、従来の電子部品製造方法では、電極２上の接合阻害物除去のためのプラズマ処理を行うと基板１のレジスト３と樹脂モールド４の密着性が低下し、樹脂封止後に剥離を生じることがあるという問題点があった。
【００１６】
そこで本発明は、基板のレジストと樹脂モールドとの密着性を向上させることができる電子部品製造方法および電子部品を提供することを目的とする。
【００１７】
【課題を解決するための手段】
請求項１記載の電子部品製造方法は、基板に半導体素子を搭載して両者を電気的に接続し、その後基板上の半導体素子を樹脂封止する電子部品製造方法であって、基板の電極表面上の接合阻害物をアルゴンガスのプラズマによるスパッタリングで除去する第１のプラズマ処理工程と、前記第１のプラズマ処理工程とは異なる条件下で前記第１のプラズマ処理後の基板のレジスト表面を改質する第２のプラズマ処理工程と、前記第２のプラズマ処理工程によって改質されたレジスト上に、基板と電気的に持続された半導体素子を樹脂封止する樹脂モールドを形成する工程とを含み、前記第１のプラズマ処理工程は、少なくとも基板と半導体素子とを電気的に接続する前に行い、前記第２のプラズマ処理工程は第１のプラズマ処理を行った後、前記樹脂モールドを形成する前に行うようにした。
【００１８】
請求項２記載の電子部品製造方法は、請求項１記載の電子部品製造方法であって、前記第２のプラズマ処理工程において、酸素、塩素、臭素もしくはフッ素の少なくとも１つ以上を含んだガスを用いたプラズマで基板のレジスト表面を改質するようにした。
【００１９】
請求項３記載の電子部品は、基板に半導体素子を搭載して両者を電気的に接続し、その後基板上の半導体素子を樹脂封止して成る電子部品であって、基板の電極表面上の接合阻害物をアルゴンガスのプラズマによるスパッタリングで除去する第１のプラズマ処理工程と、前記第１のプラズマ処理工程とは異なる条件下で前記第１のプラズマ処理後の基板のレジスト表面を改質する第２のプラズマ処理工程と、前記第２のプラズマ処理工程によって改質されたレジスト上に、基板と電気的に持続された半導体素子を樹脂封止する樹脂モールドを形成する工程とを含み、前記第１のプラズマ処理工程は、少なくとも基板と半導体素子とを電気的に接続する前に行い、前記第２のプラズマ処理工程は第１のプラズマ処理を行った後、前記樹脂モールドを形成する前に行う電子部品製造方法によって製造された。
【００２０】
本発明によれば、基板の電極の金膜表面に生成された接合阻害物をスパッタリングにより除去する第１のプラズマ処理後に、基板のレジスト表面を改質する第２のプラズマ処理工程を設けることにより、ワイヤボンディング後に行われる樹脂封止時の、基板のレジスト表面と封止樹脂との密着性を向上させることができる。
【００２１】
【発明の実施の形態】
（実施の形態１）
図１は本発明の実施の形態１の電子部品のプラズマ処理装置の断面図、図２、図３、図４は本発明の実施の形態１の電子部品の断面図、図５は本発明の実施の形態１の基板のレジスト表面と封止樹脂との密着性を示すグラフ、図６、図７、図８は本発明の実施の形態１の電子部品の断面図である。
【００２２】
まず図１を参照して電子部品のプラズマ処理装置について説明する。図１において、真空チャンバ１１は上部ケーシング１２および下部ケーシング１３により形成される。下部ケーシング１３の内部には、下部電極１４が配設されており、下部電極１４上には基板と半導体素子より成る電子部品１５が載置される。下部電極１４は高周波電源１６と接続されており、高周波電源１６は高周波電源制御部１７によって制御される。また上部ケーシング１２には上部電極１８が装着され、上部電極１８は接地部１９に接続された接地電極となっている。
【００２３】
下部ケーシング１３には、真空排気部２０、第１のガス供給部２１、第２のガス供給部２２および大気開放弁２３がそれぞれ管路により接続されている。真空排気部２０は真空チャンバ１１内を吸引し、排気する。第１のガス供給部２１、第２のガス供給部２２はプラズマガス供給手段であり、それぞれ異る種類のプラズマ発生用ガスを真空チャンバ１１に供給する。大気開放弁２３は真空チャンバ１１内に大気を導入し、真空を破壊する。制御部２４は、真空排気部２０、第１のガス供給部２１、第２のガス供給部２２、大気開放弁２３および高周波電源制御部１７を制御する。
【００２４】
この電子部品のプラズマ処理装置は上記の様に構成されており、以下この電子部品のプラズマ処理装置を使用した電子部品製造方法について各図を参照して説明する。図２において、基板３１の上面には電極３２が、また下面には電極３３が形成されており、基板３１の表面はエポキシ樹脂などの樹脂より成るレジスト３４で被覆されている。電極３２は銅電極３２ａ上にバリアメタル層としてニッケル膜３２ｂをニッケルメッキによりコーティングし、更にニッケル膜３２ｂの上面に金膜３２ｃを金メッキによりコーティングして形成されている。また電極３３も同様に銅電極３３ａ、ニッケル膜３３ｂおよび金膜３３ｃより成る。電極３２と電極３３は、内部回路３７によって接続されている。
【００２５】
次に図３に示すように、基板３１上に半導体素子４１が基板３１上面に予め塗布された接着剤４２によって接着される。接着剤４２は熱硬化型であり、半導体素子４１が搭載された基板３１を熱処理することにより接着剤４２は硬化し、半導体素子４１は基板３１に固定される。
【００２６】
図４はこの熱処理後の基板３１の電極３２，３３の断面図である。金膜３２ｃ，３３ｃ表面にはニッケル化合物３５，３６が生じている。このニッケル化合物３５，３６は、メッキ工程で金膜３２ｃ，３３ｃ中に混入したニッケルのうち、金膜３２ｃの表層付近にあるものが、熱処理中に金膜３２ｃ，３３ｃの表面で空気と接触することによって生じるものである。このニッケル化合物３５、３６のうち、上面の電極３２上のニッケル化合物３５は後工程のワイヤボンディングにおいて、金ワイヤと金膜３２ｃとの接合性を阻害する。
【００２７】
次にこの接合性阻害物であるニッケル化合物３５を除去するため、第１のプラズマ処理が行われる。基板３１を半導体素子４１の面を上向きにして図１に示す真空チャンバ１１内の下部電極１４上に載置する。真空チャンバ１１を閉じた後、真空排気部２０を駆動して真空チャンバ１１内を真空排気する。次いで第１のガス供給部２１を駆動して真空チャンバ１１内にプラズマ発生用のアルゴンガスを供給する。この後高周波電源１６を駆動して下部電極１４に高周波電圧を印加することにより、真空チャンバ１１内にプラズマ放電を発生させる。これにより真空チャンバ１１内にはプラズマが発生し、この結果アルゴンイオンや電子が電子部品１５の上面に衝突する。
【００２８】
この第１のプラズマ処理における処理条件は、プラズマ発生用ガスとしてのアルゴンガスの流量が５ｃｃ／ｍｉｎ、真空チャンバ１１内のプラズマ発生用ガスの圧力が１０Ｐａ、高周波電源出力が５００Ｗ、プラズマ処理時間は１０秒である。このプラズマ処理により電極３２の表面のニッケル化合物３５は除去されるが、前述のようにこのままの状態では封止樹脂とレジスト３４表面との密着性が悪く、封止のための樹脂モールド形成後に剥離を生じやすい。
【００２９】
そこで、引き続き基板３１の表面を改質するための第２のプラズマ処理を行う。この第２のプラズマ処理における処理条件は、プラズマ発生用ガスとして第２のガス供給部２２から供給される酸素ガスを用い、酸素ガス流量が５０ｃｃ／ｍｉｎ、真空チャンバ１１内のプラズマ発生用ガスの圧力が３０Ｐａ、高周波電源出力が２０Ｗ、である。この条件で第二のプラズマ処理を行った場合の樹脂モールド４の密着性確認のための実験の結果を図５に示す。
【００３０】
図５に示すように、第１のプラズマ処理を行っただけのサンプルでは、密着性の評価は０であり樹脂モールド４とレジスト３の密着性は悪いが、酸素ガスによる第２のプラズマ処理を５秒行うと、密着性の評価は５に上昇する。そして同一条件で処理時間を３０秒まで延長しても密着性の評価は変わらない。このように、第１のプラズマ処理によって密着性が低下した基板３１の表面に上述の条件で第２のプラズマ処理を行うことにより、基板３１のレジスト３４の表面が改質され後工程での樹脂モールドとの密着性を向上させることができる。
【００３１】
次に図６に示すように、電子部品５はワイヤボンディング装置に送られ、半導体素子４１の電極４３と基板３１の電極３２を金ワイヤ４４で接続する。これにより、半導体４１と電極３２が電気的に接続される。このとき、電極３２の金膜３２ｃの表面は第１のプラズマ処理によりニッケル化合物の接合阻害物が除去されているので、金ワイヤ４４は電極３２上に良好にボンディングされる。
【００３２】
次に電子部品１５は樹脂封止される。図７に示すように、半導体素子４１と金ワイヤ４４はエポキシ樹脂によって封止され樹脂モールド４５が形成される。このとき、基板３１のレジスト３４の表面は第２のプラズマ処理によって改質されているので、封止樹脂であるエポキシ樹脂との密着性が改善されており、密着性のよい良好な耐剥離性を有する樹脂モールド４５を形成することができる。
【００３３】
この後、図８に示すように基板３１の下面の電極３３上に半田バンプ４６が形成されて電子部品１５が完成する。このとき、電極３３の金膜３３ｃの表面にはニッケル化合物が存在しているが、半田バンプ４６の形成に際してはフラックス４７が塗布されてニッケル化合物は還元されるため半田接合性を損なうことはない。なお実施の形態１では、第２のプラズマ処理のプラズマ発生用ガスとして酸素を用いているが、塩素やフッ素、臭素を用いてもよく、またはこれらを混合したものでも良い。
【００３４】
（実施の形態２）
図９は本発明の実施の形態２の電子部品のプラズマ処理装置の断面図である。ここで図１に示す実施の形態１と同様の要素には同符号を付して説明を省略する。本実施の形態２では、プラズマガス供給手段として、ガス供給部５０と流量制御部５１を備えている。すなわち、プラズマガス発生用ガスの種類は１つであり、このガスの真空チャンバ１１への供給流量を制御部２４により制御するようになっている。
【００３５】
次に本実施の形態２の電子部品の製造方法について説明する。ここで基板３１上に半導体素子４１を搭載する工程までは、実施の形態１の図２〜図４に示す工程と同様である。この後に行われる第１および第２のプラズマ処理について説明する。図９において、真空チャンバ１内に電子部品１５を搬入した後、真空チャンバ１１内にはプラズマ発生用ガスとして酸素ガスが供給される。次いで高周波電源１６を駆動して下部電極１４に高周波電圧を印加することにより、真空チャンバ１１内には酸素のプラズマが発生し、発生した酸素イオンや酸素ラジカルのスパッタリング効果により電子部品１５の表面のプラズマ処理を行う。この第１のプラズマ処理で適用される処理条件は、電極３２の金膜３２ｃ上面のニッケル化合物を除去するのに十分なスパッタリング効果を生じるプラズマ処理条件であり、この結果電極３２の金膜３２ｃ表面のニッケル化合物４３が除去される。
【００３６】
次に、基板３１の表面を改質するための第２のプラズマ処理が行われる。ここではプラズマ発生用ガスとして引き続き酸素ガスが使用されるが、酸素ガスの流量が流量制御弁５１によって制御され、第１のプラズマ処理時のガス供給量より少ない流量のガスが真空チャンバ１１に供給される。また高周波電源１６の出力も第１のプラズマ処理よりも低い処理条件に設定され、具体的には、実施の形態１における第２のプラズマ処理の条件と同様である。
【００３７】
これにより、実施の形態１と同様に基板３１のレジスト３４の表面が改質され、樹脂封止時のエポキシ樹脂との密着性が向上する。なお、プラズマ発生用ガスとして本実施の形態２では酸素を用いているが、塩素やフッ素、臭素を用いてもよく、またはこれらを混合したものを用いることもできる。これ以降の工程については、実施の形態１と同様である。
【００３８】
本発明は上記実施の形態１、２に限定されないのであって、例えば上記実施の形態１、２では第１および第２のプラズマ処理を同一のプラズマ処理装置を用いて連続して行うようにしているが、これらを分離し１つのプラズマ処理装置にて第１のプラズマ処理を行い、その後ワイヤボンディングを行った後に他のプラズマ処理装置にて第２のプラズマ処理を行うようにしてもよい。このようにすることにより、プラズマ処理条件をその都度切り換える必要がなく、連続して効率よくプラズマ処理を行うことができる。さらに、基板と半導体素子を電気的に接続する工程として、ワイヤボンディングを例に説明したが、ワイヤ以外の接合材（半田、導電性接着材、異方性導電材等）を使用したフェイスダウンボンディングでもよい。
【００３９】
【発明の効果】
本発明によれば、基板の電極の金膜表面に生成された接合阻害物をスパッタリングにより除去する第１のプラズマ処理後に、基板のレジスト表面を改質する第２のプラズマ処理工程を設けるようにしたので、電極のワイヤボンディング性の向上目的に行われる第１のプラズマ処理によって基板のレジスト表面が過剰処理された場合でも、基板のレジストの樹脂材料に応じて第２のプラズマ処理の条件を適切に設定することにより、基板のレジストと封止樹脂との密着性を向上させることができる。したがって従来は電極上の接合阻害物除去のためのプラズマ処理後に密着性が低下することを理由として選択することができなかった材質でも、第２のプラズマ条件の設定によって選択が可能となり、基板や封止材の樹脂材料の選択の自由度を拡大することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の電子部品のプラズマ処理装置の断面図
【図２】本発明の実施の形態１の電子部品の断面図
【図３】本発明の実施の形態１の電子部品の断面図
【図４】本発明の実施の形態１の電子部品の断面図
【図５】本発明の実施の形態１の基板のレジスト表面と封止樹脂の密着性を示すグラフ
【図６】本発明の実施の形態１の電子部品の断面図
【図７】本発明の実施の形態１の電子部品の断面図
【図８】本発明の実施の形態１の電子部品の断面図
【図９】本発明の実施の形態２の電子部品のプラズマ処理装置の断面図
【図１０】（ａ）実験対象基板のレジスト表面と封止樹脂の密着性を示すグラフ
（ｂ）実験対象基板のレジスト表面と封止樹脂の密着性を示すグラフ
【図１１】（ａ）実験対象基板の平断面図
（ｂ）実験対象基板の側断面図
【符号の説明】
１１ 真空チャンバ
１４ 下部電極
１５ 電子部品
１６ 高周波電源
１７ 高周波電源制御部
２０ 真空排気部
２１ 第１のガス供給部
２２ 第２のガス供給部
３１ 基板
３２、３３ 電極
３４ レジスト
３２ａ、３３ａ 銅電極
３２ｂ、３３ｂ ニッケル膜
３２ｃ、３３ｃ 金膜
３５、３６ ニッケル化合物
４１ 半導体素子
４４ 金ワイヤ
４５ 樹脂モールド

Claims (3)

  1. 基板に半導体素子を搭載して両者を電気的に接続し、その後基板上の半導体素子を樹脂封止する電子部品製造方法であって、基板の電極表面上の接合阻害物をアルゴンガスのプラズマによるスパッタリングで除去する第１のプラズマ処理工程と、前記第１のプラズマ処理工程とは異なる条件下で前記第１のプラズマ処理後の基板のレジスト表面を改質する第２のプラズマ処理工程と、前記第２のプラズマ処理工程によって改質されたレジスト上に基板と電気的に持続された半導体素子を樹脂封止する樹脂モールドを形成する工程とを含み、前記第１のプラズマ処理工程は、少なくとも基板と半導体素子とを電気的に接続する前に行い、前記第２のプラズマ処理工程は第１のプラズマ処理を行った後、前記樹脂モールドを形成する前に行うことを特徴とする電子部品製造方法。
  2. 前記第２のプラズマ処理工程において、酸素、塩素、臭素もしくはフッ素の少なくとも１つ以上を含んだガスを用いたプラズマで基板のレジスト表面を改質することを特徴とする請求項１記載の電子部品製造方法。
  3. 基板に半導体素子を搭載して両者を電気的に接続し、その後基板上の半導体素子を樹脂封止して成る電子部品であって、基板の電極表面上の接合阻害物をアルゴンガスのプラズマによるスパッタリングで除去する第１のプラズマ処理工程と、前記第１のプラズマ処理工程とは異なる条件下で前記第１のプラズマ処理後の基板のレジスト表面を改質する第２のプラズマ処理工程と、前記第２のプラズマ処理工程によって改質されたレジスト上に、基板と電気的に持続された半導体素子を樹脂封止する樹脂モールドを形成する工程とを含み、前記第１のプラズマ処理工程は、少なくとも基板と半導体素子とを電気的に接続する前に行い、前記第２のプラズマ処理工程は第１のプラズマ処理を行った後、前記樹脂モールドを形成する前に行う電子部品製造方法によって製造されたことを特徴とする電子部品。
JP2001216365A 2001-07-17 2001-07-17 電子部品製造方法および電子部品 Expired - Fee Related JP3671879B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001216365A JP3671879B2 (ja) 2001-07-17 2001-07-17 電子部品製造方法および電子部品

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001216365A JP3671879B2 (ja) 2001-07-17 2001-07-17 電子部品製造方法および電子部品

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP31016497A Division JP3427702B2 (ja) 1997-11-12 1997-11-12 電子部品のプラズマ処理装置

Publications (2)

Publication Number Publication Date
JP2002118128A JP2002118128A (ja) 2002-04-19
JP3671879B2 true JP3671879B2 (ja) 2005-07-13

Family

ID=19050851

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001216365A Expired - Fee Related JP3671879B2 (ja) 2001-07-17 2001-07-17 電子部品製造方法および電子部品

Country Status (1)

Country Link
JP (1) JP3671879B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4107952B2 (ja) 2002-12-04 2008-06-25 三洋電機株式会社 回路装置の製造方法
JP2006098949A (ja) * 2004-09-30 2006-04-13 Sumitomo Bakelite Co Ltd 半導体装置
JP4642061B2 (ja) * 2007-11-22 2011-03-02 三洋電機株式会社 回路装置の製造方法
JP5120004B2 (ja) * 2008-03-25 2013-01-16 パナソニック株式会社 基板の表面処理方法および半導体パッケージの製造方法
CN114823970B (zh) * 2022-03-25 2023-06-20 昆明物理研究所 一种增加光刻胶在超晶格红外焦平面芯片上附着性的方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3720391B2 (ja) * 1994-07-22 2005-11-24 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
JP2925960B2 (ja) * 1994-11-29 1999-07-28 三洋電機株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2002118128A (ja) 2002-04-19

Similar Documents

Publication Publication Date Title
JP4239310B2 (ja) 半導体装置の製造方法
KR100908747B1 (ko) 반도체 칩 표면의 플라즈마 처리에 의한 접착 성능 개선방법
JP2004319892A (ja) 半導体装置の製造方法
US6693020B2 (en) Method of preparing copper metallization die for wirebonding
JP3671879B2 (ja) 電子部品製造方法および電子部品
JP2006245468A (ja) 半導体装置の製造方法
JP2817664B2 (ja) 半導体装置の製造方法
JP2020004857A (ja) 半導体装置の製造方法
JP3427702B2 (ja) 電子部品のプラズマ処理装置
US8912653B2 (en) Plasma treatment on semiconductor wafers
Bemstein et al. Effect of the plasma cleaning process on plastic ball grid array package assembly reliability
JP5100032B2 (ja) 基板の表面改質方法及び半導体装置の製造方法
JPH08153833A (ja) 半導体装置の製造方法
JP3712851B2 (ja) 電子部品およびその製造方法
JP5120004B2 (ja) 基板の表面処理方法および半導体パッケージの製造方法
JP2003151981A (ja) 半導体装置およびその製造方法
JP3879658B2 (ja) 電子部品製造方法
JP2731424B2 (ja) 半導体装置の製造方法
JP3314662B2 (ja) バンプの形成方法
KR100545216B1 (ko) 반도체 소자의 패드 제조 방법
JP2003179094A (ja) 電子部品の製造方法および電子部品
KR100390045B1 (ko) 반도체 소자의 패드 형성 방법
JPH08167686A (ja) 電子装置パッケージの製造方法
JPH09293744A (ja) 電子部品の実装方法
JPH0837182A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041102

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050111

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050302

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050329

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050411

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080428

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090428

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100428

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110428

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120428

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130428

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130428

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140428

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees