JP3663786B2 - 半導体チップの実装方法と実装構造 - Google Patents

半導体チップの実装方法と実装構造 Download PDF

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Description

【０００１】
【発明の属する技術分野】
この発明は、ＩＣ（集積回路）チップ等の半導体チップを実装基板に実装する方法と、半導体チップの実装構造とに関し、特に半導体チップの導出電極と実装基板の配線層とをレーザーボンディングにより接続することにより接続面積の低減を図ったものである。
【０００２】
【従来の技術】
従来、半導体チップを実装基板に実装する方法としては、図１１又は図１２に示すような半導体チップを用いてフェースダウンボンディングを行なうものが知られている。
【０００３】
図１１に示す半導体チップ１は、一方の主面にシリコンオキサイド等の絶縁膜２が形成されている。絶縁膜２の上には、ＷＳｉ（タングステンシリサイド）層３ａ及びＡｌ（アルミニウム）層３ｂを含む導出電極３を形成すると共に導出電極３を覆ってシリコンナイトライド等の絶縁膜４及びシリコンオキサイド等の絶縁膜５を順次に形成する。絶縁膜４，５の積層に導出電極３の一部に対応して接続孔Ｐを形成した後、接続孔Ｐ内にはＡｕワイヤボンダを用いて２段構造のＡｕ（金）バンプ６を形成する。
【０００４】
実装に際しては、半導体チップ１をＡｕバンプ６が下になるように裏返しにした後、Ａｕバンプ６を実装基板（図示せず）の配線層に導電性接着剤で固着することによりフェースダウンボンディングを行なう。
【０００５】
一方、図１２に示す半導体チップ１は、図１の半導体チップ１と同様に絶縁膜２の上に導出電極３及び絶縁膜４，５を形成した構成になっている。絶縁膜４，５の積層に導出電極３の一部に対応して接続孔を形成した後、該接続孔及び絶縁膜５を覆ってＴｉ（チタン）膜７ａ及びＮｉ（ニッケル）膜７ｂを順次に形成してから膜７ａ，７ｂの積層をホトリソグラフィ及び選択エッチング処理によりパターニングして接続孔内及びその周辺部に残存する膜７ａ，７ｂからなるバリア層７を形成する。この後、例えばレジストをマスクとする選択的Ａｕめっき処理により面積２０μｍ×２０μｍ、高さ２０μｍ程度のＡｕバンプ８を接続孔から突出するようにバリア層７上に形成する。
【０００６】
実装に際しては、半導体チップ１をＡｕバンプ８が下になるように裏返しにした後、Ａｕバンプ８を実装基板（図示せず）の配線層に半田又は導電性接着剤により固着することによりフェースダウンボンディングを行なう。
【０００７】
【発明が解決しようとする課題】
図１１に関して前述した方法によると、ワイヤボンダを用いて２段構造のＡｕバンプ６を形成するので、導出電極３としては、少なくとも７０μｍ×７０μｍ程度の面積が必要であり、導出電極サイズ乃至チップサイズの縮小が制限される不都合があった。
【０００８】
また、図１２に関して前述した方法によると、Ａｕバンプ８としてかなり小さなものを形成できるが、工程が煩雑であると共に高価なＡｕめっき浴を必要とするため、コスト高となる不都合があった。
【０００９】
この発明の目的は、低コストで導出電極サイズ乃至チップサイズの縮小を可能にする新規な半導体チップの実装方法及び実装構造を提供することにある。
【００１０】
【課題を解決するための手段】
この発明に係る第１の半導体チップの実装構造は、
一方の主面に導出電極が形成された半導体チップと、
レーザー光透過性の導電層を最下層とする積層からなるか又はレーザー光透過性の導電層からなる配線層が一方の主面に形成されると共に少なくとも前記配線層の被接続部に対応する一部がレーザー光透過性を有する実装基板であって前記一方の主面には前記配線層を覆って絶縁膜が形成されると共に該絶縁膜には前記配線層の被接続部に対応した接続孔が設けられ、前記接続孔内で前記配線層の上には半田層が設けられたものと
を備え、前記実装基板側からのレーザーボンディングにより前記半導体チップの導出電極を前記半田層を介して前記配線層の被接続部に接続したものである。
【００１１】
この発明に係る第１の半導体チップの実装構造によれば、半導体チップの導出電極と実装基板の配線層とをレーザーボンディングにより接続するようにしたので、接続面積の低減が可能となる。すなわち、レーザー光は、直径１〜２５μｍ程度まで絞れるので、接続面積を２５μｍ×２５μｍ以下に小さくすることができ、ひいては導出電極サイズ乃至チップサイズを小さくすることができる。また、レーザーボンディングは、図１２の方法に比べて工程や設備が簡単であり、低コストで済む。
【００１３】
この発明に係る半導体チップの実装方法は、
一方の主面に導出電極が形成された半導体チップを準備する工程と、
一方の主面に配線層が形成されると共に該配線層を覆って絶縁膜が形成された実装基板であって少なくとも前記配線層の被接続部に対応する一部がレーザー光透過性を有するものを準備する工程と、
前記半導体チップの導出電極を前記配線層の被接続部の上で前記絶縁膜に接触させた状態で前記実装基板の一部を介して前記被接続部にレーザー光を照射することにより前記絶縁膜を破って前記導出電極を前記被接続部に接続する工程と
を含むものである。また、この発明に係る第２の半導体チップの実装構造は、
一方の主面に導出電極が形成された半導体チップと、
一方の主面に配線層が形成されると共に該配線層を覆って絶縁膜が形成された実装基板であって少なくとも前記配線層の被接続部に対応する一部がレーザー光透過性を有するものと
を備え、前記実装基板側からのレーザーボンディングにより前記絶縁膜を破って前記半導体チップの導出電極を前記配線層の被接続部に接続したものである。この発明に係る半導体チップの実装方法及び第２の半導体チップの実装構造によれば、実装基板上に配線層を覆って絶縁膜を形成し、レーザーボンディングにより該絶縁膜を破って導出電極と配線層とを接続するようにしたので、絶縁膜に接続孔を設ける工程が不要となり、工程が一層簡単となる。
【００１４】
【発明の実施の形態】
図１〜３は、この発明の一実施形態に係る半導体チップの実装方法を示すもので、各々の図に対応する工程（１）〜（３）を順次に説明する。
【００１５】
（１）例えばシリコンからなり且つ所望のＩＣを内蔵した半導体チップ１０を準備する。半導体チップ１０の一方の主面には、シリコンオキサイド等の絶縁膜１２が形成されている。絶縁膜１２の上には、ＷＳｉ層１４ａにＡｌ層１４ｂを重ねた構成の導出電極１４を形成する。ＷＳｉ層１４ａの代りにＭｏＳｉ（モリブデンシリサイド）層等を用いたり、Ａｌ層１４ｂの代りにＡｌ合金（例えばＡｌ−Ｓｉ−Ｃｕ）層等を用いたりしてもよい。導出電極１４は、方形状の半導体チップ１０の四辺に沿って多数個形成されるものであるが、図１では便宜上１つのみ示した。
【００１６】
絶縁膜１２の上には、導出電極１４を覆って絶縁膜１６，１８をＣＶＤ（ケミカル・ベーパー・デポジション）法等により形成する。一例として、絶縁膜１６は、１０００ｎｍの厚さのシリコンナイトライド膜とし、絶縁膜１８は、１５０ｎｍの厚さのシリコンオキサイド膜とすることができる。
【００１７】
絶縁膜１６，１８の積層には、ホトリソグラフィ及び選択的エッチング処理により導出電極１４の一部に対応した接続孔Ｑを形成する。そして、絶縁膜１８の上に接続孔Ｑを覆ってスパッタ法等によりＮｉ層を被着し、該Ｎｉ層をホトリソグラフィ及び選択的エッチング処理によりパターニングして接続孔Ｑ内及び接続孔Ｑの周辺部を覆うＮｉ層１４ｃを形成する。Ｎｉ層１４ｃは、実装基板の配線層に接続される接続層として用いられるもので、一例として１００ｎｍの厚さに形成することができる。
（２）半導体チップ１０を準備する前又は後、あるいは半導体チップ１０を準備するのに並行して実装基板２０を準備する。実装基板２０は、一例としてレーザー光透過性を有するガラス基板からなるもので、この基板を構成するガラス材料としてはシリコンと熱膨張係数が近似したもの（例えば３０〜３００℃において２５×１０-7〜４０×１０-7／℃程度の熱膨張係数を有するもの）を用いるのが好ましい。
【００１８】
実装基板２０の一方の主面には、ＩＴＯ（イットリウム・ティン・オキサイド）層２２ａにＣｕ（銅）層２２ｂを重ねた構成の配線層２２を形成する。ＩＴＯ層２２ａは、レーザー光に対して透明な導電層であり、例えば１〜２０μｍの厚さに形成される。Ｃｕ層２２ｂは、例えば１〜５μｍの厚さに形成される。配線層２２は、半導体チップ１０に設けた１４等の多数の導出電極に対応して多数個形成されるものであるが、図２では便宜上１つのみ示した。なお、配線層２２は、Ｃｕ層２２ｂを省略してＩＴＯ層２２ａのみとしたり、ＩＴＯ層２２ａの代りにＮｉ層を用いてＮｉ層にＣｕ層２２ｂを重ねた構成としたりすることもできる。
【００１９】
実装基板２０の一方の主面には、配線層２２を覆ってポリイミド樹脂等の絶縁膜２４を形成する。絶縁膜２４は、例えば１〜３μｍの厚さに形成することができる。絶縁膜２４に所望の接続孔を形成した後、該接続孔内に１〜５μｍの厚さの半田層２２ｃを形成する。
【００２０】
次に、図１の半導体チップ１０を裏返しにして配線層２２に対する位置合せを行ない、導出電極１４のＮｉ層１４ｃを配線層２２上の半田層２２ｃに接触させる。そして、このような接触状態において実装基板２０の他方の主面側から直径１〜２５μｍに絞ったレーザー光Ｌを焦点がＣｕ層２２ｂ及び半田層２２ｃに合うように照射してＮｉ層１４ｃと半田層２２ｃとを結合させる。この結果、導出電極１４が配線層２２と電気的に接続される。
【００２１】
このようなレーザーボンディングは、半導体チップ１０上の多数の導出電極について１つずつ順次に行なう。他の方法としては、複数のレーザー発光部を設け、複数の導出電極について同時にレーザーボンディングを行なうようにしてもよい。なお、実装基板２０は、少なくとも配線層２２の被接続部に対応する一部がレーザー光透過性を有していればよい。
（３）レーザーボンディングの終了後、半導体チップ１０と実装基板２０との間の間隙には絶縁性の樹脂を充填して樹脂層２８を形成する。樹脂層２８は、半導体チップ１０と実装基板２０との熱膨張係数の差による歪を吸収するように作用するので、半導体チップ１０の実装基板２０に対する取付強度を増大させるのに役立つ。
【００２２】
図４，５は、ボンディング工程の他の例を示すもので、図２と同様の部分には同様の符号を付して詳細な説明を省略する。
【００２３】
図４の例では、半導体チップ１０の導出電極１４の頂部にＮｉ層１４ｃの凹部Ｑ’から突出するように半田バンプ２６を設ける。そして、半導体チップ１０を裏返しにして位置合せを行ない、半田バンプ２６を配線層２２のＣｕ層２２ｂに接触させた状態で半田バンプ２６に実装基板２０の他方の主面側からレーザー光Ｌを照射して半田バンプ２６とＣｕ層２２ｂとを結合させる。この結果、導出電極１４が配線層２２に電気的に接続される。
【００２４】
図４の方法によると、半導体チップ１０に接続不良が生じた場合、その半導体チップを取外して他の同種の半導体チップをレーザーボンディングにより簡単に接続することができる。
【００２５】
図５の例では、半田層２２ｃをＩＴＯ層２２ａ及びＣｕ層２２ｂと同じ配線パターンに従って形成した後、実装基板２０の一方の主面に層２２ａ〜２２ｃを含む配線層２２を覆って絶縁膜２４を形成する。半田層２２ｃは、Ｃｕ層２２ｂの一部に対応して形成し、それを覆って絶縁膜２４を形成してもよい。いずれにしても、絶縁膜２４には接続孔を設けない。
【００２６】
次に、半導体チップ１０を裏返しにして位置合せを行ない、導出電極１４のＮｉ層１４ｃを絶縁膜２４に接触させた状態で実装基板２０の他方の主面側からレーザー光Ｌ1 又はＬ2 を照射し、絶縁膜２４を破ってＮｉ層１４ｃと半田層２２ｃとを結合させる。この結果、導出電極１４が配線層２２に電気的に接続される。
【００２７】
図５の方法によれば、絶縁膜２４に接続孔を設けなくてよいので、工程が簡単となる。また、レーザー光Ｌ1 ，Ｌ2 を用いて複数個所をボンディングすると、電気的接続の信頼性が向上する。一例として、図６に示すように導出電極１４のＮｉ層１４ｃにおいて凹部Ｑ’の周辺でＳ1 〜Ｓ4 の４個所をボンディングすることができる。この場合、Ｎｉ層１４ｃが平面的に見て正方形であるとすると、二辺の長さＡ，Ｂをいずれも２５μｍとしても、Ｌ1 ，Ｌ2 等のレーザー光の直径Ｒを４μｍに絞ることでＳ1 〜Ｓ4 の４個所でボンディングを行なうことができる。Ｓ1 〜Ｓ4 の４個所のうち例えば１個所でボンディング不良が発生しても、他の３個所で電気的接続を確保することができる。
【００２８】
【実施例】
図７は、ボンディングの第１の実施例を示すもので、図２と同様の部分には同様の符号を付して詳細な説明を省略する。
【００２９】
実装基板２０の一方の主面には、ＩＴＯ層２２ａ及びＣｕ層２２ｂを含む配線層２２を形成すると共に配線層２２を覆ってポリイミド樹脂からなる絶縁膜２４を形成した。ＩＴＯ層２２ａ及びＣｕ層２２ｂの合計厚さを図８の横軸に示すような種々の値とし、各値毎に実装基板のサンプルを作成した。
【００３０】
一方、半導体チップとしては、図１に示すように一方の主面が絶縁膜１２で覆われると共に絶縁膜１２の上にＷＳｉ層１４ａ、Ａｌ層１４ｂ及びＮｉ層１４ｃの積層からなる導出電極１４を設けたものを作成した。Ｎｉ層１４ｃの厚さを図８の横軸に示すような種々の値とし、各値毎に半導体チップのサンプルを作成した。
【００３１】
実装基板２０と半導体チップについて図８の厚さで対応するサンプル毎に図７に示すようにＮｉ層１４ｃを絶縁膜２４に接触させた状態で実装基板２０の他方の主面側からレーザー光Ｌを照射し、絶縁膜２４を破ってのＮｉ層１４ｃとＣｕ層２２ｂとの結合を試みた。レーザーとしては、波長１０６４ｎｍのＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザーを用い、出力エネルギーを９ｍＪ／ｐｕｌｓｅとし、パルス幅を１０ｎｓｅｃとした。レーザー出力は、フィルタを用いて７５％に抑えた。
【００３２】
図８は、レーザーボンディングの終了後にボンディングに係る組合せサンプル毎に導出電極−配線層間の電気抵抗を測定した結果を示すものである。○印を付したサンプルは、電気抵抗が低く、良好な接続状態が得られたものであり、×印を付したサンプルは、電気抵抗が高く、接続状態が不良のものである。図８によれば、Ｎｉ層１４ｃの厚さを０．６〜３μｍとし、ＩＴＯ層２２ａ及びＣｕ層２２ｂの合計厚さを０．６〜３μｍとしたときに良好な接続状態が得られることがわかる。
【００３３】
図９は、ボンディングの第２の実施例を示すもので、図２と同様の部分には同様の符号を付して詳細な説明を省略する。
【００３４】
実装基板２０の一方の主面には、ＩＴＯ層２２ａ及び半田層２２ｃを含む配線層２２を形成すると共に配線層２２を覆ってポリイミド樹脂からなる絶縁膜２４を形成した。半田層２２ｃを構成する半田としては、組成がＩｎ−２０Ｓｎ−０．８Ａｇのものを用いた。ＩＴＯ層２２ａ及び半田層２２ｃの合計厚さを図１０の横軸に示すような種々の値とし、各値毎に実装基板のサンプルを作成した。また、図７に関して前述したと同様にしてＡｌ層１４ｂ，Ｎｉ層１４ｃ等を有する半導体チップのサンプルを図１０の横軸に示す各値毎に作成した。
【００３５】
実装基板２０と半導体チップについて図１０の厚さで対応するサンプル毎に図９に示すようにＮｉ層１４ｃを絶縁膜２４に接触させた状態で実装基板２０の他方の主面側からレーザー光Ｌを照射し、絶縁膜２４を破ってのＮｉ層１４ｃと半田層２２ｃとの結合を試みた。レーザーとしては、波長１０６４ｎｍのＹＡＧレーザーを用い、出力エネルギーを６ｍＪ／ｐｕｌｓｅとし、パルス幅を１０ｎｓｅｃとした。レーザー出力は、フィルタを用いて７５％に抑えた。
【００３６】
図１０は、レーザーボンディングの終了後にボンディングに係る組合せサンプル毎に導出電極−配線層間の電気抵抗を測定した結果を図８と同様にして示したものである。図１０によれば、図８の場合と類似した結果が得られることがわかる。
【００３７】
【発明の効果】
以上のように、この発明によれば、半導体チップの導出電極と実装基板の配線層とをレーザーボンディングで接続するようにしたので、接続面積の低減が可能となり、ひいては導出電極サイズ乃至チップサイズの縮小が可能となる効果が得られるものである。
【００３８】
また、半田を用いる従来技術では、半田にＰｂ（鉛）を入れないと信頼性の高い電気接続が得られなかったが、この発明ではレーザーボンディングにより接続を行なうようにしたので、Ｐｂなしの半田でも接続可能であり、Ｐｂ不使用とすれば環境問題を引き起こすおそれもない。また、Ｐｂなしの半田を用いる従来技術では、Ｎ2 （窒素）雰囲気中でないと接続できなかったが、この発明ではＮ2 雰囲気中でなくても良好な接続を得ることができ、高価な雰囲気調整設備も不要である。
【００３９】
さらに、図１２の方法に比べて工程や設備が簡単であり、コスト低減が可能になる利点もある。
【図面の簡単な説明】
【図１】 この発明の一実施形態に係る半導体チップの実装方法における半導体チップ準備工程を示す断面図である。
【図２】 図１の工程に続くボンディング工程を示す断面図である。
【図３】 図２の工程に続く樹脂充填工程を示す断面図である。
【図４】 ボンディング工程の他の例を示す断面図である。
【図５】 ボンディング工程の更に他の例を示す断面図である。
【図６】 図５の工程におけるＮｉ層のボンディング個所を示す平面図である。
【図７】 ボンディングの第１の実施例を示す断面図である。
【図８】 第１の実施例において層１４ｃ，２２ａ，２２ｂの厚さを変化させてボンディングした場合の電気抵抗の測定結果を示すグラフである。
【図９】 ボンディングの第２の実施例を示す断面図である。
【図１０】 第２の実施例において層１４ｃ，２２ａ，２２ｃの厚さを変化させてボンディングした場合の電気抵抗の測定結果を示すグラフである。
【図１１】 従来のボンディング工程で用いられる半導体チップの一例を示す断面図である。
【図１２】 従来のボンディング工程で用いられる半導体チップの他の例を示す断面図である。
【符号の説明】
１０：半導体チップ、１２，１６，１８，２４：絶縁膜、１４：導出電極、１４ａ：ＷＳｉ層、１４ｂ：Ａｌ層、１４ｃ：Ｎｉ層、２０：実装基板、２２：配線層、２２ａ：ＩＴＯ層、２２ｂ：Ｃｕ層、２２ｃ：半田層、２６：半田バンプ、２８：樹脂層、Ｌ，Ｌ1 ，Ｌ2 ：レーザー光。

Claims (3)

  1. 一方の主面に導出電極が形成された半導体チップと、
    レーザー光透過性の導電層を最下層とする積層からなるか又はレーザー光透過性の導電層からなる配線層が一方の主面に形成されると共に少なくとも前記配線層の被接続部に対応する一部がレーザー光透過性を有する実装基板であって前記一方の主面には前記配線層を覆って絶縁膜が形成されると共に該絶縁膜には前記配線層の被接続部に対応した接続孔が設けられ、前記接続孔内で前記配線層の上には半田層が設けられたものと
    を備え、前記実装基板側からのレーザーボンディングにより前記半導体チップの導出電極を前記半田層を介して前記配線層の被接続部に接続した半導体チップの実装構造。
  2. 一方の主面に導出電極が形成された半導体チップを準備する工程と、
    一方の主面に配線層が形成されると共に該配線層を覆って絶縁膜が形成された実装基板であって少なくとも前記配線層の被接続部に対応する一部がレーザー光透過性を有するものを準備する工程と、
    前記半導体チップの導出電極を前記配線層の被接続部の上で前記絶縁膜に接触させた状態で前記実装基板の一部を介して前記被接続部にレーザー光を照射することにより前記絶縁膜を破って前記導出電極を前記被接続部に接続する工程と
    を含む半導体チップの実装方法。
  3. 一方の主面に導出電極が形成された半導体チップと、
    一方の主面に配線層が形成されると共に該配線層を覆って絶縁膜が形成された実装基板であって少なくとも前記配線層の被接続部に対応する一部がレーザー光透過性を有するものと
    を備え、前記実装基板側からのレーザーボンディングにより前記絶縁膜を破って前記半導体チップの導出電極を前記配線層の被接続部に接続した半導体チップの実装構造。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW373197B (en) * 1997-05-14 1999-11-01 Murata Manufacturing Co Electronic device having electric wires and the manufacturing method thereof
DE59812923D1 (de) * 1997-07-23 2005-08-18 Infineon Technologies Ag Vorrichtung und verfahren zur herstellung einer chip-substrat-verbindung
KR100254323B1 (ko) * 1997-08-01 2000-05-01 윤종용 집적회로 납땜 장치 및 방법
US6119924A (en) * 1998-05-12 2000-09-19 Murata Manufacturing Co., Ltd. Electronic device having electric wires and method of producing same
EP0964608A3 (en) * 1998-06-12 2001-09-05 Ford Motor Company Method for laser soldering
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
GB0123676D0 (en) * 2001-10-02 2001-11-21 Poly Flex Circuits Ltd Method of manufacturing circuits
US20030224581A1 (en) * 2002-06-03 2003-12-04 Robert Bosch Gmbh Flip chip packaging process using laser-induced metal bonding technology, system utilizing the method, and device created by the method
JP2004273895A (ja) * 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
EP1641035A1 (en) * 2004-09-27 2006-03-29 STMicroelectronics S.r.l. Mounting method of electronic power components on printed circuit boards
JP2007222907A (ja) * 2006-02-23 2007-09-06 Denso Corp 配線部材のレーザー照射式半田接合方法
FR2913145B1 (fr) * 2007-02-22 2009-05-15 Stmicroelectronics Crolles Sas Assemblage de deux parties de circuit electronique integre
DE112009005044B4 (de) * 2009-07-08 2014-04-30 Toyota Jidosha Kabushiki Kaisha Halbleitervorrichtung und Verfahren zu deren Herstellung
JP5939184B2 (ja) * 2013-03-22 2016-06-22 ソニー株式会社 半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0429338A (ja) * 1990-05-24 1992-01-31 Nippon Mektron Ltd Ｉｃの搭載用回路基板及びその搭載方法
JP2813507B2 (ja) * 1992-04-23 1998-10-22 三菱電機株式会社 ボンディング方法およびボンディング装置

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