JPH08124930A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08124930A JPH08124930A JP26047494A JP26047494A JPH08124930A JP H08124930 A JPH08124930 A JP H08124930A JP 26047494 A JP26047494 A JP 26047494A JP 26047494 A JP26047494 A JP 26047494A JP H08124930 A JPH08124930 A JP H08124930A
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 金パッドの金が錫−鉛共晶はんだへの拡散を
防止する。 【構成】 金パッド２とはんだバンプ７との間の接合に
おいて、シリコン基板の表面の金パッド２上に、接着メ
タル４とバリアメタル５とハンダバンプ７とを接続し、
金パッド２とハンダバンプ７とは平面上において互いに
重ならない配置構成とし、金パッド２とはんだバンプ７
との間のパスを長くする。
防止する。 【構成】 金パッド２とはんだバンプ７との間の接合に
おいて、シリコン基板の表面の金パッド２上に、接着メ
タル４とバリアメタル５とハンダバンプ７とを接続し、
金パッド２とハンダバンプ７とは平面上において互いに
重ならない配置構成とし、金パッド２とはんだバンプ７
との間のパスを長くする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップの金パッ
ドとハンダバンプとの間の接続構造を有する半導体装置
に関する。
ドとハンダバンプとの間の接続構造を有する半導体装置
に関する。
【０００２】
【従来の技術】近年コンピュータの性能はますます高速
度のものが要求されており、それに伴い半導体装置は、
大電力、超多ピンのフリップ・チップ方式の半導体チッ
プが出現するようになって来ている。
度のものが要求されており、それに伴い半導体装置は、
大電力、超多ピンのフリップ・チップ方式の半導体チッ
プが出現するようになって来ている。
【０００３】この一例は特開平１−２１４１４１号公報
に示されている。
に示されている。
【０００４】公報の第１図に示されるように、この発明
の一実施例は、能動領域及び配線等を含む回路領域１１
と、この回路領域と接続する電極用パッド１２とが形成
された半導体ペレット１と、電極用パッド１２上に通常
矩形の開孔部（窓）をもち、半導体ペレット上全面を覆
って形成された無機質パッシベーション膜２と，この無
機質パッシベーション膜２の開孔部と同じ位置に円形状
の開孔部（窓）をもち、電極パッド１２上の無機質パッ
シベーション膜２上及び電極パッド１２周辺のパッシベ
ーション膜２上に、回路領域１１上にかからないように
形成されたポリイミド膜３と、このポリイミド膜３の開
孔部を介して電極用パッド１２上にバリアメタル膜４を
成膜した後、電極用パッド１２と接続するはんだバンプ
５とを備えた構造となっている。
の一実施例は、能動領域及び配線等を含む回路領域１１
と、この回路領域と接続する電極用パッド１２とが形成
された半導体ペレット１と、電極用パッド１２上に通常
矩形の開孔部（窓）をもち、半導体ペレット上全面を覆
って形成された無機質パッシベーション膜２と，この無
機質パッシベーション膜２の開孔部と同じ位置に円形状
の開孔部（窓）をもち、電極パッド１２上の無機質パッ
シベーション膜２上及び電極パッド１２周辺のパッシベ
ーション膜２上に、回路領域１１上にかからないように
形成されたポリイミド膜３と、このポリイミド膜３の開
孔部を介して電極用パッド１２上にバリアメタル膜４を
成膜した後、電極用パッド１２と接続するはんだバンプ
５とを備えた構造となっている。
【０００５】特に、大電力を必要とするバイポーラ型の
半導体チップについて、図５を参照して説明する。
半導体チップについて、図５を参照して説明する。
【０００６】すなわち、金（Ａｕ）パッド２およびはん
だバンプ７間の接続は、接着メタル４とバリアメタル５
とを介して接続され、金（Ａｕ）パッド２とはんだバン
プ７との間における周辺部の構造は複雑となり、段差が
生じる構造となっていた。その結果、熱膨張係数の差に
より、熱応力による絶縁膜３、接着メタル４並びにバリ
アメタル５の破壊が発生していた。その結果、金（Ａ
ｕ）パッド２の金（Ａｕ）が、はんだバンプ７の錫（Ｓ
ｎ）−鉛（Ｐｂ）共晶はんだに拡散してしまうと言う問
題がしばしば発生していた。
だバンプ７間の接続は、接着メタル４とバリアメタル５
とを介して接続され、金（Ａｕ）パッド２とはんだバン
プ７との間における周辺部の構造は複雑となり、段差が
生じる構造となっていた。その結果、熱膨張係数の差に
より、熱応力による絶縁膜３、接着メタル４並びにバリ
アメタル５の破壊が発生していた。その結果、金（Ａ
ｕ）パッド２の金（Ａｕ）が、はんだバンプ７の錫（Ｓ
ｎ）−鉛（Ｐｂ）共晶はんだに拡散してしまうと言う問
題がしばしば発生していた。
【０００７】
【発明が解決しようとする課題】この従来の半導体装置
は、はんだバンプ７は、金（Ａｕ）パッド２の直上で、
チタン（Ｔｉ）および銅（Ｃｕ）からなる接着メタル４
と、その上にニッケル（Ｎｉ）からなるバリアメタル５
を介して形成されており、パッド周辺部の構造が段差に
より複雑となっている。
は、はんだバンプ７は、金（Ａｕ）パッド２の直上で、
チタン（Ｔｉ）および銅（Ｃｕ）からなる接着メタル４
と、その上にニッケル（Ｎｉ）からなるバリアメタル５
を介して形成されており、パッド周辺部の構造が段差に
より複雑となっている。
【０００８】このため、金（Ａｕ）パッド２の熱膨張係
数１４．２×１０-6（α／Ｋ-1），絶縁膜３の熱膨張係
数２．５×１０-6（α／Ｋ-1），接着メタル４がチタン
（Ｔｉ）で形成されているときの熱膨張係数８．６×１
０-6（α／Ｋ-1），接着メタル４が銅（Ｃｕ）で形成さ
れているときの熱膨張係数１６．５×１０-6（α／
Ｋ-1），およびバリアメタル５がニッケル（Ｎｉ）で形
成されているときの熱膨張係数１３．４×１０-6（α／
Ｋ-1）の差によって生じる応力により、接着メタル４並
びにバリアメタル５が破壊されてしまう。その結果、金
（Ａｕ）パッド２の金（Ａｕ）が、はんだバンプ７の錫
（Ｓｎ）−鉛（Ｐｂ）共晶はんだに拡散してしまい、接
続の信頼性をそこなうという問題点がある。
数１４．２×１０-6（α／Ｋ-1），絶縁膜３の熱膨張係
数２．５×１０-6（α／Ｋ-1），接着メタル４がチタン
（Ｔｉ）で形成されているときの熱膨張係数８．６×１
０-6（α／Ｋ-1），接着メタル４が銅（Ｃｕ）で形成さ
れているときの熱膨張係数１６．５×１０-6（α／
Ｋ-1），およびバリアメタル５がニッケル（Ｎｉ）で形
成されているときの熱膨張係数１３．４×１０-6（α／
Ｋ-1）の差によって生じる応力により、接着メタル４並
びにバリアメタル５が破壊されてしまう。その結果、金
（Ａｕ）パッド２の金（Ａｕ）が、はんだバンプ７の錫
（Ｓｎ）−鉛（Ｐｂ）共晶はんだに拡散してしまい、接
続の信頼性をそこなうという問題点がある。
【０００９】本発明の目的は、接続信頼性を向上するよ
うにした半導体装置を提供することにある。
うにした半導体装置を提供することにある。
【００１０】本発明の他の目的は、金パッドの金がはん
だバンプに拡散しないようにした半導体装置を提供する
ことにある。
だバンプに拡散しないようにした半導体装置を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明の第１の半導体装
置は、半導体の表面に形成された金パッドと、接着メタ
ルおよびバリアメタルを介して前記金パッドとは平面上
異なる位置に配設されたはんだバンプとを含む。
置は、半導体の表面に形成された金パッドと、接着メタ
ルおよびバリアメタルを介して前記金パッドとは平面上
異なる位置に配設されたはんだバンプとを含む。
【００１２】本発明の第２の半導体装置は、前記第１の
半導体装置において前記はんだバンプ直下およびその周
辺の前記接着メタルおよび前記バリアメタルが平坦に形
成されることを特徴とする。
半導体装置において前記はんだバンプ直下およびその周
辺の前記接着メタルおよび前記バリアメタルが平坦に形
成されることを特徴とする。
【００１３】本発明の第３の半導体装置は、半導体の表
面に形成された金パッドと、この金パッドの一部と接着
した接着メタルと、この接着メタルの前記金パッド接着
面とは反対の面に接着されたバリアメタルと、前記金パ
ッドとは平面上異なる前記バリアメタル上の位置に設け
られ前記接着メタルおよび前記バリアメタルを介して前
記金パッドと電気的に接続されたはんだバンプとを含
む。
面に形成された金パッドと、この金パッドの一部と接着
した接着メタルと、この接着メタルの前記金パッド接着
面とは反対の面に接着されたバリアメタルと、前記金パ
ッドとは平面上異なる前記バリアメタル上の位置に設け
られ前記接着メタルおよび前記バリアメタルを介して前
記金パッドと電気的に接続されたはんだバンプとを含
む。
【００１４】本発明の第４の半導体装置は、半導体の表
面に形成された金パッドと、この金パッドの一部と接着
した第１の接着メタルと、この接着メタルの前記金パッ
ド接着面とは反対の面に接着された第１のバリアメタル
と、この第１のバリアメタルと接着した第２の接着メタ
ルと、この第２の接着メタルの前記第１のバリアメタル
接着面とは反対の面に接着された第２のバリアメタル
と、前記金パッドとは平面上異なる前記第２バリアメタ
ル上の位置に設けられ前記第１の接着メタル，前記第１
のバリアメタル，前記第２の接着メタル，および前記第
２のバリアメタルを介して電気的に接続されたはんだバ
ンプとを含む。
面に形成された金パッドと、この金パッドの一部と接着
した第１の接着メタルと、この接着メタルの前記金パッ
ド接着面とは反対の面に接着された第１のバリアメタル
と、この第１のバリアメタルと接着した第２の接着メタ
ルと、この第２の接着メタルの前記第１のバリアメタル
接着面とは反対の面に接着された第２のバリアメタル
と、前記金パッドとは平面上異なる前記第２バリアメタ
ル上の位置に設けられ前記第１の接着メタル，前記第１
のバリアメタル，前記第２の接着メタル，および前記第
２のバリアメタルを介して電気的に接続されたはんだバ
ンプとを含む。
【００１５】
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１６】図１を参照すると、本発明の第１の実施例
は、半導体チップ１，この半導体チップ１の表面の一部
に１００〜８００オングストローム程度の厚さのチタン
（Ｔｉ）および白金（Ｐｔ）からなる給電層を含む金
（Ａｕ）パッド２，この金（Ａｕ）パッド２が一部露出
するように半導体チップ１および金（Ａｕ）パッド２上
に形成された例えば二酸化シリコンＳｉＯ2 からなる無
機質の絶縁膜３，この絶縁膜３およびこの絶縁膜３の覆
われていない金（Ａｕ）パッド２の露出された部分の上
に形成された１００〜８００オングストロームの膜厚の
チタン（Ｔｉ）および１０００〜１００００オングスト
ロームの膜厚の銅（Ｃｕ）からなる接着メタル４，この
接着メタル４により機械的に接着されたニッケル（Ｎ
ｉ）からなるバリアメタル５，このバリアメタル５およ
び絶縁膜３上の金パッド２とは異なる平面上の位置に形
成された開孔窓８を有するポリイミド膜６およびこの開
孔窓８上に形成された球状のはんだバンプ７を含む。
は、半導体チップ１，この半導体チップ１の表面の一部
に１００〜８００オングストローム程度の厚さのチタン
（Ｔｉ）および白金（Ｐｔ）からなる給電層を含む金
（Ａｕ）パッド２，この金（Ａｕ）パッド２が一部露出
するように半導体チップ１および金（Ａｕ）パッド２上
に形成された例えば二酸化シリコンＳｉＯ2 からなる無
機質の絶縁膜３，この絶縁膜３およびこの絶縁膜３の覆
われていない金（Ａｕ）パッド２の露出された部分の上
に形成された１００〜８００オングストロームの膜厚の
チタン（Ｔｉ）および１０００〜１００００オングスト
ロームの膜厚の銅（Ｃｕ）からなる接着メタル４，この
接着メタル４により機械的に接着されたニッケル（Ｎ
ｉ）からなるバリアメタル５，このバリアメタル５およ
び絶縁膜３上の金パッド２とは異なる平面上の位置に形
成された開孔窓８を有するポリイミド膜６およびこの開
孔窓８上に形成された球状のはんだバンプ７を含む。
【００１７】次に本発明の第１の実施例の製造方法につ
いて図面を参照して詳細に説明する。
いて図面を参照して詳細に説明する。
【００１８】図２（ａ）を参照すると、半導体チップ１
の表面に金（Ａｕ）パッド２が形成されている。この金
（Ａｕ）パッド２より下層の配線，スルーホールならび
に絶縁層は図示されていない。
の表面に金（Ａｕ）パッド２が形成されている。この金
（Ａｕ）パッド２より下層の配線，スルーホールならび
に絶縁層は図示されていない。
【００１９】この金（Ａｕ）パッド２の形成は、以下の
順序で行なわれる。例えば、チタン（Ｔｉ）および白金
（Ｐｔ）からなる給電層がスパッタにより形成される。
チタン（Ｔｉ）および白金（Ｐｔ）の膜厚は、何れも１
００〜８００オングストローム程度が順次一様に施され
ていればよい。次に、写真の縮小，パターンの繰り返
し，ＣＡＤ，最新の電子ビーム手法などの一連の手続き
によって作るパターンの形成法であって、マスクなどを
作り、それにより基板に像を転写する主要な手段である
フォトリソグラフィー法及びメッキ法にて金（Ａｕ）パ
ッド２は形成される。
順序で行なわれる。例えば、チタン（Ｔｉ）および白金
（Ｐｔ）からなる給電層がスパッタにより形成される。
チタン（Ｔｉ）および白金（Ｐｔ）の膜厚は、何れも１
００〜８００オングストローム程度が順次一様に施され
ていればよい。次に、写真の縮小，パターンの繰り返
し，ＣＡＤ，最新の電子ビーム手法などの一連の手続き
によって作るパターンの形成法であって、マスクなどを
作り、それにより基板に像を転写する主要な手段である
フォトリソグラフィー法及びメッキ法にて金（Ａｕ）パ
ッド２は形成される。
【００２０】図２（ｂ）を参照すると、金（Ａｕ）パッ
ド２の形成後、半導体チップ１上の全面に二酸化シリコ
ンＳｉＯ2 等から成る無機質の絶縁膜３がチップ１の表
面上、またはその近傍の気相中における化学反応の生成
物として無機質の絶縁膜３を堆積する化学気相成長法
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ 以下ＣＶＤ）により一様に形成されている。
ド２の形成後、半導体チップ１上の全面に二酸化シリコ
ンＳｉＯ2 等から成る無機質の絶縁膜３がチップ１の表
面上、またはその近傍の気相中における化学反応の生成
物として無機質の絶縁膜３を堆積する化学気相成長法
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ 以下ＣＶＤ）により一様に形成されている。
【００２１】図２（ｃ）を参照すると、金（Ａｕ）パッ
ド２の一部が露出するように絶縁膜３の開孔が行なわれ
る。
ド２の一部が露出するように絶縁膜３の開孔が行なわれ
る。
【００２２】図２（ｄ）を参照すると、図２（ｃ）で示
された状態の上に、ニッケル（Ｎｉ）から成るバリアメ
タル５との間の給電および機械的接着を可能とするチタ
ン（Ｔｉ）および銅（Ｃｕ）からなる接着メタル４が、
例えば加速したプラズマ状態のイオンの衝撃でソースよ
り原子を取り去るスパッタ法により一様に全面に順次形
成される。接着メタル４のチタン（Ｔｉ）の膜厚は、チ
タン（Ｔｉ）が例えば、１００〜８００オングストロー
ム，銅（Ｃｕ）の膜厚は、例えば１０００〜１００００
オングストロームである。チタン（Ｔｉ）および銅（Ｃ
ｕ）の膜厚は、ニッケル（Ｎｉ）メッキおよび錫（Ｓ
ｎ）−鉛（Ｐｂ）はんだのメッキ供給のためにメッキ電
流を均一に充分供給できる程度まで厚くしておけばよ
い。
された状態の上に、ニッケル（Ｎｉ）から成るバリアメ
タル５との間の給電および機械的接着を可能とするチタ
ン（Ｔｉ）および銅（Ｃｕ）からなる接着メタル４が、
例えば加速したプラズマ状態のイオンの衝撃でソースよ
り原子を取り去るスパッタ法により一様に全面に順次形
成される。接着メタル４のチタン（Ｔｉ）の膜厚は、チ
タン（Ｔｉ）が例えば、１００〜８００オングストロー
ム，銅（Ｃｕ）の膜厚は、例えば１０００〜１００００
オングストロームである。チタン（Ｔｉ）および銅（Ｃ
ｕ）の膜厚は、ニッケル（Ｎｉ）メッキおよび錫（Ｓ
ｎ）−鉛（Ｐｂ）はんだのメッキ供給のためにメッキ電
流を均一に充分供給できる程度まで厚くしておけばよ
い。
【００２３】図２（ｅ）を参照すると、接着メタル４上
にニッケル（Ｎｉ）から成るバリアメタル５がメッキ法
により形成された状態が示されている。この状態におい
て、メッキ用レジストを用いてフォトリソグラフィー法
によりバリアメタル５の形成エリアが開孔される。
にニッケル（Ｎｉ）から成るバリアメタル５がメッキ法
により形成された状態が示されている。この状態におい
て、メッキ用レジストを用いてフォトリソグラフィー法
によりバリアメタル５の形成エリアが開孔される。
【００２４】図２（ｆ）を参照すると、まずニッケル
（Ｎｉ）メッキ浴中で２〜５ミクロン（μｍ）程度のニ
ッケル（Ｎｉ）メッキが行なわれる。次に、メッキ用レ
ジスト膜が剥離される。その後バリアメタル５をマスク
として銅（Ｃｕ）およびチタン（Ｔｉ）の接着メタル４
が順次エッチングされる。
（Ｎｉ）メッキ浴中で２〜５ミクロン（μｍ）程度のニ
ッケル（Ｎｉ）メッキが行なわれる。次に、メッキ用レ
ジスト膜が剥離される。その後バリアメタル５をマスク
として銅（Ｃｕ）およびチタン（Ｔｉ）の接着メタル４
が順次エッチングされる。
【００２５】図２（ｇ）を参照すると、バリアメタル５
を含む絶縁膜３上に１〜３ミクロン（μｍ）程度のポリ
イミド膜がスピンコート法により成膜された状態が示さ
れている。
を含む絶縁膜３上に１〜３ミクロン（μｍ）程度のポリ
イミド膜がスピンコート法により成膜された状態が示さ
れている。
【００２６】図２（ｈ）を参照すると、フォトリソグラ
フィー法により、はんだバンプ７を形成するため、ポリ
イミド膜６が円形状に選択的にエッチングされて開孔窓
８が形成されている。開孔窓８は、平面上で金（Ａｕ）
パッド２と重ならない位置に配設されている。さらに開
孔窓８は、絶縁膜３とバリアメタル５の段差に少ない位
置に配設されている。
フィー法により、はんだバンプ７を形成するため、ポリ
イミド膜６が円形状に選択的にエッチングされて開孔窓
８が形成されている。開孔窓８は、平面上で金（Ａｕ）
パッド２と重ならない位置に配設されている。さらに開
孔窓８は、絶縁膜３とバリアメタル５の段差に少ない位
置に配設されている。
【００２７】図２（ｉ）を参照すると、錫（Ｓｎ）−鉛
（Ｐｂ）共晶はんだメッキ浴中で、電解メッキにより、
バリアメタル５層上に所定量の錫（Ｓｎ）−鉛（Ｐｂ）
共晶はんだが行なわれた後、メッキ用レジスト膜が剥離
された状態が示されている。
（Ｐｂ）共晶はんだメッキ浴中で、電解メッキにより、
バリアメタル５層上に所定量の錫（Ｓｎ）−鉛（Ｐｂ）
共晶はんだが行なわれた後、メッキ用レジスト膜が剥離
された状態が示されている。
【００２８】図２（ｊ）を参照すると、はんだメッキさ
れた錫（Ｓｎ）−鉛（Ｐｂ）共晶はんだが溶解整形（ウ
エットバック）されて球状のはんだバンプ７が形成され
る。
れた錫（Ｓｎ）−鉛（Ｐｂ）共晶はんだが溶解整形（ウ
エットバック）されて球状のはんだバンプ７が形成され
る。
【００２９】はんだバンプ７の形成は、２００〜２３０
℃程度の温度で接続する前に仮止めのハンダを用いるハ
ンダ付方法であるリフローすることにより容易に形成で
きる。
℃程度の温度で接続する前に仮止めのハンダを用いるハ
ンダ付方法であるリフローすることにより容易に形成で
きる。
【００３０】はんだバンプ７は、平面上で金（Ａｕ）パ
ッドに重ならない位置に配設することにより、金（Ａ
ｕ）パッド２とはんだバンプ７との間の接続パスを長く
することができる。そのため、金（Ａｕ）パッド２の熱
膨張係数１４．２×１０-6（α／Ｋ-1），絶縁膜３の熱
膨張係数２．５×１０-6（α／Ｋ-1），接着メタル４が
チタン（Ｔｉ）で形成されているときの熱膨張係数８．
６×１０-6（α／Ｋ-1），接着メタル４が銅（Ｃｕ）で
形成されているときの熱膨張係数１６．５×１０-6（α
／Ｋ-1），およびバリアメタル５がニッケル（Ｎｉ）で
形成されているときの熱膨張係数１３．４×１０-6（α
／Ｋ-1）の相互間の差で生ずる応力により、絶縁膜３，
接着メタル４並びにバリアメタル５が破壊されたとして
も、金（Ａｕ）パッド２の金（Ａｕ）がはんだバンプ７
の錫（Ｓｎ）−鉛（Ｐｂ）共晶はんだに拡散することを
防止できる。
ッドに重ならない位置に配設することにより、金（Ａ
ｕ）パッド２とはんだバンプ７との間の接続パスを長く
することができる。そのため、金（Ａｕ）パッド２の熱
膨張係数１４．２×１０-6（α／Ｋ-1），絶縁膜３の熱
膨張係数２．５×１０-6（α／Ｋ-1），接着メタル４が
チタン（Ｔｉ）で形成されているときの熱膨張係数８．
６×１０-6（α／Ｋ-1），接着メタル４が銅（Ｃｕ）で
形成されているときの熱膨張係数１６．５×１０-6（α
／Ｋ-1），およびバリアメタル５がニッケル（Ｎｉ）で
形成されているときの熱膨張係数１３．４×１０-6（α
／Ｋ-1）の相互間の差で生ずる応力により、絶縁膜３，
接着メタル４並びにバリアメタル５が破壊されたとして
も、金（Ａｕ）パッド２の金（Ａｕ）がはんだバンプ７
の錫（Ｓｎ）−鉛（Ｐｂ）共晶はんだに拡散することを
防止できる。
【００３１】次に、本発明の第２の実施例について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００３２】図３を参照すると、本発明の第２の実施例
の特徴は、第１の実施例で示された接着メタル４および
バリアメタル５の組合せを２重とした構造となっている
ところにある。
の特徴は、第１の実施例で示された接着メタル４および
バリアメタル５の組合せを２重とした構造となっている
ところにある。
【００３３】すなわち、本発明の第２の実施例は、半導
体チップ１，この半導体チップ１の表面の一部に１００
〜８００オングストローム程度の厚さのチタン（Ｔｉ）
および白金（Ｐｔ）からなる給電層を含む金（Ａｕ）パ
ッド２，この金（Ａｕ）パッド２が一部露出するように
半導体チップ１および金（Ａｕ）パッド２上に形成され
た例えば二酸化シリコンＳｉＯ2 からなる無機質の絶縁
膜３，この絶縁膜３およびこの絶縁膜３の覆われていな
い金（Ａｕ）パッド２の露出された部分の上に形成され
た１００〜８００オングストロームの膜厚のチタン（Ｔ
ｉ）および１０００〜１００００オングストロームの膜
厚の銅（Ｃｕ）からなる接着メタル４，この接着メタル
４により機械的に接着されたニッケル（Ｎｉ）からなる
バリアメタル５，このバリアメタル５上に形成された１
００〜８００オングストロームの膜厚のチタン（Ｔｉ）
および１０００〜１００００オングストロームの膜厚の
銅（Ｃｕ）からなる接着メタル４，この接着メタル４に
より機械的に接着されたニッケル（Ｎｉ）からなるバリ
アメタル５，このバリアメタル５および絶縁膜３上に形
成された開孔窓８を有するポリイミド膜６，およびこの
開孔窓８上に形成された球状のはんだバンプ７を含む。
体チップ１，この半導体チップ１の表面の一部に１００
〜８００オングストローム程度の厚さのチタン（Ｔｉ）
および白金（Ｐｔ）からなる給電層を含む金（Ａｕ）パ
ッド２，この金（Ａｕ）パッド２が一部露出するように
半導体チップ１および金（Ａｕ）パッド２上に形成され
た例えば二酸化シリコンＳｉＯ2 からなる無機質の絶縁
膜３，この絶縁膜３およびこの絶縁膜３の覆われていな
い金（Ａｕ）パッド２の露出された部分の上に形成され
た１００〜８００オングストロームの膜厚のチタン（Ｔ
ｉ）および１０００〜１００００オングストロームの膜
厚の銅（Ｃｕ）からなる接着メタル４，この接着メタル
４により機械的に接着されたニッケル（Ｎｉ）からなる
バリアメタル５，このバリアメタル５上に形成された１
００〜８００オングストロームの膜厚のチタン（Ｔｉ）
および１０００〜１００００オングストロームの膜厚の
銅（Ｃｕ）からなる接着メタル４，この接着メタル４に
より機械的に接着されたニッケル（Ｎｉ）からなるバリ
アメタル５，このバリアメタル５および絶縁膜３上に形
成された開孔窓８を有するポリイミド膜６，およびこの
開孔窓８上に形成された球状のはんだバンプ７を含む。
【００３４】次に本発明の第２の実施例の製造方法につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３５】図４（ａ）〜（ｆ）に示される製造工程
は、本発明の第１の実施例における図２（ａ）〜（ｆ）
で示された製造工程と同一である。
は、本発明の第１の実施例における図２（ａ）〜（ｆ）
で示された製造工程と同一である。
【００３６】図４（ｇ）を参照すると、図４（ｆ）で示
されたニッケル（Ｎｉ）からなるバリアメタル５の上
に、このバリアメタル５との間の給電および機械的接着
を可能とするチタン（Ｔｉ）および銅（Ｃｕ）からなる
接着メタル４がスパッタ法により一様に全面に順次形成
される。接着メタル４のチタン（Ｔｉ）および銅（Ｃ
ｕ）の膜厚の条件は、第１の実施例の図２（ｄ）を参照
して説明したものと同じである。
されたニッケル（Ｎｉ）からなるバリアメタル５の上
に、このバリアメタル５との間の給電および機械的接着
を可能とするチタン（Ｔｉ）および銅（Ｃｕ）からなる
接着メタル４がスパッタ法により一様に全面に順次形成
される。接着メタル４のチタン（Ｔｉ）および銅（Ｃ
ｕ）の膜厚の条件は、第１の実施例の図２（ｄ）を参照
して説明したものと同じである。
【００３７】図４（ｈ）を参照すると、接着メタル４上
にニッケル（Ｎｉ）から成るバリアメタル５がメッキ法
により形成された状態が示されている。この状態におい
て、メッキ用レジストを用いてフォトリソグラフィー法
によりバリアメタル５の形成エリアが開孔される。
にニッケル（Ｎｉ）から成るバリアメタル５がメッキ法
により形成された状態が示されている。この状態におい
て、メッキ用レジストを用いてフォトリソグラフィー法
によりバリアメタル５の形成エリアが開孔される。
【００３８】図４（ｉ）を参照すると、まずニッケル
（Ｎｉ）メッキ浴中で２〜５ミクロン（μｍ）程度のニ
ッケル（Ｎｉ）メッキが行なわれる。次に、メッキ用レ
ジスト膜が剥離される。その後バリアメタル５をマスク
として銅（Ｃｕ）およびチタン（Ｔｉ）の接着メタル４
が順次エッチングされる。
（Ｎｉ）メッキ浴中で２〜５ミクロン（μｍ）程度のニ
ッケル（Ｎｉ）メッキが行なわれる。次に、メッキ用レ
ジスト膜が剥離される。その後バリアメタル５をマスク
として銅（Ｃｕ）およびチタン（Ｔｉ）の接着メタル４
が順次エッチングされる。
【００３９】図４（ｊ）−図４（ｍ）に示される製造工
程は、本発明の第１の実施例における図２（ｇ）−
（ｊ）で示された製造工程と同じ製造工程である。
程は、本発明の第１の実施例における図２（ｇ）−
（ｊ）で示された製造工程と同じ製造工程である。
【００４０】本発明の第２の実施例は、接着メタル４お
よびバリアメタル５の組合せが２重構造となっている。
この結果、熱膨張係数の差から生ずる応力により、絶縁
膜３，接着メタル４およびバリアメタル５が破壊された
としても金（Ａｕ）パッド２の金がはんだバンプ７の錫
（Ｓｎ）−鉛（Ｐｂ）共晶はんだへの拡散をより確実に
防止することができる。
よびバリアメタル５の組合せが２重構造となっている。
この結果、熱膨張係数の差から生ずる応力により、絶縁
膜３，接着メタル４およびバリアメタル５が破壊された
としても金（Ａｕ）パッド２の金がはんだバンプ７の錫
（Ｓｎ）−鉛（Ｐｂ）共晶はんだへの拡散をより確実に
防止することができる。
【００４１】
【発明の効果】本発明は、金パッド２とはんだバンプ７
とが平面上で重ならない位置に配設し、接続パスを長く
している。従って、金（Ａｕ）パッド２，絶縁膜３，接
着メタル４並びにバリアメタル５間での熱膨張係数の差
にて生ずる熱ストレスにより、絶縁膜３，接着メタル４
およびバリアメタル５の破壊が発生しても金（Ａｕ）パ
ッド２からの金（Ａｕ）が、はんだバンプ７の錫（Ｓ
ｎ）−鉛（Ｐｂ）共晶はんだへの拡散を防止することが
できる。その結果、接続信頼性の向上を図ることができ
るという効果がある。
とが平面上で重ならない位置に配設し、接続パスを長く
している。従って、金（Ａｕ）パッド２，絶縁膜３，接
着メタル４並びにバリアメタル５間での熱膨張係数の差
にて生ずる熱ストレスにより、絶縁膜３，接着メタル４
およびバリアメタル５の破壊が発生しても金（Ａｕ）パ
ッド２からの金（Ａｕ）が、はんだバンプ７の錫（Ｓ
ｎ）−鉛（Ｐｂ）共晶はんだへの拡散を防止することが
できる。その結果、接続信頼性の向上を図ることができ
るという効果がある。
【００４２】本発明は、また、接着メタル４とバリアメ
タル５とを２重構造としているため接続信頼性の向上は
一層顕著である。
タル５とを２重構造としているため接続信頼性の向上は
一層顕著である。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】（ａ）−（ｊ）は、本発明の第１の実施例の製
造方法を説明するための図である。
造方法を説明するための図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】（ａ）−（ｍ）は本発明の第２の実施例の製造
方法を説明するための図である。
方法を説明するための図である。
【図５】従来技術の一例を示す図である。
１ 半導体チップ ２ 金（Ａｕ）パッド ３ 絶縁膜 ４ 接着メタル ５ バリアメタル ６ ポリイミド膜 ７ はんだバンプ ８ 開孔窓
Claims (3)
- 【請求項１】 半導体の表面に形成された金パッドと、 接着メタルおよびバリアメタルを介して前記金パッドと
は平面上異なる位置に配設されたはんだバンプとを含む
ことを特徴とする半導体記憶装置。 - 【請求項２】 半導体の表面に形成された金パッドと、 この金パッドの一部と接着した接着メタルと、 この接着メタルの前記金パッド接着面とは反対の面に接
着されたバリアメタルと、 前記金パッドとは平面上異なる前記バリアメタル上の位
置に設けられ前記接着メタルおよび前記バリアメタルを
介して前記金パッドと電気的に接続されたはんだバンプ
とを含むことを特徴とする半導体装置。 - 【請求項３】 半導体の表面に形成された金パッドと、 この金パッドの一部と接着した第１の接着メタルと、 この接着メタルの前記金パッド接着面とは反対の面に接
着された第１のバリアメタルと、 この第１のバリアメタルと接着した第２の接着メタル
と、 この第２の接着メタルの前記第１のバリアメタル接着面
とは反対の面に接着された第２のバリアメタルと、 前記金パッドとは平面上異なる前記第２バリアメタル上
の位置に設けられ前記第１の接着メタル，前記第１のバ
リアメタル，前記第２の接着メタル，および前記第２の
バリアメタルを介して電気的に接続されたはんだバンプ
とを含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26047494A JP2730492B2 (ja) | 1994-10-25 | 1994-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26047494A JP2730492B2 (ja) | 1994-10-25 | 1994-10-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08124930A true JPH08124930A (ja) | 1996-05-17 |
| JP2730492B2 JP2730492B2 (ja) | 1998-03-25 |
Family
ID=17348457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26047494A Expired - Lifetime JP2730492B2 (ja) | 1994-10-25 | 1994-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2730492B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003078006A (ja) * | 2001-09-04 | 2003-03-14 | Ibiden Co Ltd | 半導体チップおよびその製造方法 |
| US6903451B1 (en) | 1998-08-28 | 2005-06-07 | Samsung Electronics Co., Ltd. | Chip scale packages manufactured at wafer level |
| US6962865B2 (en) | 2000-06-02 | 2005-11-08 | Seiko Epson Corporation | Semiconductor device, method of fabricating the same, stack-type semiconductor device, circuit board and electronic instrument |
| US7057282B2 (en) | 2003-03-18 | 2006-06-06 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same, circuit board and electronic equipment |
| US7276738B2 (en) | 2000-07-11 | 2007-10-02 | Seiko Epson Corporation | Miniature optical element for wireless bonding in an electronic instrument |
| JP2009027185A (ja) * | 1997-01-17 | 2009-02-05 | Seiko Epson Corp | 電子部品および半導体装置 |
-
1994
- 1994-10-25 JP JP26047494A patent/JP2730492B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027185A (ja) * | 1997-01-17 | 2009-02-05 | Seiko Epson Corp | 電子部品および半導体装置 |
| US8399999B2 (en) | 1997-01-17 | 2013-03-19 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US6903451B1 (en) | 1998-08-28 | 2005-06-07 | Samsung Electronics Co., Ltd. | Chip scale packages manufactured at wafer level |
| US6962865B2 (en) | 2000-06-02 | 2005-11-08 | Seiko Epson Corporation | Semiconductor device, method of fabricating the same, stack-type semiconductor device, circuit board and electronic instrument |
| US7102219B2 (en) | 2000-06-02 | 2006-09-05 | Seiko Epson Corporation | Semiconductor device, method of fabricating the same, stack-type semiconductor device, circuit board and electronic instrument |
| US7276738B2 (en) | 2000-07-11 | 2007-10-02 | Seiko Epson Corporation | Miniature optical element for wireless bonding in an electronic instrument |
| US7544973B2 (en) | 2000-07-11 | 2009-06-09 | Seiko Epson Corporation | Miniature optical element for wireless bonding in an electronic instrument |
| US7879633B2 (en) | 2000-07-11 | 2011-02-01 | Seiko Epson Corporation | Miniature optical element for wireless bonding in an electronic instrument |
| JP2003078006A (ja) * | 2001-09-04 | 2003-03-14 | Ibiden Co Ltd | 半導体チップおよびその製造方法 |
| US7057282B2 (en) | 2003-03-18 | 2006-06-06 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same, circuit board and electronic equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2730492B2 (ja) | 1998-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971118 |