JP3659588B2

JP3659588B2 - Ｄｃ−ｄｃコンバータ

Info

Publication number: JP3659588B2
Application number: JP2002296130A
Authority: JP
Inventors: 崇杉本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-10-09
Filing date: 2002-10-09
Publication date: 2005-06-15
Anticipated expiration: 2022-10-09
Also published as: US20040070995A1; DE10311900A1; DE10311900B4; US6975520B2; JP2004132220A

Description

【０００１】
【発明の属する技術分野】
この発明は、自動車・二輪車・船外機におけるＣＤＩ（コンデンサ放電点火）装置に用いられるＤＣ−ＤＣコンバータに関し、特に、電源電圧の変動に伴う出力の著しい増減を押さえるものである。
【０００２】
【従来の技術】
点火コイルの１次側に設けた点火エネルギーを蓄積する点火用コンデンサの一方の極を充電させることで、点火時期に上記コンデンサの電荷を点火コイルの１次コイルを通して放電させて点火コイルの２次コイルに点火用の高電圧を誘起させる点火装置に、上記コンデンサを充電する昇圧回路として、トランスの１次側のスイッチングに発振パワーＭＯＳ−ＦＥＴを用いた他励式ＤＣ−ＤＣコンバータが用いられている。このＤＣ-ＤＣコンバータは、所望の周波数を得る発振回路を設けパワーＭＯＳ−ＦＥＴのゲートにその発振信号を与えることによりコンバータにおいて発振・昇圧させる（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特許第２９２７１２８号公報（図１、図４）
【０００４】
【発明が解決しようとする課題】
しかしながら、自動車・二輪車・船外機における電源装置はＤＣ−ＤＣコンバータに安定した電圧を必ずしも供給できるとは限らなく、電源装置として用いられるバッテリの状態によっては、電源電圧は高くも低くもなりうる。特に二輪車ではバッテリレスというシステムも存在し全く安定しない電源しか望めない場合もある。
【０００５】
ＭＯＳ−ＦＥＴを用いた他励式ＤＣ−ＤＣコンバータにおいて、電源電圧が高くなった場合、ドレイン電流Ｉ_Ｄの傾きは大きくなるが、ＭＯＳ−ＦＥＴは所定の時間が来るまでｏｆｆされないので正規電源電圧時に比べ大きなドレイン電流Ｉ_Ｄが流れることになる。これでは、正規時に比べコンバータのパワーが上がりすぎ、素子の熱破壊等を招く危険性が高まる。
【０００６】
一方、電源電圧が低いときは、ドレイン電流Ｉ_Ｄの傾きは小さくなり充分なドレイン電流Ｉ_Ｄが流れていないにも関わらず、所定の時間が来ると、ＭＯＳ−ＦＥＴはｏｆｆされてしまい、コンバータの出力が著しく低下してしまう。
【０００７】
また、上記点火用コンデンサの充電開始時は１次側で発生したエネルギーを充分に２次側に伝えきる前にスイッチングパワーＭＯＳ−ＦＥＴがｏｎされるので、ｔｕｒｎｏｎ時にドレイン電流Ｉ_Ｄがある程度流れてしまい、ｔｕｒｎｏｆｆ時には正規時より大きな電流値となってしまい、発熱が大きくなり、ＭＯＳ−ＦＥＴのスペックを越えた場合には破損に至る。
【０００８】
この発明は上述した問題に着目し、電源電圧の変動に関係なく安定した出力を得るとともに、素子の信頼性を確保することが出来るＤＣ-ＤＣコンバータを得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係るＤＣ-ＤＣコンバータは、電源装置より供給される昇圧トランスの１次コイル電流をパワーＭＯＳ−ＦＥＴにより断続し、コイルのフライバック電圧によって昇圧された当該昇圧トランスの２次コイル電圧により整流ダイオードを介して点火用コンデンサを充電するように構成されたＤＣ−ＤＣコンバータにおいて、前記パワーＭＯＳ−ＦＥＴのドレイン電流を検出する電流検出部と、前記電流検出部により検出されたドレイン電流が所定の閾値を越えると、前記パワーＭＯＳ−ＦＥＴを一定時間ｏｆｆさせた後に再びｏｎさせる制御部とを備え、前記制御部は、前記電流検出部により検出された前記ドレイン電流が所定の閾値を越えることがなく前記パワーＭＯＳ−ＦＥＴがｏｎされ続けるのを制限する時間を設定して、前記パワーＭＯＳ−ＦＥＴのｏｎ状態が設定時間経過すると前記パワーＭＯＳ−ＦＥＴをｏｆｆさせることを特徴とするものである。
【００１０】
【発明の実施の形態】
図１は、この発明に係るＤＣ-ＤＣコンバータの構成を示す回路図である。図１に示すＤＣ-ＤＣコンバータは、電源装置より供給される昇圧トランス１の１次コイル電流をパワーＭＯＳ−ＦＥＴ２により断続し、コイルのフライバック電圧によって昇圧された当該昇圧トランス１の２次コイル電圧により整流ダイオード３を介して点火用コンデンサ４を充電する構成のＤＣ−ＤＣコンバータにおいて、パワーＭＯＳ−ＦＥＴ２の発振を、当該パワーＭＯＳ−ＦＥＴ２のドレイン電流Ｉ_Ｄがある閾値を越えると、一定時間パワーＭＯＳ−ＦＥＴ２をｏｆｆさせた後に再びｏｎさせることで、電源電圧が高い場合における著しい出力の上昇、及び電源電圧が低い場合における著しい出力の低下を避けるものである。
【００１１】
すなわち、電流検出部として、パワーＭＯＳ−ＦＥＴ２のドレイン電流Ｉ_Ｄを検出する電流検出回路５を備え、制御部として、電流検出回路５による検出電流値が閾値を越えるとそれをトリガとして下向きの１ショットの矩形波パルスを出力する１ショットパルス出力回路６と、この１ショットパルス出力回路６の出力と電源装置からの供給信号との論理積に基づいてパワーＭＯＳ−ＦＥＴ２のゲートを駆動する電圧Ｖ_Ｇを供給するＡＮＤ回路７とを備える。
【００１２】
図２（ａ）〜（ｃ）は、図１に示すＤＣ-ＤＣコンバータの正規電圧時、高電圧時および低電圧時におけるパワーＭＯＳ−ＦＥＴ２の駆動方法を示すタイムチャートである。図２に示すように、パワーＭＯＳ−ＦＥＴ２のドレイン電流Ｉ_Ｄが閾値を越えるとゲート電圧Ｖ_Ｇとして下向きの１ショットパルスが供給され、２次側への充電開始時における過電流に関しても、ドレイン電流Ｉ_Ｄが閾値以上になることを押さえることが出来る。
【００１３】
図３は、充電開始時のドレイン電流Ｉ_Ｄとゲート電圧Ｖ_Ｇを示すものである。図３に示すように、ドレイン電流Ｉ_Ｄは徐々に増加し、閾値に達すると、下向きの１ショットパルスによるゲート電圧Ｖ_ＧがパワーＭＯＳ−ＦＥＴ２のゲートに供給される。
【００１４】
ところで、この方法では、低電圧時にＭＯＳ−ＦＥＴ２が充分ｏｎ出来ないとき、図４に示すように、ドレイン電流Ｉ_Ｄが閾値まで増大せずに落ち着くことがある。このような場合には、ＭＯＳ−ＦＥＴ２をｏｆｆさせる手段が無く、ドレイン電流Ｉ_Ｄが流れ続けることになり、素子の発熱・破損を招く危険がある。
【００１５】
このことを防ぐために、この発明では、ＭＯＳ−ＦＥＴ２のｏｎ時間を制限し、例えドレイン電流Ｉ_Ｄが閾値まで達しなくても一定時間経てばＭＯＳ−ＦＥＴ２をｏｆｆさせることにより、上記熱破損を避けるようにする。
【００１６】
図５は、充電開始時のドレイン電流とゲート電圧Ｖ_Ｇを示すものである。図５に示すように、充電開始時に、ドレイン電流Ｉ_Ｄは徐々に増加するが、閾値まで達しない場合（低電圧時）に、ＭＯＳ−ＦＥＴ２のｏｎ時間に制限をつけるゲート電圧Ｖ_Ｇを供給するように、下向きの１ショットパルスを供給して、ドレイン電流Ｉ_Ｄが閾値まで達しなくても一定時間経てばＭＯＳ−ＦＥＴ２をｏｆｆに戻すことで、ＭＯＳ−ＦＥＴ２がどのような状態に落ち着いても、ｏｎし続けてドレイン電流Ｉ_Ｄが流れ続けることがないようにする。
【００１７】
以下、具体的な回路構成例について説明する。図６は、実施の形態１に係るＤＣ−ＤＣコンバータを示す回路図である。図６に示すＤＣ-ＤＣコンバータにおいて、電源装置としてはバッテリＢａｔｔが用いられ、昇圧トランス１の１次側に接続されたパワーＭＯＳ−ＦＥＴ（ＭＯＳ−ＦＥＴ２）２は抵抗Ｒ６を介して接地されている。また、ドレイン電流Ｉ_Ｄを検出するために、このパワーＭＯＳ−ＦＥＴ２は、抵抗Ｒ７を介して第１のコンパレータＣＯＭＰ１の（−）端子に接続され、その（＋）端子は分圧抵抗Ｒ９とＲ１０の分圧点に接続されている。第１のコンパレータＣＯＭＰ１の出力は抵抗Ｒ８とコンデンサＣ１の接続点を介して第２のコンパレータ第２のコンパレータＣＯＭＰ２の（−）端子に接続され、その（＋）端子は分圧抵抗Ｒ１１とＲ１２の分圧点に接続されている。
【００１８】
さらに、第２のコンパレータ第２のコンパレータＣＯＭＰ２の出力端子は、バッテリＢａｔｔ（昇圧トランス１の１次側）と抵抗Ｒ１を介して接続されたトランジスタＱ１のベースに接続され、このトランジスタＱ１のコレクタとバッテリＢａｔｔ間には抵抗Ｒ２が設けられ、エミッタは接地されている。また、トランジスタＱ１のコレクタはトランジスタＱ２とＱ３の各ベースに接続され、トランジスタＱ２のコレクタはバッテリＢａｔｔ（昇圧トランス１の１次側）に接続され、そのエミッタは抵抗Ｒ３を介してパワーＭＯＳ−ＦＥＴ２のゲートに接続されている。また、トランジスタＱ３のコレクタは接地され、そのエミッタは抵抗Ｒ４を介してパワーＭＯＳ−ＦＥＴ２のゲートに接続されている。また、パワーＭＯＳ−ＦＥＴ２のゲートは抵抗Ｒ５を介して接地されている。
【００１９】
次に、図７は、図６における各素子の電位を示すタイミングチャートである。電源投入直後、ＭＯＳ−ＦＥＴ２を流れるドレイン電流Ｉ_Ｄは０［Ａ］であるため、第１のコンパレータＣＯＭＰ１の入力端子ＩＮＰＵＴ（−）の電位も０である。従って、第１のコンパレータＣＯＭＰ１の出力端子ＯＵＴＰＵＴ、すなわち第２のコンパレータＣＯＭＰ２の入力端子ＩＮＰＵＴ（−）の電位はＨｉｇｈになろうとするが、コンデンサＣ１が積分回路の役割を果たすので、第２のコンパレータＣＯＭＰ２の入力端子ＩＮＰＵＴ（−）の電位は徐々に上昇してゆく（図７に示すＡ参照）。
【００２０】
第２のコンパレータＣＯＭＰ２の入力端子ＩＮＰＵＴ（−）の電位が入力端子ＩＮＰＵＴ（＋）より低い間は第２のコンパレータＣＯＭＰ２の出力端子ＯＵＴＰＵＴがＨｉｇｈになるため、ＭＯＳ−ＦＥＴ２のゲート電圧Ｖ_ＧはＬｏｗとなり、ＭＯＳ−ＦＥＴ２はｏｆｆのままである。
【００２１】
やがて、第２のコンパレータＣＯＭＰ２の入力端子ＩＮＰＵＴ（−）の電位は入力端子ＩＮＰＵＴ（＋）の電位を超え（図７に示すＢ参照）、第２のコンパレータＣＯＭＰ２の出力端子ＯＵＴＰＵＴが０になる。すると、ＭＯＳ−ＦＥＴ２のゲート電圧Ｖ_ＧがＨｉｇｈになり、ＭＯＳ−ＦＥＴ２を流れるドレイン電流Ｉ_Ｄが徐々に増加するため、第１のコンパレータＣＯＭＰ１の入力端子ＩＮＰＵＴ（−）の電位はそれに伴って増大する（図７に示すＣ参照）。
【００２２】
第１のコンパレータＣＯＭＰ１の入力端子ＩＮＰＵＴ（−）が入力端子ＩＮＰＵＴ（＋）を超えると（図７に示すＤ参照）、第１のコンパレータＣＯＭＰ１の出力端子ＯＵＴＰＵＴ、即ち第２のコンパレータＣＯＭＰ２の入力端子ＩＮＰＵＴ（−）の電位が０まで下がり、第２のコンパレータＣＯＭＰ２の出力端子ＯＵＴＰＵＴがＨｉｇｈとなるので、ＭＯＳ−ＦＥＴ２はゲート電圧Ｖ_ＧがＬｏｗとなりｏｆｆされる。
【００２３】
ＭＯＳ−ＦＥＴ２がｏｆｆされドレイン電流Ｉ_Ｄが０［Ａ］となるので、再び第１のコンパレータＣＯＭＰ１の入力端子ＩＮＰＵＴ（−）は入力端子ＩＮＰＵＴ（＋）を下回り、第２のコンパレータＣＯＭＰ２の出力端子ＯＵＴＰＵＴはＨｉｇｈになろうとするが、先ほどと同様に、コンデンサＣ１のおかげで、すぐに電位は上がらず、徐々に上昇していく。
【００２４】
第２のコンパレータＣＯＭＰ２の入力端子ＩＮＰＵＴ（−）が入力端子ＩＮＰＵＴ（＋）を再び超える（図７に示すＦ参照）と先ほどと同様にしてＭＯＳ−ＦＥＴ２が再度ｏｎされる。
【００２５】
以上を繰り返し、ＭＯＳ−ＦＥＴ２がｏｎされ、ドレイン電流Ｉ_Ｄが増大してある閾値を越えると一定時間ｏｆｆされた後に再びｏｎされて発振・昇圧する。
【００２６】
次に、図８は、実施の形態２に係るＤＣ−ＤＣコンバータを示す回路図である。図８に示すＤＣ-ＤＣコンバータは、図６に示す実施の形態１に係るＤＣ-ＤＣコンバータの構成に対してさらに次の構成を付加している。すなわち、第２のコンパレータＣＯＭＰ２の出力端子に入力端子（−）が接続され、分圧抵抗Ｒ１３とＲ１４の分圧点に入力端子（＋）が接続された第３のコンパレータＣＯＭＰ３と、第３のコンパレータＣＯＭＰ３の出力端子に抵抗Ｒ１５とコンデンサＣ２の接続点を介して入力端子（−）が接続され、分圧抵抗Ｒ１３とＲ１４の分圧点に入力端子（＋）が接続され、出力端子が第１のコンパレータＣＯＭＰ１の入力端子に接続された第４のコンパレータＣＯＭＰ４とをさらに備えている。
【００２７】
上述した図６に示す実施の形態１に係るＤＣ−ＤＣコンバータは電源電圧が低く、ＭＯＳ−ＦＥＴ２が充分ｏｎ出来ない場合にドレイン電流Ｉ_Ｄが閾値まで増大せずに落ち着いたとき、ＭＯＳ−ＦＥＴ２はｏｆｆされることなくドレイン電流Ｉ_Ｄが流れ続ける。そこで、図８に示すＤＣ−ＤＣコンバータは、図６に示すＤＣ−ＤＣコンバータに、ＭＯＳ−ＦＥＴ２がｏｎ状態で落ち着くことを防止する回路を追加したものである。
【００２８】
図９は、電源電圧が低い場合における図８に示すＤＣ−ＤＣコンパレータに関するタイミングチャートである。図９において、電源を投入すると、図７の場合と同様にして、ＭＯＳ−ＦＥＴ２にドレイン電流Ｉ_Ｄが流れ出す（図９に示すＡ参照）。しかしながら、図９においては電源電圧が低いため充分なドレイン電流が流れず、Ｂに示すように第１のコンパレータＣＯＭＰ１の入力端子ＩＮＰＵＴ（−）が入力端子ＩＮＰＵＴ（＋）の電位を越えることがない。
【００２９】
そこで、図９においてはドレイン電流が流れ始める、即ち第２のコンパレータＣＯＭＰ２の出力端子ＯＵＴＰＵＴが立ち下がるとき（図９に示すＣ参照）をトリガとして１ショットパルスを発生させ、そのパルスの終了時にＭＯＳ−ＦＥＴ２をｏｆｆさせる機構を備えている。
【００３０】
第２のコンパレータＣＯＭＰ２の出力端子ＯＵＴＰＵＴ、即ち第３のコンパレータＣＯＭＰ３の入力端子ＩＮＰＵＴ（−）が立ち下がるとき（図９に示すＣ参照）、その電位が入力端子ＩＮＰＵＴ（＋）のそれを下回るため、第３のコンパレータＣＯＭＰ３の出力端子ＯＵＴＰＵＴ、即ち第４のコンパレータＣＯＭＰ４の入力端子ＩＮＰＵＴ（−）がＨｉｇｈになろうとするが、コンデンサＣ２による積分回路の効果で徐々に電位が増加する（図９に示すＤ参照）。
【００３１】
第４のコンパレータＣＯＭＰ４の入力端子ＩＮＰＵＴ（−）が入力端子ＩＮＰＵＴ（＋）を超えるとき（図９に示すＥ参照）、第４のコンパレータＣＯＭＰ４の出力端子ＯＵＴＰＵＴがＬｏｗに落ちるため（図９に示すＦ参照）、第２のコンパレータＣＯＭＰ２の入力端子ＩＮＰＵＴ（−）が入力端子ＩＮＰＵＴ（＋）を下回り、第２のコンパレータＣＯＭＰ２の出力端子ＯＵＴＰＵＴがＨｉｇｈ、ＭＯＳ−ＦＥＴ２のゲート電圧Ｖ_ＧがＬｏｗとなり、ＭＯＳ−ＦＥＴ２はｏｆｆされる。その後、図７と同様にして、一定時間後に再びＭＯＳ−ＦＥＴ２がｏｎされ、これらを繰り返すことにより、ＭＯＳ−ＦＥＴ２のドレイン電流が充分流れない場合においても、ドレイン電流が流れ続けることを防ぐことが出来る。
【００３２】
【発明の効果】
以上に述べたように、この発明によれば、ドレイン電流を検出し、ドレイン電流がある閾値まで達すると、それをトリガとしてＭＯＳ−ＦＥＴをｏｆｆさせるようにしたので、電源電圧の高低に関わらず一定のドレイン電流を流すことができ、安定した出力を得ることができるとともに、素子の信頼性を確保することができる。
【図面の簡単な説明】
【図１】この発明に係るＤＣ-ＤＣコンバータの構成を示す回路図である。
【図２】図１に示すＤＣ-ＤＣコンバータの正規電圧時、高電圧時および低電圧時におけるパワーＭＯＳ−ＦＥＴ２の駆動方法を示すタイムチャートである。
【図３】図１に示すＤＣ-ＤＣコンバータにおける充電開始時のドレイン電流Ｉ_Ｄとゲート電圧Ｖ_Ｇを示す説明図である。
【図４】図１に示すＤＣ-ＤＣコンバータにおける充電開始時のドレイン電流Ｉ_Ｄとゲート電圧Ｖ_Ｇを示す説明図である。
【図５】図１に示すＤＣ-ＤＣコンバータにおける充電開始時のドレイン電流Ｉ_Ｄとゲート電圧Ｖ_Ｇを示す説明図である。
【図６】この発明の実施の形態１に係るＤＣ−ＤＣコンバータを示す回路図である。
【図７】図６における各素子の電位を示すタイミングチャートである。
【図８】この発明の実施の形態２に係るＤＣ−ＤＣコンバータを示す回路図である。
【図９】図８における各素子の電位を示すタイミングチャートである。
【符号の説明】
１昇圧トランス、２（Ｑ４）パワーＭＯＳ−ＦＥＴ、３整流ダイオード、４点火用コンデンサ、５電流検出回路、６１ショットパルス出力回路、７ＡＮＤ回路、ＣＯＭＰ１〜ＣＯＭＰ４コンパレータ、Ｑ１〜Ｑ３トランジスタ。

Claims

電源装置より供給される昇圧トランスの１次コイル電流をパワーＭＯＳ−ＦＥＴにより断続し、コイルのフライバック電圧によって昇圧された当該昇圧トランスの２次コイル電圧により整流ダイオードを介して点火用コンデンサを充電するように構成されたＤＣ−ＤＣコンバータにおいて、
前記パワーＭＯＳ−ＦＥＴのドレイン電流を検出する電流検出部と、
前記電流検出部により検出されたドレイン電流が所定の閾値を越えると、前記パワーＭＯＳ−ＦＥＴを一定時間ｏｆｆさせた後に再びｏｎさせる制御部と
を備え、
前記制御部は、前記電流検出部により検出された前記ドレイン電流が所定の閾値を越えることがなく前記パワーＭＯＳ−ＦＥＴがｏｎされ続けるのを制限する時間を設定して、前記パワーＭＯＳ−ＦＥＴのｏｎ状態が設定時間経過すると前記パワーＭＯＳ−ＦＥＴをｏｆｆさせることを特徴とするＤＣ−ＤＣコンバータ。