JP3646763B2 - 回路形成方法および回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、プリント基板上に形成された配線パターンを用いて回路を形成する回路形成方法および回路装置に関し、特に、プリント基板上に複数のタイプの回路で共有する配線パターンを形成し、該共有した配線パターンに複数のタイプの回路を構成する素子群をそれぞれ選択的に接続することで、１種類の配線パターンを用いて複数のタイプの回路を低価格に形成することができるようにした回路形成方法および回路装置に関する。
【０００２】
【従来の技術】
従来、例えばプログラマブルロジックコントローラ（以下、ＰＬＣという）で使用するトランジスタを用いた出力装置としては、出力端子から電流を吸い込むシンクタイプ（以下、ＮＰＮタイプという）といわれる回路と、出力端子に電流を吐き出すソースタイプ（以下、ＰＮＰタイプという）といわれる回路の２種類が知られている。
【０００３】
このＮＰＮタイプの出力回路は、日本国内において主に使用される傾向にあり、ＰＮＰタイプの出力回路は、主に欧米で使用される傾向がある。
【０００４】
このため、輸出等を考えて出力装置を開発する場合には、ＮＰＮタイプの出力回路とＰＮＰタイプの出力回路の両者の設計を行う必要がある。
【０００５】
図６は、従来のＰＬＣで使用されるＮＰＮタイプの出力回路（ＮＰＮ回路）を示した回路図である。
【０００６】
この図６に示したＮＰＮ回路は、ＰＬＣ内に設けられるもので、このＰＬＣの負荷である複数のユーザ負荷Ｌを選択的に駆動するものである。
【０００７】
例えば、図６において、ポートＰＯＲＴ００に加えられる信号がローレベルになると、このハイレベルの信号は抵抗Ｒ１、フォトカプラＰＨＣ１を介してトランジスタＴＲ１のベースに加えられ、トランジスタＴＲ１をオンにする。
【０００８】
これにより、電源のプラス端子→ユーザ負荷Ｌ→出力端子ＯＵＴ００００→トランジスタＴＲ１→共通端子ＣＯＭ→電源のマイナス端子の回路で電流が流れ、出力端子ＯＵＴ００００に接続されるユーザ負荷Ｌが選択的に駆動される。ここで、抵抗Ｒ２はトランジスタＴＲ１のバイアス抵抗であり、ツェナーダイオードＺＤ１は、トランジスタＴＲ１の保護を行うものである。
【０００９】
同様に、図６において、入力ポートＰＯＲＴ０１に加えられる信号がローレベルになると、このハイレベルの信号は抵抗Ｒ３、フォトカプラＰＨＣ２を介してトランジスタＴＲ２のベースに加えられ、トランジスタＴＲ２をオンにする。
【００１０】
これにより、電源のプラス端子→ユーザ負荷Ｌ→出力端子ＯＵＴ０００１→トランジスタＴＲ２→共通端子ＣＯＭ→電源のマイナス端子の回路で電流が流れ、出力端子ＯＵＴ０００１に接続されるユーザ負荷Ｌが選択的に駆動される。ここで、抵抗Ｒ４はトランジスタＴＲ２のバイアス抵抗であり、ツェナーダイオードＺＤ２は、トランジスタＴＲ２の保護を行うものである。
【００１１】
図７は、従来のＰＬＣで使用されるＰＮＰタイプの出力回路（ＰＮＰ回路）を示した回路図である。
【００１２】
この図７に示したＰＮＰ回路も、ＰＬＣ内に設けられるもので、このＰＬＣの負荷である複数のユーザ負荷Ｌを選択的に駆動するものである。
【００１３】
例えば、図７において、入力ポートＰＯＲＴ００に加えられる信号がローレベルになると、このハイレベルの信号は抵抗Ｒ５、フォトカプラＰＨＣ３を介してトランジスタＴＲ３のベースに加えられ、トランジスタＴＲ３をオンにする。
【００１４】
これにより、電源のプラス端子→共通端子ＣＯＭ→トランジスタＴＲ３→出力端子ＯＵＴ００００→ユーザ負荷Ｌ→電源のマイナス端子の回路で電流が流れ、出力端子ＯＵＴ００００に接続されるユーザ負荷Ｌが選択的に駆動される。ここで、抵抗Ｒ６はトランジスタＴＲ３のバイアス抵抗であり、ツェナーダイオードＺＤ３は、トランジスタＴＲ３の保護を行うものである。
【００１５】
同様に、図７において、入力ポートＰＯＲＴ０１に加えられる信号がローレベルになると、このハイレベルの信号は抵抗Ｒ７、フォトカプラＰＨＣ４を介してトランジスタＴＲ４のベースに加えられ、トランジスタＴＲ４をオンにする。
【００１６】
これにより、電源のプラス端子→共通端子ＣＯＭ→トランジスタＴＲ４→出力端子ＯＵＴ０００１→ユーザ負荷Ｌ→電源のマイナス端子の回路で電流が流れ、出力端子ＯＵＴ０００１に接続されるユーザ負荷Ｌが選択的に駆動される。ここで、抵抗Ｒ８はトランジスタＴＲ４のバイアス抵抗であり、ツェナーダイオードＺＤ４は、トランジスタＴＲ４の保護を行うものである。
【００１７】
【発明が解決しようとする課題】
ところが、上記ＮＰＮタイプの出力回路（ＮＰＮ回路）と上記ＰＮＰタイプの出力回路（ＰＮＰ回路）とでは上述したように電流の流れる方向が異なるため、回路を実装するプリント基板の設計においても上記ＮＰＮ回路と上記ＰＮＰ回路に対応した２種類のプリント基板を設計する必要がある。
【００１８】
この場合、このＮＰＮ回路とＰＮＰ回路とでは電流の流れる方向が異なるだけであっても、それに要する設計、評価、管理において２機種分の費用および労力を必要とするという問題がある。
【００１９】
この問題を解決するために、上記図６および図７に示した２つの回路を１つの装置内に実装することで、１機種でＮＰＮタイプとＰＮＰタイプの両者に対応できるようにした構成も考えられる。
【００２０】
しかし、このような構成においては、ＮＰＮタイプとして使用する場合は、ＰＮＰタイプの回路は全く使用せず、反対に、ＰＮＰタイプとして使用する場合は、ＮＰＮタイプの回路は全く使用しないというように常に一方の回路は使用しないという回路構成上の無駄が生じるだけでなく、装置の大きさが大きくなるとともに、コストアップを招く。
【００２１】
そして、ＰＬＣのユーザにおいてＮＰＮタイプとＰＮＰタイプの両タイプを混在して使用することは少なく、ＮＰＮタイプを使用するユーザはＮＰＮタイプばかりを使用し、ＰＮＰタイプを使用するユーザはＰＮＰタイプばかりを使用すると考えられるので、１つの装置内にＮＰＮタイプとＰＮＰタイプの両タイプの出力回路を実装したとしてもそれによって得られる利点は少ないという別の問題が生じる。
【００２２】
そこで、この発明は、１種類の配線パターンを用いて複数のタイプの回路を低価格に形成することができるようにした回路形成方法および回路装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記の目的を達成するために、請求項１記載の発明は、
基板上に形成された配線パターンを用いて複数のタイプの出力回路を形成する回路形成方法において、
上記複数のタイプの出力回路として、上記配線パターンに接続された出力端子から電流を吸い込む第１のタイプの出力回路あるいは上記出力端子に電流を吐き出す第２のタイプの出力回路のいずれかを形成するにあたり、
上記配線パターン上に接続端子を形成するとともに、この接続端子中に上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路との間で一部を共用する４ピン構成のトランジスタ接続端子を形成し、
上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路のいずれかを形成するとともに、上記第１のタイプの出力回路を構成するための第１のトランジスタと、この第１のトランジスタと同型で、上記第２のタイプの出力回路を構成するための第２のトランジスタとを具備してなる素子群を上記接続端子に選択的に接続し、
上記４ピン構成のトランジスタ接続端子のうち第１のトランジスタ接続端子に上記第１のトランジスタの１つの端子を接続するとともに、上記４ピン構成のトランジスタ接続端子のうち第２のトランジスタ接続端子および第３のトランジスタ接続端子に上記第１のトランジスタの残りの２つの端子を接続することにより、上記第１のタイプの出力回路を形成し、
他方、上記４ピン構成のトランジスタ接続端子のうち第４のトランジスタ接続端子に上記第２のトランジスタの１つの端子を接続するとともに、上記第２のトランジスタ接続端子および上記第３のトランジスタ接続端子に上記第２のトランジスタの残りの２つの端子を接続することにより、上記第２のタイプの出力回路を形成する
ことを特徴とする。
【００２４】
また、請求項２記載の発明は、
基板上に形成された配線パターンを用いて形成された回路装置において、
上記配線パターンに接続された出力端子から電流を吸い込む第１のタイプの出力回路と上記出力端子に電流を吐き出す第２のタイプの出力回路とからなる複数のタイプの出力回路と、
上記配線パターン上に形成された接続端子と、
上記接続端子に選択的に接続されることにより、上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路のいずれかを形成するとともに、上記第１のタイプの出力回路を構成するための第１のトランジスタと、この第１のトランジスタと同型で、上記第２のタイプの出力回路を構成するための第２のトランジスタとを具備してなる素子群と、
上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路との間で一部を共用するとともに、４ピン構成のトランジスタ接続端子とを備え、
上記４ピン構成のトランジスタ接続端子のうち第１のトランジスタ接続端子に上記第１のトランジスタの１つの端子を接続するとともに、上記４ピン構成のトランジスタ接続端子のうち第２のトランジスタ接続端子および第３のトランジスタ接続端子に上記第１のトランジスタの残りの２つの端子を接続することにより、上記第１のタイプの出力回路が形成され、
他方、上記４ピン構成のトランジスタ接続端子のうち第４のトランジスタ接続端子に上記第２のトランジスタの１つの端子を接続するとともに、上記第２のトランジスタ接続端子および上記第３のトランジスタ接続端子に上記第２のトランジスタの残りの２つの端子を接続することにより、上記第２のタイプの出力回路が形成されることを特徴とする。
【００２５】
また、請求項３記載に記載の発明は、請求項２記載の発明において、
基板上に形成された配線パターンを用いて形成された回路装置において、
上記配線パターンに接続された出力端子から電流を吸い込む第１のタイプの出力回路と上記出力端子に電流を吐き出す第２のタイプの出力回路とからなる複数のタイプの出力回路と、
上記配線パターン上に形成された接続端子と、
上記接続端子に選択的に接続されることにより、上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路のいずれかを形成するとともに、上記第１のタイプの出力回路を構成するための第１のトランジスタおよび第１のダイオードと、上記第２のタイプの出力回路を構成するための第２のトランジスタおよび第２のダイオードとを具備してなる素子群と、
上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路との間で一部を共用するとともに、４ピン構成のトランジスタ接続端子および２ピン構成のダイオード接続端子を備え、
上記第１のトランジスタと上記第２のトランジスタは、共に同型からなるとともに、上記第１のダイオードおよび上記第２のダイオードは、共にツェナーダイオードであり、
上記４ピン構成のトランジスタ接続端子のうち第１のトランジスタ接続端子に上記第１のトランジスタの１つの端子を接続するとともに、上記４ピン構成のトランジスタ接続端子のうち第２のトランジスタ接続端子および第３のトランジスタ接続端子に上記第１のトランジスタの残りの２つの端子を接続し、かつ、上記２ピン構成のダイオード接続端子に上記第１のダイオードを接続することにより、上記第１のタイプの出力回路が形成され、
他方、上記４ピン構成のトランジスタ接続端子のうち第４のトランジスタ接続端子に上記第２のトランジスタの１つの端子を接続するとともに、上記第２のトランジスタ接続端子および上記第３のトランジスタ接続端子に上記第２のトランジスタの残りの２つの端子を接続し、かつ、上記２ピン構成のダイオード接続端子に上第２のダイオードを上記第１のダイオードとは逆向きに接続することにより、上記第２のタイプの出力回路が形成されることを特徴とする。
【００２８】
【発明の実施の形態】
この発明は、プリント基板上に複数のタイプの回路で共有する配線パターンを形成し、該共有した配線パターンに複数のタイプの回路を構成する素子群をそれぞれ選択的に接続することで、１種類の配線パターンを用いて複数のタイプの回路を形成するようにしたものである。
【００２９】
以下、この発明に係る回路形成方法および回路装置の一実施の形態を添付図面を参照して詳細に説明する。
【００３０】
図１は、この発明に係る回路形成方法および回路装置を適用して構成した出力回路の一実施の形態を示す回路図である。
【００３１】
図１において、この回路は、ＰＬＣ内に設けられるもので、このＰＬＣの負荷である図示しない複数のユーザ負荷を選択的に駆動するものである。
【００３２】
ここで、この出力回路は、ＮＰＮタイプの回路とＰＮＰタイプの回路が一部の配線パターンを共有して混在した構成をとっている。
【００３３】
図１に示す回路からＮＰＮタイプの回路を形成する場合には、図１に示した回路の内のＰＮＰタイプの回路に関係する部分、すなわち
１）フォトカプラＰＨＣ５
２）トランジスタＴＲ５
３）ツェナーダイオードＺＤ５
４）抵抗Ｒ１０
５）フォトカプラＰＨＣ７
６）トランジスタＴＲ７
７）ツェナーダイオードＺＤ７
８）抵抗Ｒ１３
を実装しないことで達成することができる。
【００３４】
この場合、図１に示した回路は、出力端子から電流を吸い込むシンクタイプの出力回路として動作し、ポートＰＯＲＴ００またはポートＰＯＲＴ０１に加えられる駆動信号に対応して、出力端子ＯＵＴ００００または出力端子ＯＵＴ０００１に接続される図示しないユーザ負荷を選択的に駆動する。
【００３５】
例えば、入力ポートＰＯＲＴ００に加えられる駆動信号がローレベルになると、このハイレベルの信号は抵抗Ｒ９、フォトカプラＰＨＣ６を介してトランジスタＴＲ６のベースに加えられ、トランジスタＴＲ６をオンにする。
【００３６】
これにより、出力端子ＯＵＴ００００から電流を吸い込み共通端子ＣＯＭに吐き出すシンクタイプの出力回路としてこの出力端子ＯＵＴ００００に接続される図示しないユーザ負荷を駆動する。ここで、抵抗Ｒ１１はトランジスタＴＲ６のバイアス抵抗であり、ツェナーダイオードＺＤ６は、トランジスタＴＲ６の保護を行うものである。
【００３７】
同様に、入力ポートＰＯＲＴ０１に加えられる駆動信号がローレベルになると、このハイレベルの信号は抵抗Ｒ１２、フォトカプラＰＨＣ８を介してトランジスタＴＲ８のベースに加えられ、トランジスタＴＲ８をオンにする。
【００３８】
これにより、出力端子ＯＵＴ０００１から電流を吸い込み、共通端子に吐き出すシンクタイプの出力回路としてこの出力端子ＯＵＴ０００１に接続される図示しないユーザ負荷を駆動する。ここで、抵抗Ｒ１４はトランジスタＴＲ８のバイアス抵抗であり、ツェナーダイオードＺＤ８は、トランジスタＴＲ８の保護を行うものである。
【００３９】
また、この図１に示す回路からＰＮＰタイプの回路を形成する場合には、図１に示した回路の内のＮＰＮタイプの回路に関係する部分、すなわち
１）フォトカプラＰＨＣ６
２）トランジスタＴＲ６
３）ツェナーダイオードＺＤ６
４）抵抗Ｒ１１
５）フォトカプラＰＨＣ８
６）トランジスタＴＲ８
７）ツェナーダイオードＺＤ８
８）抵抗Ｒ１４
を実装しないことで達成される。
【００４０】
この場合、図１に示した回路は、出力端子に電流を吐き出すソースタイプの出力回路として動作し、入力ポートＰＯＲＴ００または入力ポートＰＯＲＴ０１に加えられる駆動信号に対応して、出力端子ＯＵＴ００００または出力端子ＯＵＴ０００１に接続される図示しないユーザ負荷を選択的に駆動する。
【００４１】
例えば、入力ポートＰＯＲＴ００に加えられる駆動信号がローレベルになると、このハイレベルの信号は抵抗Ｒ９、フォトカプラＰＨＣ５を介してトランジスタＴＲ５のベースに加えられ、トランジスタＴＲ５をオンにする。
【００４２】
これにより、共通端子ＣＯＭから吸い込んだ電流を出力端子ＯＵＴ００００に吐き出すソースタイプの出力回路としてこの出力端子ＯＵＴ００００に接続される図示しないユーザ負荷を駆動する。ここで、抵抗Ｒ１０はトランジスタＴＲ５のバイアス抵抗であり、ツェナーダイオードＺＤ５は、トランジスタＴＲ５の保護を行うものである。
【００４３】
同様に、入力ポートＰＯＲＴ０１に加えられる駆動信号がローレベルになると、このハイレベルの信号は抵抗Ｒ１２、フォトカプラＰＨＣ７を介してトランジスタＴＲ７のベースに加えられ、トランジスタＴＲ７をオンにする。
【００４４】
これにより、共通端子ＣＯＭから吸い込んだ電流を出力端子ＯＵＴ０００１に吐き出すソースタイプの出力回路としてこの出力端子ＯＵＴ０００１に接続される図示しないユーザ負荷を駆動する。ここで、抵抗Ｒ１３はトランジスタＴＲ７のバイアス抵抗であり、ツェナーダイオードＺＤ７は、トランジスタＴＲ７の保護を行うものである。
【００４５】
なお、上述した図１に示した回路上においては、ＮＰＮタイプの回路とＰＮＰタイプの回路が併記されているので、回路規模は２倍になるように見えるが、この回路を実際に実装するプリント基板上では、後に詳述するように、トランジスタとツェナーダイオードの実装位置を共用しているので、ＮＰＮタイプの回路またはＰＮＰタイプの回路単独の回路に比べて２倍の実装面積を必要としない。
【００４６】
図２は、図１に示した回路におけるＰＮＰタイプの回路を構成するトランジスタＴＲ５とＮＰＮ回路を構成するトランジスタＴＲ６との選択実装例を示したものである。
【００４７】
すなわち、図１に示すように、ＰＮＰタイプの回路を構成するトランジスタＴＲ５のエミッタとＮＰＮ回路を構成するトランジスタＴＲ６のコレクタは、出力端子ＯＵＴ００００に繋がるラインに接続されており、ＰＮＰタイプの回路を構成するトランジスタＴＲ５のコレクタとＮＰＮ回路を構成するトランジスタＴＲ６のエミッタは、共通端子ＣＯＭに繋がるラインに接続されている。
【００４８】
したがって、トランジスタＴＲ５またはトランジスタＴＲ６を実際に実装するプリント基板上では、その接続端子をトランジスタＴＲ５のエミッタとトランジスタＴＲ６のコレクタとで共用することができ、また、トランジスタＴＲ５のコレクタとトランジスタＴＲ６のエミッタとで共用することができる。
【００４９】
以下、４ピン構成のトランジスタ接続端子を４ピン構成のスルホールとして説明する。
具体的には、図２に示すように、トランジスタＴＲ５またはトランジスタＴＲ６を選択
的に実装するためのスルホールを４ピン構成として、この４ピンの両端の２ピンをトランジスタＴＲ５またはトランジスタＴＲ６のベース接続用とし、中側の２ピンをトランジスタＴＲ５とトランジスタＴＲ６とで共用する。
【００５０】
図３は、図２に示した構成を採用した場合におけるＰＮＰタイプの回路を構成するトランジスタＴＲ５とＮＰＮ回路を構成するトランジスタＴＲ６との具体的選択実装例を示したものである。
【００５１】
図２に示したように、トランジスタＴＲ５またはトランジスタＴＲ６を選択的に実装するための接続ソケットは、４ピン構成で、この４ピンの両端の２ピンをトランジスタＴＲ５またはトランジスタＴＲ６のベース接続用とし、中側の２ピンをトランジスタＴＲ５とトランジスタＴＲ６とで共用するように構成したので、図３（ａ）に示すようにトランジスタＴＲ５を実装するときは、上記４ピンの内の３ピンを使用し、図３（ｂ）に示すようにトランジスタＴＲ６を実装する場合は、トランジスタＴＲ６を図３（ａ）に示したトランジスタＴＲ５と逆の向きにし、トランジスタＴＲ５の実装に使用していたピンより１ピン分逆方向にずらした３ピンを使用して装着すればよい。
【００５２】
なお上記説明においては、ＰＮＰタイプの回路を構成するトランジスタＴＲ５とＮＰＮ回路を構成するトランジスタＴＲ６との選択実装例を示したが、トランジスタＴＲ７とトランジスタＴＲ８の選択実装も同様に行うことができる。
【００５３】
図４は、図１に示した回路におけるＰＮＰタイプの回路を構成するツェナーダイオードＺＤ５とＮＰＮ回路を構成するツェナーダイオードＺＤ６との選択実装例を示したものである。
【００５４】
すなわち、図１に示すように、ＰＮＰタイプの回路を構成するツェナーダイオードＺＤ５のアノードとＮＰＮ回路を構成するツェナーダイオードＺＤ６のカソードは、出力端子ＯＵＴ００００に繋がるラインに接続されており、ＰＮＰタイプの回路を構成するツェナーダイオードＺＤ５のカソードとＮＰＮ回路を構成するツェナーダイオードＺＤ６のアノードは、共通端子ＣＯＭに繋がるラインに接続されている。
【００５５】
したがって、ツェナーダイオードＺＤ５またはツェナーダイオードＺＤ６を実際に実装するプリント基板上では、その接続端子をツェナーダイオードＺＤ５のアノードとツェナーダイオードＺＤ６のカソードとで共用することができ、また、ツェナーダイオードＺＤ５のカソードとツェナーダイオードＺＤ６のアノードとで共用することができる。
【００５６】
以下、２ピン構成のダイオード接続端子を２ピン構成のスルホールとして説明する。
具体的には、図４に示すように、ツェナーダイオードＺＤ６を選択的に実装するためのスルホールを２ピン構成として、ツェナーダイオードＺＤ５を実装する場合とツェナーダイオードＺＤ６を実装する場合でその方向を反対にする。
【００５７】
図５は、図４に示した構成を採用した場合におけるＰＮＰタイプの回路を構成するツェナーダイオードＺＤ５とＮＰＮ回路を構成するツェナーダイオードＺＤ６との具体的選択実装例を示したものである。
【００５８】
図４に示したように、ツェナーダイオードＺＤ５またはツェナーダイオードＺＤ６を選択的に実装するためのスルホールは、２ピン構成で、この２ピンをツェナーダイオードＺＤ５とツェナーダイオードＺＤ６で共用しているので、図５（ａ）に示すツェナーダイオードＺＤ５を実装するときと、図５（ｂ）ツェナーダイオードＺＤ６を実装するときとでその方向を逆にして実装すればよい。
【００５９】
なお上記説明においては、ＰＮＰタイプの回路を構成するツェナーダイオードＺＤ５とＮＰＮ回路を構成するツェナーダイオードＺＤ６との選択実装例を示したが、ツェナーダイオードＺＤ７とツェナーダイオードＺＤ８の選択実装も同様に行うことができる。
【００６０】
【発明の効果】
以上説明したように、この発明によれば、プリント基板上に複数のタイプの回路で共有する配線パターンを形成し、該共有した配線パターンに複数のタイプの回路を構成する素子群をそれぞれ選択的に接続するように構成したので、１種類の配線パターンを用いて複数のタイプの回路を低コストで形成することができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明に係る回路形成方法および回路装置を適用して構成した出力回路の一実施の形態を示す回路図。
【図２】図１に示した回路におけるＰＮＰタイプの回路を構成するトランジスタＴＲ５とＮＰＮ回路を構成するトランジスタＴＲ６との選択実装例を示した図。
【図３】図２に示した構成を採用した場合におけるＰＮＰタイプの回路を構成するトランジスタＴＲ５とＮＰＮ回路を構成するトランジスタＴＲ６との具体的選択実装例を示した図。
【図４】図１に示した回路におけるＰＮＰタイプの回路を構成するツェナーダイオードＺＤ５とＮＰＮ回路を構成するツェナーダイオードＺＤ６との選択実装例を示した図。
【図５】図４に示した構成を採用した場合におけるＰＮＰタイプの回路を構成するツェナーダイオードＺＤ５とＮＰＮ回路を構成するツェナーダイオードＺＤ６との具体的選択実装例を示した図。
【図６】従来のＰＬＣで使用されるＮＰＮタイプの出力回路（ＮＰＮ回路）を示した回路図。
【図７】従来のＰＬＣで使用されるＰＮＰタイプの出力回路（ＰＮＰ回路）を示した回路図。
【符号の説明】
Ｒ９ 抵抗
ＰＨＣ５ フォトカプラ
ＴＲ５ トランジスタ
ＺＤ５ ツェナーダイオード
Ｒ１０ 抵抗
ＰＨＣ６ フォトカプラ
ＴＲ６ トランジスタ
ＺＤ６ ツェナーダイオード
Ｒ１１ 抵抗
Ｒ１２ 抵抗
ＰＨＣ７ フォトカプラ
ＴＲ７ トランジスタ
ＺＤ７ ツェナーダイオード
Ｒ１３ 抵抗
ＰＨＣ８ フォトカプラ
ＴＲ８ トランジスタ
ＺＤ８ ツェナーダイオード
Ｒ１４ 抵抗
【発明の属する技術分野】
この発明は、プリント基板上に形成された配線パターンを用いて回路を形成する回路形成方法および回路装置に関し、特に、プリント基板上に複数のタイプの回路で共有する配線パターンを形成し、該共有した配線パターンに複数のタイプの回路を構成する素子群をそれぞれ選択的に接続することで、１種類の配線パターンを用いて複数のタイプの回路を低価格に形成することができるようにした回路形成方法および回路装置に関する。
【０００２】
【従来の技術】
従来、例えばプログラマブルロジックコントローラ（以下、ＰＬＣという）で使用するトランジスタを用いた出力装置としては、出力端子から電流を吸い込むシンクタイプ（以下、ＮＰＮタイプという）といわれる回路と、出力端子に電流を吐き出すソースタイプ（以下、ＰＮＰタイプという）といわれる回路の２種類が知られている。
【０００３】
このＮＰＮタイプの出力回路は、日本国内において主に使用される傾向にあり、ＰＮＰタイプの出力回路は、主に欧米で使用される傾向がある。
【０００４】
このため、輸出等を考えて出力装置を開発する場合には、ＮＰＮタイプの出力回路とＰＮＰタイプの出力回路の両者の設計を行う必要がある。
【０００５】
図６は、従来のＰＬＣで使用されるＮＰＮタイプの出力回路（ＮＰＮ回路）を示した回路図である。
【０００６】
この図６に示したＮＰＮ回路は、ＰＬＣ内に設けられるもので、このＰＬＣの負荷である複数のユーザ負荷Ｌを選択的に駆動するものである。
【０００７】
例えば、図６において、ポートＰＯＲＴ００に加えられる信号がローレベルになると、このハイレベルの信号は抵抗Ｒ１、フォトカプラＰＨＣ１を介してトランジスタＴＲ１のベースに加えられ、トランジスタＴＲ１をオンにする。
【０００８】
これにより、電源のプラス端子→ユーザ負荷Ｌ→出力端子ＯＵＴ００００→トランジスタＴＲ１→共通端子ＣＯＭ→電源のマイナス端子の回路で電流が流れ、出力端子ＯＵＴ００００に接続されるユーザ負荷Ｌが選択的に駆動される。ここで、抵抗Ｒ２はトランジスタＴＲ１のバイアス抵抗であり、ツェナーダイオードＺＤ１は、トランジスタＴＲ１の保護を行うものである。
【０００９】
同様に、図６において、入力ポートＰＯＲＴ０１に加えられる信号がローレベルになると、このハイレベルの信号は抵抗Ｒ３、フォトカプラＰＨＣ２を介してトランジスタＴＲ２のベースに加えられ、トランジスタＴＲ２をオンにする。
【００１０】
これにより、電源のプラス端子→ユーザ負荷Ｌ→出力端子ＯＵＴ０００１→トランジスタＴＲ２→共通端子ＣＯＭ→電源のマイナス端子の回路で電流が流れ、出力端子ＯＵＴ０００１に接続されるユーザ負荷Ｌが選択的に駆動される。ここで、抵抗Ｒ４はトランジスタＴＲ２のバイアス抵抗であり、ツェナーダイオードＺＤ２は、トランジスタＴＲ２の保護を行うものである。
【００１１】
図７は、従来のＰＬＣで使用されるＰＮＰタイプの出力回路（ＰＮＰ回路）を示した回路図である。
【００１２】
この図７に示したＰＮＰ回路も、ＰＬＣ内に設けられるもので、このＰＬＣの負荷である複数のユーザ負荷Ｌを選択的に駆動するものである。
【００１３】
例えば、図７において、入力ポートＰＯＲＴ００に加えられる信号がローレベルになると、このハイレベルの信号は抵抗Ｒ５、フォトカプラＰＨＣ３を介してトランジスタＴＲ３のベースに加えられ、トランジスタＴＲ３をオンにする。
【００１４】
これにより、電源のプラス端子→共通端子ＣＯＭ→トランジスタＴＲ３→出力端子ＯＵＴ００００→ユーザ負荷Ｌ→電源のマイナス端子の回路で電流が流れ、出力端子ＯＵＴ００００に接続されるユーザ負荷Ｌが選択的に駆動される。ここで、抵抗Ｒ６はトランジスタＴＲ３のバイアス抵抗であり、ツェナーダイオードＺＤ３は、トランジスタＴＲ３の保護を行うものである。
【００１５】
同様に、図７において、入力ポートＰＯＲＴ０１に加えられる信号がローレベルになると、このハイレベルの信号は抵抗Ｒ７、フォトカプラＰＨＣ４を介してトランジスタＴＲ４のベースに加えられ、トランジスタＴＲ４をオンにする。
【００１６】
これにより、電源のプラス端子→共通端子ＣＯＭ→トランジスタＴＲ４→出力端子ＯＵＴ０００１→ユーザ負荷Ｌ→電源のマイナス端子の回路で電流が流れ、出力端子ＯＵＴ０００１に接続されるユーザ負荷Ｌが選択的に駆動される。ここで、抵抗Ｒ８はトランジスタＴＲ４のバイアス抵抗であり、ツェナーダイオードＺＤ４は、トランジスタＴＲ４の保護を行うものである。
【００１７】
【発明が解決しようとする課題】
ところが、上記ＮＰＮタイプの出力回路（ＮＰＮ回路）と上記ＰＮＰタイプの出力回路（ＰＮＰ回路）とでは上述したように電流の流れる方向が異なるため、回路を実装するプリント基板の設計においても上記ＮＰＮ回路と上記ＰＮＰ回路に対応した２種類のプリント基板を設計する必要がある。
【００１８】
この場合、このＮＰＮ回路とＰＮＰ回路とでは電流の流れる方向が異なるだけであっても、それに要する設計、評価、管理において２機種分の費用および労力を必要とするという問題がある。
【００１９】
この問題を解決するために、上記図６および図７に示した２つの回路を１つの装置内に実装することで、１機種でＮＰＮタイプとＰＮＰタイプの両者に対応できるようにした構成も考えられる。
【００２０】
しかし、このような構成においては、ＮＰＮタイプとして使用する場合は、ＰＮＰタイプの回路は全く使用せず、反対に、ＰＮＰタイプとして使用する場合は、ＮＰＮタイプの回路は全く使用しないというように常に一方の回路は使用しないという回路構成上の無駄が生じるだけでなく、装置の大きさが大きくなるとともに、コストアップを招く。
【００２１】
そして、ＰＬＣのユーザにおいてＮＰＮタイプとＰＮＰタイプの両タイプを混在して使用することは少なく、ＮＰＮタイプを使用するユーザはＮＰＮタイプばかりを使用し、ＰＮＰタイプを使用するユーザはＰＮＰタイプばかりを使用すると考えられるので、１つの装置内にＮＰＮタイプとＰＮＰタイプの両タイプの出力回路を実装したとしてもそれによって得られる利点は少ないという別の問題が生じる。
【００２２】
そこで、この発明は、１種類の配線パターンを用いて複数のタイプの回路を低価格に形成することができるようにした回路形成方法および回路装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記の目的を達成するために、請求項１記載の発明は、
基板上に形成された配線パターンを用いて複数のタイプの出力回路を形成する回路形成方法において、
上記複数のタイプの出力回路として、上記配線パターンに接続された出力端子から電流を吸い込む第１のタイプの出力回路あるいは上記出力端子に電流を吐き出す第２のタイプの出力回路のいずれかを形成するにあたり、
上記配線パターン上に接続端子を形成するとともに、この接続端子中に上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路との間で一部を共用する４ピン構成のトランジスタ接続端子を形成し、
上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路のいずれかを形成するとともに、上記第１のタイプの出力回路を構成するための第１のトランジスタと、この第１のトランジスタと同型で、上記第２のタイプの出力回路を構成するための第２のトランジスタとを具備してなる素子群を上記接続端子に選択的に接続し、
上記４ピン構成のトランジスタ接続端子のうち第１のトランジスタ接続端子に上記第１のトランジスタの１つの端子を接続するとともに、上記４ピン構成のトランジスタ接続端子のうち第２のトランジスタ接続端子および第３のトランジスタ接続端子に上記第１のトランジスタの残りの２つの端子を接続することにより、上記第１のタイプの出力回路を形成し、
他方、上記４ピン構成のトランジスタ接続端子のうち第４のトランジスタ接続端子に上記第２のトランジスタの１つの端子を接続するとともに、上記第２のトランジスタ接続端子および上記第３のトランジスタ接続端子に上記第２のトランジスタの残りの２つの端子を接続することにより、上記第２のタイプの出力回路を形成する
ことを特徴とする。
【００２４】
また、請求項２記載の発明は、
基板上に形成された配線パターンを用いて形成された回路装置において、
上記配線パターンに接続された出力端子から電流を吸い込む第１のタイプの出力回路と上記出力端子に電流を吐き出す第２のタイプの出力回路とからなる複数のタイプの出力回路と、
上記配線パターン上に形成された接続端子と、
上記接続端子に選択的に接続されることにより、上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路のいずれかを形成するとともに、上記第１のタイプの出力回路を構成するための第１のトランジスタと、この第１のトランジスタと同型で、上記第２のタイプの出力回路を構成するための第２のトランジスタとを具備してなる素子群と、
上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路との間で一部を共用するとともに、４ピン構成のトランジスタ接続端子とを備え、
上記４ピン構成のトランジスタ接続端子のうち第１のトランジスタ接続端子に上記第１のトランジスタの１つの端子を接続するとともに、上記４ピン構成のトランジスタ接続端子のうち第２のトランジスタ接続端子および第３のトランジスタ接続端子に上記第１のトランジスタの残りの２つの端子を接続することにより、上記第１のタイプの出力回路が形成され、
他方、上記４ピン構成のトランジスタ接続端子のうち第４のトランジスタ接続端子に上記第２のトランジスタの１つの端子を接続するとともに、上記第２のトランジスタ接続端子および上記第３のトランジスタ接続端子に上記第２のトランジスタの残りの２つの端子を接続することにより、上記第２のタイプの出力回路が形成されることを特徴とする。
【００２５】
また、請求項３記載に記載の発明は、請求項２記載の発明において、
基板上に形成された配線パターンを用いて形成された回路装置において、
上記配線パターンに接続された出力端子から電流を吸い込む第１のタイプの出力回路と上記出力端子に電流を吐き出す第２のタイプの出力回路とからなる複数のタイプの出力回路と、
上記配線パターン上に形成された接続端子と、
上記接続端子に選択的に接続されることにより、上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路のいずれかを形成するとともに、上記第１のタイプの出力回路を構成するための第１のトランジスタおよび第１のダイオードと、上記第２のタイプの出力回路を構成するための第２のトランジスタおよび第２のダイオードとを具備してなる素子群と、
上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路との間で一部を共用するとともに、４ピン構成のトランジスタ接続端子および２ピン構成のダイオード接続端子を備え、
上記第１のトランジスタと上記第２のトランジスタは、共に同型からなるとともに、上記第１のダイオードおよび上記第２のダイオードは、共にツェナーダイオードであり、
上記４ピン構成のトランジスタ接続端子のうち第１のトランジスタ接続端子に上記第１のトランジスタの１つの端子を接続するとともに、上記４ピン構成のトランジスタ接続端子のうち第２のトランジスタ接続端子および第３のトランジスタ接続端子に上記第１のトランジスタの残りの２つの端子を接続し、かつ、上記２ピン構成のダイオード接続端子に上記第１のダイオードを接続することにより、上記第１のタイプの出力回路が形成され、
他方、上記４ピン構成のトランジスタ接続端子のうち第４のトランジスタ接続端子に上記第２のトランジスタの１つの端子を接続するとともに、上記第２のトランジスタ接続端子および上記第３のトランジスタ接続端子に上記第２のトランジスタの残りの２つの端子を接続し、かつ、上記２ピン構成のダイオード接続端子に上第２のダイオードを上記第１のダイオードとは逆向きに接続することにより、上記第２のタイプの出力回路が形成されることを特徴とする。
【００２８】
【発明の実施の形態】
この発明は、プリント基板上に複数のタイプの回路で共有する配線パターンを形成し、該共有した配線パターンに複数のタイプの回路を構成する素子群をそれぞれ選択的に接続することで、１種類の配線パターンを用いて複数のタイプの回路を形成するようにしたものである。
【００２９】
以下、この発明に係る回路形成方法および回路装置の一実施の形態を添付図面を参照して詳細に説明する。
【００３０】
図１は、この発明に係る回路形成方法および回路装置を適用して構成した出力回路の一実施の形態を示す回路図である。
【００３１】
図１において、この回路は、ＰＬＣ内に設けられるもので、このＰＬＣの負荷である図示しない複数のユーザ負荷を選択的に駆動するものである。
【００３２】
ここで、この出力回路は、ＮＰＮタイプの回路とＰＮＰタイプの回路が一部の配線パターンを共有して混在した構成をとっている。
【００３３】
図１に示す回路からＮＰＮタイプの回路を形成する場合には、図１に示した回路の内のＰＮＰタイプの回路に関係する部分、すなわち
１）フォトカプラＰＨＣ５
２）トランジスタＴＲ５
３）ツェナーダイオードＺＤ５
４）抵抗Ｒ１０
５）フォトカプラＰＨＣ７
６）トランジスタＴＲ７
７）ツェナーダイオードＺＤ７
８）抵抗Ｒ１３
を実装しないことで達成することができる。
【００３４】
この場合、図１に示した回路は、出力端子から電流を吸い込むシンクタイプの出力回路として動作し、ポートＰＯＲＴ００またはポートＰＯＲＴ０１に加えられる駆動信号に対応して、出力端子ＯＵＴ００００または出力端子ＯＵＴ０００１に接続される図示しないユーザ負荷を選択的に駆動する。
【００３５】
例えば、入力ポートＰＯＲＴ００に加えられる駆動信号がローレベルになると、このハイレベルの信号は抵抗Ｒ９、フォトカプラＰＨＣ６を介してトランジスタＴＲ６のベースに加えられ、トランジスタＴＲ６をオンにする。
【００３６】
これにより、出力端子ＯＵＴ００００から電流を吸い込み共通端子ＣＯＭに吐き出すシンクタイプの出力回路としてこの出力端子ＯＵＴ００００に接続される図示しないユーザ負荷を駆動する。ここで、抵抗Ｒ１１はトランジスタＴＲ６のバイアス抵抗であり、ツェナーダイオードＺＤ６は、トランジスタＴＲ６の保護を行うものである。
【００３７】
同様に、入力ポートＰＯＲＴ０１に加えられる駆動信号がローレベルになると、このハイレベルの信号は抵抗Ｒ１２、フォトカプラＰＨＣ８を介してトランジスタＴＲ８のベースに加えられ、トランジスタＴＲ８をオンにする。
【００３８】
これにより、出力端子ＯＵＴ０００１から電流を吸い込み、共通端子に吐き出すシンクタイプの出力回路としてこの出力端子ＯＵＴ０００１に接続される図示しないユーザ負荷を駆動する。ここで、抵抗Ｒ１４はトランジスタＴＲ８のバイアス抵抗であり、ツェナーダイオードＺＤ８は、トランジスタＴＲ８の保護を行うものである。
【００３９】
また、この図１に示す回路からＰＮＰタイプの回路を形成する場合には、図１に示した回路の内のＮＰＮタイプの回路に関係する部分、すなわち
１）フォトカプラＰＨＣ６
２）トランジスタＴＲ６
３）ツェナーダイオードＺＤ６
４）抵抗Ｒ１１
５）フォトカプラＰＨＣ８
６）トランジスタＴＲ８
７）ツェナーダイオードＺＤ８
８）抵抗Ｒ１４
を実装しないことで達成される。
【００４０】
この場合、図１に示した回路は、出力端子に電流を吐き出すソースタイプの出力回路として動作し、入力ポートＰＯＲＴ００または入力ポートＰＯＲＴ０１に加えられる駆動信号に対応して、出力端子ＯＵＴ００００または出力端子ＯＵＴ０００１に接続される図示しないユーザ負荷を選択的に駆動する。
【００４１】
例えば、入力ポートＰＯＲＴ００に加えられる駆動信号がローレベルになると、このハイレベルの信号は抵抗Ｒ９、フォトカプラＰＨＣ５を介してトランジスタＴＲ５のベースに加えられ、トランジスタＴＲ５をオンにする。
【００４２】
これにより、共通端子ＣＯＭから吸い込んだ電流を出力端子ＯＵＴ００００に吐き出すソースタイプの出力回路としてこの出力端子ＯＵＴ００００に接続される図示しないユーザ負荷を駆動する。ここで、抵抗Ｒ１０はトランジスタＴＲ５のバイアス抵抗であり、ツェナーダイオードＺＤ５は、トランジスタＴＲ５の保護を行うものである。
【００４３】
同様に、入力ポートＰＯＲＴ０１に加えられる駆動信号がローレベルになると、このハイレベルの信号は抵抗Ｒ１２、フォトカプラＰＨＣ７を介してトランジスタＴＲ７のベースに加えられ、トランジスタＴＲ７をオンにする。
【００４４】
これにより、共通端子ＣＯＭから吸い込んだ電流を出力端子ＯＵＴ０００１に吐き出すソースタイプの出力回路としてこの出力端子ＯＵＴ０００１に接続される図示しないユーザ負荷を駆動する。ここで、抵抗Ｒ１３はトランジスタＴＲ７のバイアス抵抗であり、ツェナーダイオードＺＤ７は、トランジスタＴＲ７の保護を行うものである。
【００４５】
なお、上述した図１に示した回路上においては、ＮＰＮタイプの回路とＰＮＰタイプの回路が併記されているので、回路規模は２倍になるように見えるが、この回路を実際に実装するプリント基板上では、後に詳述するように、トランジスタとツェナーダイオードの実装位置を共用しているので、ＮＰＮタイプの回路またはＰＮＰタイプの回路単独の回路に比べて２倍の実装面積を必要としない。
【００４６】
図２は、図１に示した回路におけるＰＮＰタイプの回路を構成するトランジスタＴＲ５とＮＰＮ回路を構成するトランジスタＴＲ６との選択実装例を示したものである。
【００４７】
すなわち、図１に示すように、ＰＮＰタイプの回路を構成するトランジスタＴＲ５のエミッタとＮＰＮ回路を構成するトランジスタＴＲ６のコレクタは、出力端子ＯＵＴ００００に繋がるラインに接続されており、ＰＮＰタイプの回路を構成するトランジスタＴＲ５のコレクタとＮＰＮ回路を構成するトランジスタＴＲ６のエミッタは、共通端子ＣＯＭに繋がるラインに接続されている。
【００４８】
したがって、トランジスタＴＲ５またはトランジスタＴＲ６を実際に実装するプリント基板上では、その接続端子をトランジスタＴＲ５のエミッタとトランジスタＴＲ６のコレクタとで共用することができ、また、トランジスタＴＲ５のコレクタとトランジスタＴＲ６のエミッタとで共用することができる。
【００４９】
以下、４ピン構成のトランジスタ接続端子を４ピン構成のスルホールとして説明する。
具体的には、図２に示すように、トランジスタＴＲ５またはトランジスタＴＲ６を選択
的に実装するためのスルホールを４ピン構成として、この４ピンの両端の２ピンをトランジスタＴＲ５またはトランジスタＴＲ６のベース接続用とし、中側の２ピンをトランジスタＴＲ５とトランジスタＴＲ６とで共用する。
【００５０】
図３は、図２に示した構成を採用した場合におけるＰＮＰタイプの回路を構成するトランジスタＴＲ５とＮＰＮ回路を構成するトランジスタＴＲ６との具体的選択実装例を示したものである。
【００５１】
図２に示したように、トランジスタＴＲ５またはトランジスタＴＲ６を選択的に実装するための接続ソケットは、４ピン構成で、この４ピンの両端の２ピンをトランジスタＴＲ５またはトランジスタＴＲ６のベース接続用とし、中側の２ピンをトランジスタＴＲ５とトランジスタＴＲ６とで共用するように構成したので、図３（ａ）に示すようにトランジスタＴＲ５を実装するときは、上記４ピンの内の３ピンを使用し、図３（ｂ）に示すようにトランジスタＴＲ６を実装する場合は、トランジスタＴＲ６を図３（ａ）に示したトランジスタＴＲ５と逆の向きにし、トランジスタＴＲ５の実装に使用していたピンより１ピン分逆方向にずらした３ピンを使用して装着すればよい。
【００５２】
なお上記説明においては、ＰＮＰタイプの回路を構成するトランジスタＴＲ５とＮＰＮ回路を構成するトランジスタＴＲ６との選択実装例を示したが、トランジスタＴＲ７とトランジスタＴＲ８の選択実装も同様に行うことができる。
【００５３】
図４は、図１に示した回路におけるＰＮＰタイプの回路を構成するツェナーダイオードＺＤ５とＮＰＮ回路を構成するツェナーダイオードＺＤ６との選択実装例を示したものである。
【００５４】
すなわち、図１に示すように、ＰＮＰタイプの回路を構成するツェナーダイオードＺＤ５のアノードとＮＰＮ回路を構成するツェナーダイオードＺＤ６のカソードは、出力端子ＯＵＴ００００に繋がるラインに接続されており、ＰＮＰタイプの回路を構成するツェナーダイオードＺＤ５のカソードとＮＰＮ回路を構成するツェナーダイオードＺＤ６のアノードは、共通端子ＣＯＭに繋がるラインに接続されている。
【００５５】
したがって、ツェナーダイオードＺＤ５またはツェナーダイオードＺＤ６を実際に実装するプリント基板上では、その接続端子をツェナーダイオードＺＤ５のアノードとツェナーダイオードＺＤ６のカソードとで共用することができ、また、ツェナーダイオードＺＤ５のカソードとツェナーダイオードＺＤ６のアノードとで共用することができる。
【００５６】
以下、２ピン構成のダイオード接続端子を２ピン構成のスルホールとして説明する。
具体的には、図４に示すように、ツェナーダイオードＺＤ６を選択的に実装するためのスルホールを２ピン構成として、ツェナーダイオードＺＤ５を実装する場合とツェナーダイオードＺＤ６を実装する場合でその方向を反対にする。
【００５７】
図５は、図４に示した構成を採用した場合におけるＰＮＰタイプの回路を構成するツェナーダイオードＺＤ５とＮＰＮ回路を構成するツェナーダイオードＺＤ６との具体的選択実装例を示したものである。
【００５８】
図４に示したように、ツェナーダイオードＺＤ５またはツェナーダイオードＺＤ６を選択的に実装するためのスルホールは、２ピン構成で、この２ピンをツェナーダイオードＺＤ５とツェナーダイオードＺＤ６で共用しているので、図５（ａ）に示すツェナーダイオードＺＤ５を実装するときと、図５（ｂ）ツェナーダイオードＺＤ６を実装するときとでその方向を逆にして実装すればよい。
【００５９】
なお上記説明においては、ＰＮＰタイプの回路を構成するツェナーダイオードＺＤ５とＮＰＮ回路を構成するツェナーダイオードＺＤ６との選択実装例を示したが、ツェナーダイオードＺＤ７とツェナーダイオードＺＤ８の選択実装も同様に行うことができる。
【００６０】
【発明の効果】
以上説明したように、この発明によれば、プリント基板上に複数のタイプの回路で共有する配線パターンを形成し、該共有した配線パターンに複数のタイプの回路を構成する素子群をそれぞれ選択的に接続するように構成したので、１種類の配線パターンを用いて複数のタイプの回路を低コストで形成することができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明に係る回路形成方法および回路装置を適用して構成した出力回路の一実施の形態を示す回路図。
【図２】図１に示した回路におけるＰＮＰタイプの回路を構成するトランジスタＴＲ５とＮＰＮ回路を構成するトランジスタＴＲ６との選択実装例を示した図。
【図３】図２に示した構成を採用した場合におけるＰＮＰタイプの回路を構成するトランジスタＴＲ５とＮＰＮ回路を構成するトランジスタＴＲ６との具体的選択実装例を示した図。
【図４】図１に示した回路におけるＰＮＰタイプの回路を構成するツェナーダイオードＺＤ５とＮＰＮ回路を構成するツェナーダイオードＺＤ６との選択実装例を示した図。
【図５】図４に示した構成を採用した場合におけるＰＮＰタイプの回路を構成するツェナーダイオードＺＤ５とＮＰＮ回路を構成するツェナーダイオードＺＤ６との具体的選択実装例を示した図。
【図６】従来のＰＬＣで使用されるＮＰＮタイプの出力回路（ＮＰＮ回路）を示した回路図。
【図７】従来のＰＬＣで使用されるＰＮＰタイプの出力回路（ＰＮＰ回路）を示した回路図。
【符号の説明】
Ｒ９ 抵抗
ＰＨＣ５ フォトカプラ
ＴＲ５ トランジスタ
ＺＤ５ ツェナーダイオード
Ｒ１０ 抵抗
ＰＨＣ６ フォトカプラ
ＴＲ６ トランジスタ
ＺＤ６ ツェナーダイオード
Ｒ１１ 抵抗
Ｒ１２ 抵抗
ＰＨＣ７ フォトカプラ
ＴＲ７ トランジスタ
ＺＤ７ ツェナーダイオード
Ｒ１３ 抵抗
ＰＨＣ８ フォトカプラ
ＴＲ８ トランジスタ
ＺＤ８ ツェナーダイオード
Ｒ１４ 抵抗
Claims (3)
- 基板上に形成された配線パターンを用いて複数のタイプの出力回路を形成する回路形成方法において、
上記複数のタイプの出力回路として、上記配線パターンに接続された出力端子から電流を吸い込む第１のタイプの出力回路あるいは上記出力端子に電流を吐き出す第２のタイプの出力回路のいずれかを形成するにあたり、
上記配線パターン上に接続端子を形成するとともに、この接続端子中に上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路との間で一部を共用する４ピン構成のトランジスタ接続端子を形成し、
上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路のいずれかを形成するとともに、上記第１のタイプの出力回路を構成するための第１のトランジスタと、この第１のトランジスタと同型で、上記第２のタイプの出力回路を構成するための第２のトランジスタとを具備してなる素子群を上記接続端子に選択的に接続し、
上記４ピン構成のトランジスタ接続端子のうち第１のトランジスタ接続端子に上記第１のトランジスタの１つの端子を接続するとともに、上記４ピン構成のトランジスタ接続端子のうち第２のトランジスタ接続端子および第３のトランジスタ接続端子に上記第１のトランジスタの残りの２つの端子を接続することにより、上記第１のタイプの出力回路を形成し、
他方、上記４ピン構成のトランジスタ接続端子のうち第４のトランジスタ接続端子に上記第２のトランジスタの１つの端子を接続するとともに、上記第２のトランジスタ接続端子および上記第３のトランジスタ接続端子に上記第２のトランジスタの残りの２つの端子を接続することにより、上記第２のタイプの出力回路を形成する
ことを特徴とする回路形成方法。 - 基板上に形成された配線パターンを用いて形成された回路装置において、上記配線パターンに接続された出力端子から電流を吸い込む第１のタイプの出力回路と上記出力端子に電流を吐き出す第２のタイプの出力回路とからなる複数のタイプの出力回路と、
上記配線パターン上に形成された接続端子と、
上記接続端子に選択的に接続されることにより、上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路のいずれかを形成するとともに、上記第１のタイプの出力回路を構成するための第１のトランジスタと、この第１のトランジスタと同型で、上記第２のタイプの出力回路を構成するための第２のトランジスタとを具備してなる素子群と、
上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路との間で一部を共用するとともに、４ピン構成のトランジスタ接続端子とを備え、
上記４ピン構成のトランジスタ接続端子のうち第１のトランジスタ接続端子に上記第１のトランジスタの１つの端子を接続するとともに、上記４ピン構成のトランジスタ接続端子のうち第２のトランジスタ接続端子および第３のトランジスタ接続端子に上記第１のトランジスタの残りの２つの端子を接続することにより、上記第１のタイプの出力回路が形成され、
他方、上記４ピン構成のトランジスタ接続端子のうち第４のトランジスタ接続端子に上記第２のトランジスタの１つの端子を接続するとともに、上記第２のトランジスタ接続端子および上記第３のトランジスタ接続端子に上記第２のトランジスタの残りの２つの端子を接続することにより、上記第２のタイプの出力回路が形成されること
を特徴とする回路装置。 - 基板上に形成された配線パターンを用いて形成された回路装置において、上記配線パターンに接続された出力端子から電流を吸い込む第１のタイプの出力回路と上記出力端子に電流を吐き出す第２のタイプの出力回路とからなる複数のタイプの出力回路と、
上記配線パターン上に形成された接続端子と、
上記接続端子に選択的に接続されることにより、上記第１のタイプの出力回路あるいは 上記第２のタイプの出力回路のいずれかを形成するとともに、上記第１のタイプの出力回路を構成するための第１のトランジスタおよび第１のダイオードと、上記第２のタイプの出力回路を構成するための第２のトランジスタおよび第２のダイオードとを具備してなる素子群と、
上記第１のタイプの出力回路あるいは上記第２のタイプの出力回路との間で一部を共用するとともに、４ピン構成のトランジスタ接続端子および２ピン構成のダイオード接続端子を備え、
上記第１のトランジスタと上記第２のトランジスタは、共に同型からなるとともに、上記第１のダイオードおよび上記第２のダイオードは、共にツェナーダイオードであり、
上記４ピン構成のトランジスタ接続端子のうち第１のトランジスタ接続端子に上記第１のトランジスタの１つの端子を接続するとともに、上記４ピン構成のトランジスタ接続端子のうち第２のトランジスタ接続端子および第３のトランジスタ接続端子に上記第１のトランジスタの残りの２つの端子を接続し、かつ、上記２ピン構成のダイオード接続端子に上記第１のダイオードを接続することにより、上記第１のタイプの出力回路が形成され、
他方、上記４ピン構成のトランジスタ接続端子のうち第４のトランジスタ接続端子に上記第２のトランジスタの１つの端子を接続するとともに、上記第２のトランジスタ接続端子および上記第３のトランジスタ接続端子に上記第２のトランジスタの残りの２つの端子を接続し、かつ、上記２ピン構成のダイオード接続端子に上第２のダイオードを上記第１のダイオードとは逆向きに接続することにより、上記第２のタイプの出力回路が形成されること
を特徴とする回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21340097A JP3646763B2 (ja) | 1997-08-07 | 1997-08-07 | 回路形成方法および回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21340097A JP3646763B2 (ja) | 1997-08-07 | 1997-08-07 | 回路形成方法および回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154858A JPH1154858A (ja) | 1999-02-26 |
| JP3646763B2 true JP3646763B2 (ja) | 2005-05-11 |
Family
ID=16638597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21340097A Expired - Fee Related JP3646763B2 (ja) | 1997-08-07 | 1997-08-07 | 回路形成方法および回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3646763B2 (ja) |
-
1997
- 1997-08-07 JP JP21340097A patent/JP3646763B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1154858A (ja) | 1999-02-26 |
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| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040728 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040927 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041022 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041221 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050119 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050201 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140218 Year of fee payment: 9 |
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