JP3641866B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3641866B2
JP3641866B2 JP03522696A JP3522696A JP3641866B2 JP 3641866 B2 JP3641866 B2 JP 3641866B2 JP 03522696 A JP03522696 A JP 03522696A JP 3522696 A JP3522696 A JP 3522696A JP 3641866 B2 JP3641866 B2 JP 3641866B2
Authority
JP
Japan
Prior art keywords
gas
substrate
insulating film
semiconductor device
processed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP03522696A
Other languages
English (en)
Other versions
JPH09232308A (ja
Inventor
淳一 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP03522696A priority Critical patent/JP3641866B2/ja
Publication of JPH09232308A publication Critical patent/JPH09232308A/ja
Application granted granted Critical
Publication of JP3641866B2 publication Critical patent/JP3641866B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、さらに詳しくは、フッ素を含む低誘電率の酸化シリコン系絶縁膜を形成する工程を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
LSI等の半導体装置の高集積化が進展するに伴い、多層配線構造においては同一配線層内の隣り合う配線間の層間絶縁膜の幅が狭まるとともに、異なる配線層間の層間絶縁膜の厚さも薄くなっている。かかる配線間隔の縮小により、配線間容量の上昇が問題となりつつある。このため半導体装置の実動作速度は1/K(Kは縮小率)のスケーリング則に合わなくなり、高集積化のメリットを充分に享受することができない。配線間容量の上昇防止は、高集積度半導体装置の高速動作、低消費電力および低発熱等の諸要請に応えるためには、是非とも解決しなければならない要素技術の1つである。
【0003】
高集積度半導体装置の配線間容量の低減方法として、例えば特開昭63−7650号公報に開示されているように、低誘電率材料の層間絶縁膜への採用が有効である。低誘電率材料としては、フッ素を含む酸化シリコン系絶縁膜(以下SiOFと記す)等の無機系材料が代表的であるが、この他にもシロキサン結合を有する有機SOG(Spin On Glass)、ポリイミド、ポリパラキシリレン(商品名パリレン)、ポリナフタレン等の有機高分子材料や、フレア(アライドシグナル社商品名)あるいはパーフルオロ基含有ポリイミドやフッ化ポリアリルエーテル等のフッ素樹脂系の有機高分子材料がある。これら低誘電率材料については、例えば日経マイクロデバイス誌1995年7月号p.105に紹介されている。
【0004】
これら比誘電率が3.5以下の低誘電率材料層を、隣り合う配線間はもとより、異なるレベルの配線層間にも適用し、しかも低誘電率材料層をSiO2 (比誘電率4)、SiON(比誘電率4〜6)やSi3 4 (比誘電率6)等の膜質に優れた絶縁膜により挟み込む構造の積層絶縁膜を、本願出願人は特願平7−3727号明細書に提案し、低誘電率と高信頼性を合わせ持つ層間絶縁膜を有する半導体装置の可能性を示した。
【0005】
低誘電率材料のうち、SiOFはその成膜プロセスがSiO2 等従来の無機系層間絶縁膜の成膜プロセスと整合性があることから、現用の製造設備でも容易に採用できるので注目されている。すなわち、一般的には特開平6−333919号公報に開示されているように、酸化シリコン系絶縁膜を形成するSiH4 等の原料ガスをSiF4 等のフルオロシラン系ガスに変更してCVDを施すことによりSi−F結合を酸化シリコン系絶縁膜中に取り込み、SiOFを形成することができる。しかしながらSiF4 はプラズマ中での解離率が小さいことから、Si−F結合を充分に取り込むことは困難である。
【0006】
一方、NH3 等の塩基性ガスを添加してプラズマ中の原料ガスの解離を促進する方法を本願出願人は特開平6−295907号公報に開示した。この方法によれば、酸化シリコン系絶縁膜中の水酸基濃度の低減に卓越した効果が見られるが、比誘電率低減の効果は少ない。
【0007】
またフッ素原子の供給源として、例えば特開平7−90589号公報に開示されているようにCF4 やC2 6 等のフッ化炭素系ガスを採用すれば比誘導率低減の効果は得られるものの、炭素原子の混入によるコンタミネーションの問題が残る。
【0008】
そこで、SF6 ガスをフッ素原子の供給源としてCVDの反応系から不要な炭素原子を排除する試みが、第56回応用物理学会学術講演会(1995年秋季年会)講演予稿集p590、講演番号26p−ZB−2に報告されている。これは、TEOS(Tetra Ethyl Ortho Silicate)と酸化剤とを原料ガスとし、これにSF6 を添加したプラズマCVDによりSiOFを形成するものである。この結果、比誘導率は3.3に迄低下する。しかしながら、SF6 の解離によりプラズマ中に大量に発生するF* (Fラジカル)によるエッチング反応が堆積と競合して発生するために、デポジションレートが飽和する現象やイオウによるコンタミネーションの問題が見られる。
【0009】
【発明が解決しようとする課題】
本発明は上述した従来技術の問題点に鑑み、フッ素を含む低誘電率の酸化シリコン系絶縁膜を形成する工程を有する半導体装置の製造方法であって、誘導率が充分に低減され、しかも添加ガスによるコンタミネーションのない、フッ素を含む酸化シリコン系絶縁膜を形成する工程を有する半導体装置の製造方法を提供することを課題とする。
【0010】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、上述の課題を解決するために提案するものであり、
シラン系ガス、酸化性ガス、および希ガス原子とフッ素原子から構成される化合物を主体とする原料ガスを用いたCVD法により、被処理基板上にフッ素を含む酸化シリコン系絶縁膜を形成する工程を有することを特徴とする。
【0011】
本発明で採用する希ガス原子とフッ素原子から構成される化合物は、ArF、KrF、XeF2 およびNeF等が例示される。これらのガスは周知のように、少なくともいずれか一方が励起状態の希ガスとF2 との結合により得られる化合物であり、この他にもXeF4 、XeF6 、KrF2 等が知られているが、これらの化合物を採用してもよい。
シラン系ガスとしては、無機シラン系ガスおよび有機シラン系ガスのうちのいずれでもい。
本発明の一実施態様においては、被処理基板に超音波を印加しつつ、フッ素を含む酸化シリコン系絶縁膜を形成することが望ましい。
【0012】
次に作用の説明に移る。
本発明においては、SiOFのCVD法による成膜おけるフッ素供給源ガスとして、コンタミネーションとなる元素を含まず、プラズマ中での解離にも優れたフッ素化合物として、希ガス原子とフッ素原子から構成される化合物を採用する。Ar、KrあるいはXe等の希ガスは不活性元素であり、炭素やイオウ等の活性元素と異なりSiOF中に取り込まれる虞れは少ない。またこれらのフッ素化合物1分子あたり供給されるフッ素系化学種の量は、フッ素原子に換算して1原子あるいは2原子であるので、SF6 の場合のように過剰のF* によりエッチング反応が進みデポジションレートが飽和することはない。
【0013】
さらに、CVD反応系に超音波振動を印加することにより、被処理基板の振動エネルギや、原料ガス分子の並進ないしは回転等の振動エネルギレベルが高まり、原料ガスの解離反応や、中間生成物の被処理基板上でのマイグレーションが活性化される。このため、従来より低温でも効率良く、ステップカバレッジのよい成膜が可能となる。
【0014】
これらの作用により、コンタミネーションのないSiOFを実用的なデポジションレートで形成することが可能となる。
【0015】
なお、本発明に類似の先願として、基板支持具あるいは反応空間に超音波振動を印加しつつSiO2 膜を形成する方法が特開平5−44037号公報に開示されている。これはO3 /TEOS系による熱分解CVDによるものであり、またコンタミネーションのない低誘電率の酸化シリコン系絶縁膜形成については、具体的な記述は見当たらない。
【0016】
【実施例】
以下、本発明の具体的実施例につき図面を参照しながら説明する。始めに本発明の各実施例で一例として用いる枚葉式プラズマCVD装置の構成例および動作につき、図2に示す概略断面図を参照して説明する。
【0017】
図2に示す装置は、その基本構成は平行平板型プラズマCVD装置である。すなわち、SiOFを形成すべき被処理基板11は、ヒータ13を内蔵する接地電位の基板ステージ12上にセッティングする。ガス導入孔16に導入する原料ガスは、ガス拡散板15で拡散され、被処理基板11に対向して多孔板状のガス吹き出し孔を有するガスシャワーヘッド14を経由して被処理基板11表面に均一に噴出する。符号17は被処理基板の外周上面に配設したガスリングであり多数のガス噴出孔をもつ中空円環状のノズル部材であり、必要に応じて原料ガスの1部や、希釈ガス等を添加するものである。符号18は図示しない真空ポンプに接続されたガス排出孔、符号19は上部電極を兼ねるガスシャワーヘッド14にRFパワーを供給するRF電源である。なおガスシャワーヘッド14と基板ステージ12の上下関係を逆にした構成、すなわち被処理基板11を下向きに背面保持するフェースダウン構成とすれば、被処理基板11表面へのパーティクル付着が防止される。
【0018】
本プラズマCVD装置の特徴部分は、超音波振動印加手段20A、20Bおよび20Cである。このうち、超音波振動印加手段20Aは基板ステージ12内に組み込み、被処理基板11を直接に励振するものである。超音波振動印加手段20Bは、ガス拡散板15に組み込み、ガスシャワーヘッド14から噴出する原料ガスを励振する。超音波振動印加手段20Bはガスシャワーヘッド14やガス導入孔16、あるいはガスリング17に取りつけてもよい。また超音波振動印加手段20CはCVDチャンバ内壁に取りつけ、被処理基板11上面の原料ガスを励振するものである。超音波振動印加手段20Cは、被処理基板11近傍の原料ガスを効果的に励振するため、ホーンを取りつけ超音波の指向性を高めている。これはスピーカシステムにおけるホーンツィータのごときものである。超音波振動印加手段20Cは、エッチングチャンバ内壁に複数個取りつけることが望ましい。超音波振動印加手段としては、圧電素子、磁歪素子、磁気回路とコイルによる動電型等、各種の電気/音響変換器を任意に用いてよい。
【0019】
実施例1
次に、SiOFの形成工程の具体的実施例を説明する。本実施例は、Al系金属配線上にSiOFからなる低誘電率層間絶縁膜を、SiH4 、O2 およびArFを原料ガスとしてプラズマCVDにより形成した例であり、これを図1(a)〜(b)を参照して説明する。
【0020】
まずSi等の半導体基板1上の層間絶縁膜2上に例えば0.35μm幅のラインアンドスペースからなるAl系金属からなる配線層3を形成し、これを被処理基板とする。これを図1(a)に示す。
【0021】
次にSiH4 とN2 Oをソースガスとした通常のプラズマCVDにより、薄い下層絶縁膜(図示せず)をコンフォーマルに形成する。この下層絶縁膜は次工程で堆積するSiOFの膜質を補完するために形成するが、必要がなければ成膜を省略してもよい。
【0022】
続けて図2に示したCVD装置の基板ステージ12にこの被処理基板11を載置し、本実施例の要部であるSiOFのプラズマCVDを一例として下記条件により施す。
SiH4 50 sccm
2 50 sccm
ArF 30 sccm
ガス圧力 27 Pa
RF電源パワー 0.08 W/cm2 (13.56MHz)
基板温度 300 ℃
【0023】
SiOF膜の厚さは、Al系金属配線上部で例えば0.3μmの厚さとなるまで形成した。この結果、図1(b)に示すようにステップカバレッジが良く、炭素やイオウのコンタミネーションのないSiOFからなる層間絶縁膜4が実用的なデポジションレートで形成された。層間絶縁膜4の比誘導率は3.3であった。
この後、再びSiH4 とN2 Oをソースガスとした通常のプラズマCVDにより、薄い上層絶縁膜(図示せず)を必要に応じて形成してもよい。このような積層構造をとることにより、耐湿性にすぐれた信頼性の高い低誘電率の層間絶縁膜を得ることができる。
【0024】
実施例2
本実施例はArFの替わりにKrFを用いた他は、実施例1に準じたものである。
本実施例によっても、実用的な成膜速度で比誘導率3.3を有するSiOFがステップカバレッジよく、またコンタミネーションなく形成された。
【0025】
実施例3
本実施例は、被処理基板に超音波を印加しつつSiOFを形成した例である。本実施例で採用した被処理基板は、実施例1において図1(a)で示したものと同じであるので、重複する説明は省略する。この被処理基板11を図2に示したCVD装置の基板ステージ12に載置し、SiOFのプラズマCVDを一例として下記条件により施す。なお超音波振動は、基板ステージ12に組み込んだ超音波振動印加手段20Aを用いて印加した。励振用の電力は一例として100Wとしたが、被処理基板11の直径や重量、電気/音響変換器の変換効率により最適値は変動する。
SiH4 50 sccm
2 50 sccm
XeF2 30 sccm
ガス圧力 27 Pa
RF電源パワー 0.08 W/cm2 (13.56MHz)
超音波振動(連続的) 100 W(200kHz)
基板温度 300 ℃
【0026】
SiOF膜の厚さは、Al系金属配線上部で0.3μmの厚さとなるまで形成した。この結果、図1(b)に示すようにステップカバレッジが良く、炭素やイオウのコンタミネーションのないSiOFからなる層間絶縁膜4が実用的なデポジションレートで形成された。層間絶縁膜4の比誘導率は、XeF2 の解離が超音波印加により向上し、効率的にフッ素原子が膜中に取り込まれたことから、3.2の値が得られた。
【0027】
実施例4
本実施例は、ガスシャワーヘッド14から噴出する原料ガスに超音波を印加しつつSiOFを形成した例である。かかる構成をとることにより、プラズマ空間および被処理基板の双方に超音波振動エネルギを与えることができる。
本実施例で採用した被処理基板は、実施例1において図1(a)で示したものと同じであり、重複する説明は省略する。この被処理基板11を図2に示したCVD装置の基板ステージ12に載置し、SiOFのプラズマCVDを一例として下記条件により施す。なお超音波振動は、ガスシャワーヘッド14内のガス拡散板15に組み込んだ超音波振動印加手段20Bを用いて印加した。励振用の電力は一例として100Wとしたが、ガス拡散板15の直径や重量、電気/音響変換器の変換効率あるいはガス流量等により最適値は変動する。
SiH4 50 sccm
2 50 sccm
KrF 30 sccm
ガス圧力 27 Pa
RF電源パワー 0.08 W/cm2 (13.56MHz)
超音波振動(連続的) 100 W(200kHz)
基板温度 300 ℃
【0028】
SiOF膜の厚さは、Al系金属配線上部で0.3μmの厚さとなるまで形成した。この結果、図1(b)に示すようにステップカバレッジが良く、炭素やイオウのコンタミネーションのないSiOFからなる層間絶縁膜4が実用的なデポジションレートで形成された。層間絶縁膜4の比誘導率は、KrFの解離が超音波印加により向上し、効率的にフッ素原子が膜中に取り込まれたことから、3.2の値が得られた。
【0029】
以上、本発明を4例の実施例により説明したが、本発明はこれら実施例に何ら限定されるものではない。
【0030】
例えばシラン系ガスとしてSiH4 を採用したが、Si2 6 等無機高次シラン系ガスであってもよい。また有機シラン系ガスとしてTEOSをはじめとし、Octa Methyl Cyclo Tetra Siloxane(OMCTS)、Tetra Propoxy Silane(TPOS)、TetraMethyl Cyclo Tetra Siloxane(TMCTS)、Tetramethyl Orthosilicate(TMOS)、Diacetoxy Ditertialybutoxy Silane(DADBS)、Tetraethyl Silane(TES)、Tetramethyl Silane(TMS)等、他の有機シラン系ガスを適宜使用することができる。またこれら有機シラン系ガスにSiH4 、Si2 6 等無機系のシランガスを混合して用いてもよい。
【0031】
酸化性ガスとしてO2 を用いたが、勿論他の酸化性ガスであるO3 、N2 O、NO2 、H2 OやH2 2 を用いたり、混合してもよい。
その他、希釈ガスとしてHe、Ar、Xe等の希ガスやN2 を混合して用いてもよい。
【0032】
実施例中では超音波を基板ステージ12に組み込んだ超音波振動印加手段20Aおよびガス拡散板15に組み込んだ超音波印加手段20Bを用いて印加したが、チャンバ壁に直接取りつけた超音波印加手段20Cを用いてもよい。
また超音波印加は、間欠的に印加してもよい。その周波数も200kHz以外でもよく、複数の周波数を切り替えて印加したり、周波数や出力をスィープして印加してもよい。
【0033】
プラズマCVD法を用いる場合には、上記実施例で用いた平行平板型の装置の他に、マイクロ波CVD装置、ECR−CVD装置、さらにはヘリコン波プラズマや誘導結合プラズマ(ICP)等の高密度プラズマソースを用いることも可能である。また低圧Hgランプ等のUV光線の利用は原料ガスの解離の促進や、基板ダメージ低減に有用である。またLP−CVDや常圧CVD法を採用することも可能である。この場合には、従来のこれらCVD装置の基板ステージやガスノズルあるいはCVDチャンバ等に、適宜超音波印加手段を付設して用いてもよい。
【0034】
前述の各実施例は、Al系金属配線上の層間絶縁膜を形成する場合について例示したが、他の配線材料層を用いる場合や、最終パッシベーション膜として用いる場合、さらにはトレンチアイソレーション等をボイドの発生なく平坦に埋め込む場合等に適用することもできることは言うまでもない。
【0035】
【発明の効果】
以上の説明から明らかなように、本発明によれば原料ガスの構成成分である炭素やイオウ等によるコンタミネーションのないSiOFからなる低誘電率を、実用的なデポジションレートで形成することが可能となる。
したがって、配線間容量による信号遅延が問題となるマイクロプロセッサや高集積度メモリ等の半導体装置を信頼性よく製造することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施例1ないし3のプラズマCVDプロセスを説明する概略断面図であり、(a)は層間絶縁膜上に配線層を形成した状態、(b)は低誘電率酸化シリコン系絶縁膜からなる層間絶縁膜を形成した状態である。
【図2】本発明の実施例1ないし3で用いた枚葉式プラズマCVD装置の一構成例を示す概略断面図である。
【符号の説明】
1…半導体基板、2…層間絶縁膜、3…配線層、4…層間絶縁膜
11…被処理基板、12…基板ステージ、13…ヒータ、14…ガスシャワーヘッド、15…ガス拡散板、16…ガス導入孔、17…ガスリング、18…ガス排出孔、19…RF電源、20A,20B,20C…超音波振動印加手段

Claims (4)

  1. シラン系ガス、酸化性ガス、および希ガス原子とフッ素原子から構成される化合物を主体とする原料ガスを用いたCVD法により、被処理基板上にフッ素を含む酸化シリコン系絶縁膜を形成する工程を有すること
    を特徴とする半導体装置の製造方法。
  2. 希ガス原子とフッ素原子から構成される化合物は、ArF、KrF、XeF2 およびNeFのうちの少なくともいずれか一種であること
    を特徴とする請求項1記載の半導体装置の製造方法。
  3. シラン系ガスは、無機シラン系ガスおよび有機シラン系ガスのうちの少なくともいずれか一種であること
    を特徴とする請求項1記載の半導体装置の製造方法。
  4. 被処理基板に超音波を印加しつつ、フッ素を含む酸化シリコン系絶縁膜を形成すること
    を特徴とする請求項1記載の半導体装置の製造方法。
JP03522696A 1996-02-22 1996-02-22 半導体装置の製造方法 Expired - Fee Related JP3641866B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP03522696A JP3641866B2 (ja) 1996-02-22 1996-02-22 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP03522696A JP3641866B2 (ja) 1996-02-22 1996-02-22 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH09232308A JPH09232308A (ja) 1997-09-05
JP3641866B2 true JP3641866B2 (ja) 2005-04-27

Family

ID=12435935

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03522696A Expired - Fee Related JP3641866B2 (ja) 1996-02-22 1996-02-22 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3641866B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3211950B2 (ja) 1998-01-19 2001-09-25 日本電気株式会社 半導体装置およびその製造方法
JP5028811B2 (ja) * 2006-02-03 2012-09-19 住友電気工業株式会社 化合物半導体光デバイスを作製する方法
CN116837354B (zh) * 2023-09-01 2023-11-24 上海陛通半导体能源科技股份有限公司 半导体加热装置和气相沉积设备

Also Published As

Publication number Publication date
JPH09232308A (ja) 1997-09-05

Similar Documents

Publication Publication Date Title
JP3641869B2 (ja) 半導体装置の製造方法
US6348421B1 (en) Dielectric gap fill process that effectively reduces capacitance between narrow metal lines using HDP-CVD
JP3365554B2 (ja) 半導体装置の製造方法
JPH0729897A (ja) 半導体装置の製造方法
JP2973905B2 (ja) 半導体装置の製造方法
JPH098032A (ja) 絶縁膜形成方法
JP4633348B2 (ja) 積層構造体の形成方法及び絶縁膜の集積方法
JP2005033203A (ja) シリコンカーバイド膜の形成方法
WO2015126590A1 (en) Hermetic cvd-cap with improved step coverage in high aspect ratio structures
KR100430114B1 (ko) 층간 절연막 형성 방법 및 반도체 장치
JP3666106B2 (ja) 半導体装置の製造方法
JP2001267310A (ja) プラズマ成膜方法及びその装置
JP3641866B2 (ja) 半導体装置の製造方法
JPH09330925A (ja) 低誘電率酸化シリコン系絶縁膜の形成方法およびこれを用いた半導体装置
JPH08115911A (ja) 半導体装置の製造方法
JP2016146474A (ja) 改良されたステップカバレッジ誘電体
KR20060049871A (ko) 반도체 장치의 제조 방법
JPH09162184A (ja) 半導体装置の製造方法
JP2001257206A (ja) 半導体デバイス内の固定電荷を低減する方法及び装置
US7342315B2 (en) Method to increase mechanical fracture robustness of porous low k dielectric materials
JPH06163523A (ja) 半導体装置の製造方法
JPH08167601A (ja) 半導体装置の製造方法
JPH07161705A (ja) 半導体装置の多層配線層間絶縁膜の形成方法
JPH104089A (ja) 低誘電率酸化シリコン系絶縁膜の形成方法およびこれを用いた半導体装置
JPH07288251A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050117

LAPS Cancellation because of no payment of annual fees